JPS5847093B2 - シュミットトリガ回路 - Google Patents

Description

【発明の詳細な説明】 本発明は、出力電圧を変える入力電圧の値つまり入力閾
値にＨ（ハイ）からＬ（ロー）、ＬからＨへの各変化時
では差をもたせたシュミットトリガ回路に係り、特に入
力端子のＨからＬへの変化時の入力電流増加を抑制した
シュ□ットトリガ回路に関する。

入力電圧の立上り（ＬからＨ）に対しては閾値電圧が高
く、また立下り（ＨからＬ）に対しては閾値電圧が低い
シュミットトリガ回路は、そのヒステリシス特性のため
にノイズマージンが増大し、また固定された閾値電圧の
ＴＴＬ回路では発生する発振現象を阻止し得るので、と
かくノイズが混入しやすくまた波形がなまる長いパスラ
インに接続される入力バッファ用に好都合である。

第１図はかかるシュ□ットトリガ回路の例を示し、ａは
スルータイプ、ｂは反転タイプである。

同図ａでＲ１−Ｒ３は抵抗、Ｔ１は入力段のｐｎｐ
）ランジスタ、Ｔ２． Ｔ、、、 Ｔ、 は出力段の
ｎｐｎ ）ランジスタ、Ｔ３はヒステリシス設定用の
ｎｐｎ ）ランジスタ、Ｔ４はトランジスタＴ３の制
御用ｎｐｎ ）ランジスタであり、トランジスタＴ２
〜Ｔ６はいずれもショットキーバリアダイオード（ＳＢ
Ｄ）クランプ型である。

トランジスタＴ３ と並列に接続されたダイオードＤ１
と、トランジスタＴ２と直列に接続されたダイオード
Ｄ２はいずれも、ｎｐｎ）ランジスタのベース、コレク
タを短絡したｐｎ接合タイプである。

ＤｓはトランジスタＴ２ のベースと入力端ＶＩＮ と
の間に順方向に接続されたＳＢＤで、トランジスタＴ２
のベース電荷の引抜き、従って入力ｖＩＮＱ立下り時の
スピードアップ用である。

ｐｎ接合ダイオードＤ１はトランジスタＴ１のエミッタ
と負荷抵抗Ｒ１との接続点Ｎ１ にベースを接続し、且
つその工□ツタをトランジスタＴ２のベースに接続した
もので、ｖＩＮ Ｑ茫上り時の閾値電圧充を定める。

即ち、ｖＩＮ＝Ｌ（例えばＯ）の状態ではトランジスタ
Ｔ１ がオンで負荷抵抗Ｒ１Ｒ１には電流■１が流れて
いるが、この時のＮ１点電位はＶＩＮよりトランジスタ
Ｔ１ のベース、エミッタ間電圧ＶＢＥ 高いだけの
値であるから、トランジスタＴ２ はオフである。

図の回路でトランジスタＴ２をオンするためにはＮ１点
がトランジスタＴ２ とダイオードＤＩ 、Ｄ２の各
ＶＢＨの和（３ＶＢ、）以上になる必要がある。

これを入力から見ればトランジスタＴ１のＶＢＥだげ低
くてよいので、ＶＨ＝２ｖＢＦ、トなる。

■！、二しテトランシスタＴ２がオフであればトランジ
スタＴ、、Ｔ。

がオンで出力はＶ。

二りとなる。この時抵抗Ｒ２からトランジスタＴ４のベ
ース、エミッタ間を通してトランジスタＴ、側に電流Ｉ
２が流れ、トランジスタＴ３側への電流Ｉ４は零である
。

なお図示しないがトランジスタＴ６のコレクタにはプル
アップ抵抗またはオフバッファ（該抵抗と同様であるが
、切要時のみ電流を流し、定常状態では電流を流きない
回路）が接続される。

上述したＶＩＮ二りの状態からＶＩＮを上昇させると、
ＶＩＮ ＝２ ＶＢＥ （Ｎ １＝３ ＶＢＥ ）とな
ツタ時点でトランジスタＴ２がオンし始める。

この時のベース電流Ｉ３はＲｔ Ｎ’ｔ Ｄｔ
の経路で供給される。

トランジスタＴ２がオンし始めるとトランジスタＴ、は
ベース電流が減少して遂にはオフとなり、従ってトラン
ジスタＴ６ もオフ、抵抗Ｒ２を流れる電流は、Ｔ２が
零となり、代ってトランジスタＴ４ のベース、コレク
タ間を流れる電流工、が流れ始める。

この電流Ｉ４はトランジスタＴ３のベース電流となるの
で該トランジスタは導通する。

導通時のトランジスタＴ３のコレクタ、工□ツタ間電圧
Ｖ。

はダイオードＤ１のＶＢｇ より低いので、以後トラ
ンジスタＴ２のベース電流はＲ，−Ｎｌ−Ｔ３のコレク
タ、エミッタ間を通して流れる電流Ｉ５により供給され
る。

この状態がＶＩＮ＝Ｈであり、トランジスタＴ、、Ｔ６
がオフとなるためＶ。

二Ｈとなる。Ｖ、Ｎ＝Ｈの状態″から■、Ｎ＝Ｌになる
過程でトランジスタＴ２がオフとなる条件はＮ１点がト
ランジスタＴ３のＶＣＥとトランジスタＴ２およびダイ
オードＤ２２段分（７） ＶＢ、との和（ＶＣ，＋ ２
ＶＢ、 ）以下になればよいので、ＶＩＮの立下り時
の閾値電圧ｖ０は（Ｖ、、、十ｖ。

。）となる。第２図ａはこのヒステリシス特性を示した
もので、Ｖ、−ＶＬ＝ＶＩＥ ｖｃｇである。

通常ＶＢＢ＝ｏ、ｓｖ、ＶＣＥ ＝０．２〜０．３ｖで
あるから、ｖＨ−ｖ１ハ少なくとも０．４Ｖ程度にはな
り、この分ノイズマージンが増大する。

しかしながら第１図の回路ではダイオードＤ８を用いて
いるためにＶＩＮの立下り時に問題がある。

即ち、ＶＩＮをＨから低下させていくと、ダイオードＤ
ｓを通って流れる電流Ｉ６が発生する。

つまり、Ｄ８．■。

９．グランドの経路はＴ２のベース、Ｄ２、グランドの
経路と並列になるので、ダイオードＤ８の電圧降下をＶ
２としてＶＦ十ＶＩＮが２ＶＢＥ近くなると電流■６が
流れ始め、２ｖＢＦ、では単純にはＩ、＝Ｉ６ となる
。

これは第２図ａに示すように入力電流ＩＩＬを瞬間的（
トランジスタＴ、がオンすればトランジスタＴ４ がオ
フとなり、Ｔ６−０となる）ではあるが急激に増大させ
る。

これはＮ１点、ＶＩＮについてみればトランジスタＴ１
のエミッタ、ベース間とＴ３ 、Ｄ８の経路が並列にな
っており、各々の電圧降下ＶＢＢ、ＶｃＰ、＋ＶＦには ＶＢＥ ”ＶＣＥ ＋ＶＦ が成り立つため（ＶＦは０．４Ｖ程度）、ＶＩＮが下っ
てＴ１がオンになる時点では上記両経路から入力端へ電
流が流れるためでもある。

ＶＩＮ＝Ｌの時の定常的な入力電流■□□はトランジス
タＴ１のベース電流即ちＬ／βだゆであり、極めて小さ
い。

電流■６は１／βされることなくそのまま流出するので
、■、□を著しく増加させる。

これは駆動源（入力）側から見れば著しい負荷の増大に
なるので好ましくない。

このことは第１図すの反転タイプでも同様である。

即ちこの回路ではＶＩＮ＝ＬでトランジスタＴ１オン、
Ｔ２はベース電流が供給されないのでオフ、従ってＴ６
もオフ（ｖｏ＝Ｈ）となり、逆にＶＩＮ＝Ｈでトラ
ンジスタＴ１オフ、Ｒ１，ＤｔＱ経路でベース電流を供
給されてＴ２オン、従ってＴ６オン（Ｖｏ二Ｌ）となり
、トランジスタＴ３については、ＶＩＮ二りでＴ２オフ
のときＴ４はコレクタをエミッタとしてオン従ってＴ７
．Ｄ３オン、Ｔ３オフとなっていたものが、ＶＩＮ二Ｈ
５Ｔ１オフ、Ｔ２オンでＴ４はＴ７へのベース電流供給
を止め、’ｒ７） Ｄ３オフ従ってＴ３オンとなる。

この回路でも、Ｎ１ 、Ｖッ間にはトランジスタＴ、の
工□ツタ・ベースとＴ３ ）ＤＳとが並列に入るため
第２図ｂＫ示すようにＶＩＮの立下りで電流工。

が発生することは避けられない。本発明は、駆動段トラ
ンジスタＴ２のベース電荷を引抜く回路を改良して入力
の立下り時における電流工□１の増加を抑制するもので
あり、その特徴とするところは第１のトランジスタと負
荷抵抗とを直列接続してなる入力段と、出力段と、該入
力段の直列接続点を出力段入力部の第２のトランジスタ
のベースへダイオードを介して接続し該接続点電位をｐ
ｎ接合ダイオード１段分降下させた電位で該第２のトラ
ンジスタをオンにする回路と、該回路のダイオードと並
列に接続されたヒステリシス設定用の第３のトランジス
タと、該第２のトランジスタがオンとなった時に該第３
のトランジスタをオンにする回路とを備える、入出力特
性にヒステリシスを有するシュ□ットトリガ回路におい
て、該第１のトランジスタをマルチェ□ツク型とし、そ
の第１工□ツタを前記負荷抵抗に接続し、また第２エミ
ツタを前記第２のトランジスタのベースに接続した点に
あるが、以下図示の実施例を参照しながらこれを詳細に
説明する。

第３図ａ、ｂはそれぞれ第１図ａｙｂに対応する本発明
の実施例である。

本例のシュ□ットトリガが第１図と異なる点は、ショッ
トキバリアダイオードＤ８の使用を止め、代りに入力段
のトランジスタＴ、をマルチェ□ツク型とし、その第１
エミツタＥ１を負荷抵抗Ｒ１に接続し、且つ第２工□ツ
タＥ２ をトランジスタＴ２のベースに接続した（同時
にダイオードＤ１およびトランジスタＴ３の各エミッタ
にも接続される）点である。

かかる構成であると第１エミツタＥ１による動作は第１
図のトランジスタＴ１ と同様である（従ってその動作
説明は省略する）が、第２エミツタＥ２による動作（以
下トランジスタＴ１の動作とする）で第１図の問題点が
解決される。

゛つまり、入力ＶＩＮがＨからＬへ立下る時、Ｎ１点の
電位はＶＩＮよりトランジスタＴ１のＶＢＥだけ高いが
、この時オンであるトランジスタＴ３のＶ。

ＥとトランジスタＴ１のベース、エミッタ間電圧ＶＢＥ
との和は ＶＩＥ ＜ ＶＢＥ ＋ ＶＣＥ であるから、第１図の電流■６のようにトランジスタＴ
１を経ずに入力端ＶＩＮへ流れる電流は発生しない。

従って、電流ＩＩＬはＬ／β１だげの小さな値で済む（
β１はトランジスタＴ１の電流増幅率）。

仮にトランジスタＴ１を通して電流が流れるとしても、
それはトランジスタＴ１の電流増幅率率β１′（中β１
）により１／β；に低減されるので、ＩＩＬはＩＩ／
β１に等しＬ・電流値となる。

一方、トランジスタＴ１をマルチエミッタにするとトラ
ンジスタＴ２のベース電荷引抜きが、５ＢＤＤ８のＶ、
からトランジスタＴ１のＶゆに変わるため効率が低下す
ると考えられるが、実際にはベース電荷は少ない上、Ｔ
ＩのトランジスタアクションでＩＩＬのβ１′倍の電流
を流すことができるので、Ｖカの立下り時の動作スピー
ドを低下させることはない。

ＶＩＮの立下り時に工□１を増加させない同種の回路は
第１図のＤｓをコンデンサまたはｐｎ接合ダイオードに
置き換えることでも実現されるが、ＩＣのパターンから
は本発明のようにマルチエミッタ型とすることが有利で
ある。

つまり、第４図のようなトランジスタＴ１の電極パター
ン（コレクタは省略しである）を考えた場合、ｎ型のベ
ース領域に予めｐ型の工□ツタ領域を２個拡散しておけ
ば、ベース電極窓Ｂ１第１および第２エミツタ電極窓Ｅ
１ 、Ｂ２で容易にマルチエミッタトランジスタＴ１を
形成できる。

容易にということは、第１図の回路が窓Ｂ２部分にｐ型
拡散層を設けずに単にアル□ニウムの電極配線を施して
ＳＢＤ込 を形成していたので、窓Ｂ２部分に窓Ｂ１部
分と同時に拡散を施すということだけで済むということ
である。

これに対し、Ｄｓ部分をコンデンサ或いはｐｎ接合ダイ
オードにする場合にはアイソレーション等が必要となり
、工程が複雑化すると共に面積が増大する。

以上述べたように本発明によれば、人力閾値電圧にヒス
テリシスを持たせ、ノイズマージンを高めると共に閾値
電圧付近での発振を防止するようにしたシュ□ットトリ
ガ回路の、入力立下り時の入力電流の増加を極力抑制で
きる利点がある。

【図面の簡単な説明】

第１図ａ、ｂは閾値電圧にヒステリシスを有する従来の
シュミットトリガ回路の異なる例を示す回路図、第２図
ａ、ｂはそれらの動作特性図、第３図ａ、ｂは本発明の
異なる実施例を示す回路図、第４図は入力段のトランジ
スタの要部パターンな示す説明図である。 図中、Ｔ１〜Ｔ４は第４〜第４のトランジスタ、Ｅ、、
Ｒ２は第１および第２エミツタ、ＤＩはｐｎ接合ダイオ
ード％ Ｒ１は負荷抵抗である。

Claims (1)

【特許請求の範囲】
1. １ 第１のトランジスタと負荷抵抗とを直列接続してな
   る入力段と、出力段と、該入力段の直列接続点を出力段
   入力部の第２のトランジスタのベースへダイオードを介
   して接続し該接続点電位をｐｎ接合ダイオード１段分降
   下させた電位で該第２のトランジスタをオンにする回路
   と、該回路のダイオードと並列に接続されたヒステリシ
   ス設定用の第３のトランジスタと、該第２のトランジス
   タがオンとなった時に該第３のトランジスタをオンにす
   る回路とを備える、人出力特性にヒステリシスを有する
   ンユミットトリガ回路において、該第１のトランジスタ
   をマルチエミッタ型とし、その第１エミツタを前記負荷
   抵抗に接続し、また第２エミツタを前記第２のトランジ
   スタのベースに接続してなることを特徴とするシュミッ
   トトリガ回路。