JPH04282915A - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPH04282915A JPH04282915A JP3072478A JP7247891A JPH04282915A JP H04282915 A JPH04282915 A JP H04282915A JP 3072478 A JP3072478 A JP 3072478A JP 7247891 A JP7247891 A JP 7247891A JP H04282915 A JPH04282915 A JP H04282915A
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、レベル変換回路に利用
され、特に、エミッタ結合型差動論理回路（ＥＣＬ）か
らの出力信号をＴＴＬ回路への入力信号として変換する
ＥＣＬ−ＴＴＬレベル変換回路に関する。
され、特に、エミッタ結合型差動論理回路（ＥＣＬ）か
らの出力信号をＴＴＬ回路への入力信号として変換する
ＥＣＬ−ＴＴＬレベル変換回路に関する。
【０００２】
【従来の技術】エミッタ結合型差動論理回路（以下、Ｅ
ＣＬ回路という。）は特に高速動作が要求される分野で
広く使用されている。近年、ＥＣＬの高集積化が著しく
進み、１万ゲート規模のマスタースライス型集積回路も
登場した。通常、前記デバイスの高速性能をいかすため
、入出力インタフェースもＥＣＬレベルであることが多
い。しかし、半導体メモリとのアクセスのためＴＴＬイ
ンタフェースを必要とする場合もある。このレベル変換
回路としては、ショットキバリアダイオード（以下、Ｓ
ＢＤという。）付トランジスタが用いられていた（特願
昭６２−２７６６０４ 号、特開平第 号公
報、米国特許第４８８３９９０ 号明細書および図面（
ｃｌａｓｓ３０７／４７３参照） 。このため、マスタ
ースライス型集積回路ではＥＣＬ−ＴＴＬ間のレベル変
換回路を搭載するため、半導体基盤上にショットキバリ
アダイオード（ＳＢＤ）付トランジスタをあらかじめ準
備しておかねばならなかった。
ＣＬ回路という。）は特に高速動作が要求される分野で
広く使用されている。近年、ＥＣＬの高集積化が著しく
進み、１万ゲート規模のマスタースライス型集積回路も
登場した。通常、前記デバイスの高速性能をいかすため
、入出力インタフェースもＥＣＬレベルであることが多
い。しかし、半導体メモリとのアクセスのためＴＴＬイ
ンタフェースを必要とする場合もある。このレベル変換
回路としては、ショットキバリアダイオード（以下、Ｓ
ＢＤという。）付トランジスタが用いられていた（特願
昭６２−２７６６０４ 号、特開平第 号公
報、米国特許第４８８３９９０ 号明細書および図面（
ｃｌａｓｓ３０７／４７３参照） 。このため、マスタ
ースライス型集積回路ではＥＣＬ−ＴＴＬ間のレベル変
換回路を搭載するため、半導体基盤上にショットキバリ
アダイオード（ＳＢＤ）付トランジスタをあらかじめ準
備しておかねばならなかった。
【０００３】図５はＥＣＬ−ＴＴＬレベル変換回路の代
表的な従来例の回路図である。カレントスイッチトラン
ジスタＱ１１およびＱ１２と定電流源ＩＣＳとにより接
地電位ＧＮＤ（以下、ＧＮＤという。）と負電源ＶＥＥ
（以下、ＶＥＥという。）との間で電流切換回路が構成
され、入力端子ＩＮにＥＣＬレベルの信号が入力される
。 入力信号によりスイッチされた電流と抵抗Ｒ１１とによ
り発生する信号が、正電源ＶＣＣ（以下、ＶＣＣという
。）とＧＮＤとの間で構成されたＴＴＬ出力回路を駆動
する。ＴＴＬ出力回路は、ＶＣＣとＧＮＤ間に抵抗Ｒ１
２およびＲ１３ならびにＳＢＤ付トランジスタＱ１３に
より構成される位相分割回路と、出力端子ＯＵＴとＧＮ
Ｄ間に接続されたＳＢＤ付トランジスタＱ１４とにより
構成されるオンバッファ側の出力回路と、ダーリントン
接続されたＳＢＤ付トランジスタＱ１５、トランジスタ
Ｑ１６ならびに抵抗Ｒ１４およびＲ１５より構成される
オフバッファ側の出力回路とにより構成される。
表的な従来例の回路図である。カレントスイッチトラン
ジスタＱ１１およびＱ１２と定電流源ＩＣＳとにより接
地電位ＧＮＤ（以下、ＧＮＤという。）と負電源ＶＥＥ
（以下、ＶＥＥという。）との間で電流切換回路が構成
され、入力端子ＩＮにＥＣＬレベルの信号が入力される
。 入力信号によりスイッチされた電流と抵抗Ｒ１１とによ
り発生する信号が、正電源ＶＣＣ（以下、ＶＣＣという
。）とＧＮＤとの間で構成されたＴＴＬ出力回路を駆動
する。ＴＴＬ出力回路は、ＶＣＣとＧＮＤ間に抵抗Ｒ１
２およびＲ１３ならびにＳＢＤ付トランジスタＱ１３に
より構成される位相分割回路と、出力端子ＯＵＴとＧＮ
Ｄ間に接続されたＳＢＤ付トランジスタＱ１４とにより
構成されるオンバッファ側の出力回路と、ダーリントン
接続されたＳＢＤ付トランジスタＱ１５、トランジスタ
Ｑ１６ならびに抵抗Ｒ１４およびＲ１５より構成される
オフバッファ側の出力回路とにより構成される。
【０００４】次に、その動作について説明する。入力端
子ＩＮに基準電位より高電位のＥＣＬレベルの「Ｈ」レ
ベルの信号が入力されると、トランジスタＱ１１は「オ
ン」状態、Ｑ１２は「オフ」状態となる。定電流は抵抗
Ｒ１１に流れ、位相分割回路には「Ｌ」レベルの信号が
入力される。このため、オンバッファ側の出力トランジ
スタＱ１４は「オフ」状態、オフバッファ側のダーリン
トン回路は「オン」状態となり、出力端子ＯＵＴより「
Ｈ」レベルのＴＴＬ信号が出力される。
子ＩＮに基準電位より高電位のＥＣＬレベルの「Ｈ」レ
ベルの信号が入力されると、トランジスタＱ１１は「オ
ン」状態、Ｑ１２は「オフ」状態となる。定電流は抵抗
Ｒ１１に流れ、位相分割回路には「Ｌ」レベルの信号が
入力される。このため、オンバッファ側の出力トランジ
スタＱ１４は「オフ」状態、オフバッファ側のダーリン
トン回路は「オン」状態となり、出力端子ＯＵＴより「
Ｈ」レベルのＴＴＬ信号が出力される。
【０００５】逆に、入力端子ＩＮに基準電位より低電位
のＥＣＬレベルの「Ｌ」レベルの信号が入力されると、
トランジスタＱ１１は「オフ」状態、Ｑ１２は「オン」
状態となる。抵抗Ｒ１１には電流が流れないため位相分
割回路には「Ｈ」レベルの信号が入力される。このため
、オンバッファ側の出力トランジスタＱ１４は「オン」
状態、オフバッファ側のダーリントン回路は「オフ」状
態となり、出力端子ＯＵＴより「Ｌ」レベルのＴＴＬ信
号が出力される。
のＥＣＬレベルの「Ｌ」レベルの信号が入力されると、
トランジスタＱ１１は「オフ」状態、Ｑ１２は「オン」
状態となる。抵抗Ｒ１１には電流が流れないため位相分
割回路には「Ｈ」レベルの信号が入力される。このため
、オンバッファ側の出力トランジスタＱ１４は「オン」
状態、オフバッファ側のダーリントン回路は「オフ」状
態となり、出力端子ＯＵＴより「Ｌ」レベルのＴＴＬ信
号が出力される。
【０００６】
【発明が解決しようとする課題】前述した従来のＥＣＬ
−ＴＴＬレベル変換回路は、ＳＢＤ付トランジスタを必
要とするため半導体基盤上にＳＢＤ付トランジスタをあ
らかじめ準備しておく必要がある。一方、ＥＣＬ回路に
おいてはＳＢＤ付トランジスタを全く使用しない。この
ため、あらかじめ半導体基盤上に素子を準備しておき配
線工程において素子間の接続を変えるマスタースライス
型半導体集積回路において、入出力インタフェースがＥ
ＣＬレベルの場合には全く余分な素子となる。この余分
な素子が存在することにより入出力セル面積、ひいては
チップ面積が増大する欠点があった。さらに、入出力セ
ル面積が増大することにより、ＥＣＬ出力回路を構成す
る際に配線長が長くなり遅延時間が増大する欠点があっ
た。
−ＴＴＬレベル変換回路は、ＳＢＤ付トランジスタを必
要とするため半導体基盤上にＳＢＤ付トランジスタをあ
らかじめ準備しておく必要がある。一方、ＥＣＬ回路に
おいてはＳＢＤ付トランジスタを全く使用しない。この
ため、あらかじめ半導体基盤上に素子を準備しておき配
線工程において素子間の接続を変えるマスタースライス
型半導体集積回路において、入出力インタフェースがＥ
ＣＬレベルの場合には全く余分な素子となる。この余分
な素子が存在することにより入出力セル面積、ひいては
チップ面積が増大する欠点があった。さらに、入出力セ
ル面積が増大することにより、ＥＣＬ出力回路を構成す
る際に配線長が長くなり遅延時間が増大する欠点があっ
た。
【０００７】本発明の目的は、ＳＢＤ付トランジスタを
用いずに構成でき、前記欠点を除去することのできる、
レベル変換回路を提供することにある。
用いずに構成でき、前記欠点を除去することのできる、
レベル変換回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明のレベル変換回路
は、エミッタが共通接続され定電流源を介して負電源に
接続されベースが入力端子および基準電源にそれぞれ接
続されたバイポーラ型の第一および第二のトランジスタ
を備えたレベル変換回路において、カソードが前記第一
のトランジスタのコレクタにアノードが第一の抵抗を介
して正電源にそれぞれ接続された第一のダイオードと、
カソードが前記第二のトランジスタのコレクタおよび接
地電位にアノードが直列接続された第二および第三の抵
抗を介して前記正電源にそれぞれ接続された第二のダイ
オードと、ベースが前記第一のトランジスタのコレクタ
にエミッタが接地電位にコレクタが出力端子にそれぞれ
接続されたバイポーラ型の第三のトランジスタと、ベー
スが前記第二および第三の抵抗の共通接続点にエミッタ
が前記第三のトランジスタのコレクタにコレクタが前記
第一のダイオードのアノードにそれぞれ接続されたバイ
ポーラ型の第四のトランジスタとを備えたことを特徴と
する。
は、エミッタが共通接続され定電流源を介して負電源に
接続されベースが入力端子および基準電源にそれぞれ接
続されたバイポーラ型の第一および第二のトランジスタ
を備えたレベル変換回路において、カソードが前記第一
のトランジスタのコレクタにアノードが第一の抵抗を介
して正電源にそれぞれ接続された第一のダイオードと、
カソードが前記第二のトランジスタのコレクタおよび接
地電位にアノードが直列接続された第二および第三の抵
抗を介して前記正電源にそれぞれ接続された第二のダイ
オードと、ベースが前記第一のトランジスタのコレクタ
にエミッタが接地電位にコレクタが出力端子にそれぞれ
接続されたバイポーラ型の第三のトランジスタと、ベー
スが前記第二および第三の抵抗の共通接続点にエミッタ
が前記第三のトランジスタのコレクタにコレクタが前記
第一のダイオードのアノードにそれぞれ接続されたバイ
ポーラ型の第四のトランジスタとを備えたことを特徴と
する。
【０００９】また、本発明のレベル変換回路は、カソー
ドが前記第一のトランジスタのコレクタにアノードが前
記第一のダイオードのカソードにそれぞれ接続された第
三のダイオードと、カソードが前記第一のトランジスタ
のコレクタにアノードが接地電位にそれぞれ接続された
第四のダイオードとを備えたことを特徴とする。
ドが前記第一のトランジスタのコレクタにアノードが前
記第一のダイオードのカソードにそれぞれ接続された第
三のダイオードと、カソードが前記第一のトランジスタ
のコレクタにアノードが接地電位にそれぞれ接続された
第四のダイオードとを備えたことを特徴とする。
【００１０】
【作用】入力端子に、ＥＣＬレベルの「Ｈ」レベルの信
号が入力されると、第一のトランジスタが「オン」状態
、第三のトランジスタは「オフ」状態となり、出力端子
にはＶＣＣレベルのＴＴＬの「Ｈ」レベルの信号が出力
される。反対に「Ｌ」レベルの信号が入力されると、第
二、第三および第四のトランジスタが「オン」状態とな
り、出力端子にはＴＴＬの「Ｌ」レベルの信号が出力さ
れる。この場合の「Ｌ」レベルの電位は、第二のダイオ
ードならびに第二および第三の抵抗で構成される基準電
圧発生回路の出力と第四のトランジスタの順方向動作電
圧とで一意的に定められる。
号が入力されると、第一のトランジスタが「オン」状態
、第三のトランジスタは「オフ」状態となり、出力端子
にはＶＣＣレベルのＴＴＬの「Ｈ」レベルの信号が出力
される。反対に「Ｌ」レベルの信号が入力されると、第
二、第三および第四のトランジスタが「オン」状態とな
り、出力端子にはＴＴＬの「Ｌ」レベルの信号が出力さ
れる。この場合の「Ｌ」レベルの電位は、第二のダイオ
ードならびに第二および第三の抵抗で構成される基準電
圧発生回路の出力と第四のトランジスタの順方向動作電
圧とで一意的に定められる。
【００１１】従って、ＳＢ付トランジスタを用いること
なく、安定にＥＣＬ−ＴＴＬレベル変換を行うことが可
能となる。
なく、安定にＥＣＬ−ＴＴＬレベル変換を行うことが可
能となる。
【００１２】さらに、第三および第四のダイオードによ
り第一のトランジスタのコレクタ電位をレベルクランプ
することにより、ＶＣＣの電位低下や定電流源の電流増
加による第一のトランジスタの飽和を防止して動作速度
の低下を防止できる。
り第一のトランジスタのコレクタ電位をレベルクランプ
することにより、ＶＣＣの電位低下や定電流源の電流増
加による第一のトランジスタの飽和を防止して動作速度
の低下を防止できる。
【００１３】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１４】図１は本発明の第一実施例を示す回路図で
ある。本第一実施例は、エミッタが共通接続され定電流
源ＩＣＳを介してＶＥＥに接続されベースが入力端子Ｉ
Ｎおよび基準電源ＶＲＥＦ にそれぞれ接続されたバイ
ポーラＮＰＮ型の第一および第二のトランジスタＱ１１
およびＱ１２を備えたレベル変換回路において、
ある。本第一実施例は、エミッタが共通接続され定電流
源ＩＣＳを介してＶＥＥに接続されベースが入力端子Ｉ
Ｎおよび基準電源ＶＲＥＦ にそれぞれ接続されたバイ
ポーラＮＰＮ型の第一および第二のトランジスタＱ１１
およびＱ１２を備えたレベル変換回路において、
【００
１５】本発明の特徴とするところの、カソードがトラン
ジスタＱ１１のコレクタにアノードが第一の抵抗Ｒ１を
介してＶＣＣにそれぞれ接続された第一のダイオードＤ
１と、カソードがトランジスタＱ１２のコレクタおよび
ＧＮＤにアノードが直列接続された第二および第三の抵
抗Ｒ２およびＲ３を介してＶＣＣにそれぞれ接続された
第二のダイオードＤ２と、ベースがトランジスタＱ１１
のコレクタにエミッタがＧＮＤにコレクタが出力端子Ｏ
ＵＴにそれぞれ接続されたバイポーラＮＰＮ型の第三の
トランジスタＱ１と、ベースが抵抗Ｒ２およびＲ３の共
通接続点にエミッタがトランジスタＱ１のコレクタにコ
レクタがダイオードＤ１のアノードにそれぞれ接続され
たバイポーラＮＰＮ型の第四のトランジスタＱ２とを備
えている。
１５】本発明の特徴とするところの、カソードがトラン
ジスタＱ１１のコレクタにアノードが第一の抵抗Ｒ１を
介してＶＣＣにそれぞれ接続された第一のダイオードＤ
１と、カソードがトランジスタＱ１２のコレクタおよび
ＧＮＤにアノードが直列接続された第二および第三の抵
抗Ｒ２およびＲ３を介してＶＣＣにそれぞれ接続された
第二のダイオードＤ２と、ベースがトランジスタＱ１１
のコレクタにエミッタがＧＮＤにコレクタが出力端子Ｏ
ＵＴにそれぞれ接続されたバイポーラＮＰＮ型の第三の
トランジスタＱ１と、ベースが抵抗Ｒ２およびＲ３の共
通接続点にエミッタがトランジスタＱ１のコレクタにコ
レクタがダイオードＤ１のアノードにそれぞれ接続され
たバイポーラＮＰＮ型の第四のトランジスタＱ２とを備
えている。
【００１６】ここで、トランジスタＱ１１およびＱ１２
は各々入力端子側と基準電位側のカレントスイッチトラ
ンジスタであり、定電流源ＩＣＳとともに電流切換論理
回路を構成している。トランジスタＱ１１のコレクタは
ダイオードＤ１および抵抗Ｒ１を介してＶＣＣに接続さ
れ、スイッチ電流によるレベルシフト回路を構成してい
る。出力端子ＯＵＴとＧＮＤ間に配置されたトランジス
タＱ１はオンバッファ側の出力トランジスタである。本
第一実施例のレベル変換回路はオフバッファ側の出力ト
ランジスタが存在しないオープンコレクタ型のＴＴＬ出
力回路であり、外部よりＶＣＣと出力端子ＯＵＴ間にプ
ルアップ用の抵抗ＲＬ （通常は２ｋΩ）を接続して使
用される。 ＶＣＣとＧＮＤ間に直列接続された抵抗Ｒ２およびＲ３
ならびにダイオードＤ２は基準電圧発生回路であり、オ
ンバッファ側の出力トランジスタＱ１が「オン」状態時
に同じく「オン」状態となり、出力されるＴＴＬ信号の
「Ｌ」レベルを決定し、かつトランジスタＱ１の飽和を
防止するクランプ用のトランジスタＱ２のベース電位を
供給する役割を果たす。
は各々入力端子側と基準電位側のカレントスイッチトラ
ンジスタであり、定電流源ＩＣＳとともに電流切換論理
回路を構成している。トランジスタＱ１１のコレクタは
ダイオードＤ１および抵抗Ｒ１を介してＶＣＣに接続さ
れ、スイッチ電流によるレベルシフト回路を構成してい
る。出力端子ＯＵＴとＧＮＤ間に配置されたトランジス
タＱ１はオンバッファ側の出力トランジスタである。本
第一実施例のレベル変換回路はオフバッファ側の出力ト
ランジスタが存在しないオープンコレクタ型のＴＴＬ出
力回路であり、外部よりＶＣＣと出力端子ＯＵＴ間にプ
ルアップ用の抵抗ＲＬ （通常は２ｋΩ）を接続して使
用される。 ＶＣＣとＧＮＤ間に直列接続された抵抗Ｒ２およびＲ３
ならびにダイオードＤ２は基準電圧発生回路であり、オ
ンバッファ側の出力トランジスタＱ１が「オン」状態時
に同じく「オン」状態となり、出力されるＴＴＬ信号の
「Ｌ」レベルを決定し、かつトランジスタＱ１の飽和を
防止するクランプ用のトランジスタＱ２のベース電位を
供給する役割を果たす。
【００１７】次に、その動作について説明する。入力端
子ＩＮに基準電位ＶＲＥＦ より高電位の「Ｈ」レベル
のＥＣＬ信号が入力すると、図５の従来例の回路と同様
に、オンバッファ側の出力トランジスタＱ１ は「オ
フ」状態となり、出力端子ＯＵＴの電位はプルアップ抵
抗ＲＬ によりＶＣＣまで吊り上げられ「Ｈ」レベルの
ＴＴＬ信号が出力される。逆に、入力端子ＩＮに基準電
位ＶＲＥＦ より低電位の「Ｌ」レベルのＥＣＬ信号が
入力されると、トランジスタＱ１およびＱ２は「オン」
状態となり、出力端子ＯＵＴには「Ｌ」レベルのＴＴＬ
信号が出力される。
子ＩＮに基準電位ＶＲＥＦ より高電位の「Ｈ」レベル
のＥＣＬ信号が入力すると、図５の従来例の回路と同様
に、オンバッファ側の出力トランジスタＱ１ は「オ
フ」状態となり、出力端子ＯＵＴの電位はプルアップ抵
抗ＲＬ によりＶＣＣまで吊り上げられ「Ｈ」レベルの
ＴＴＬ信号が出力される。逆に、入力端子ＩＮに基準電
位ＶＲＥＦ より低電位の「Ｌ」レベルのＥＣＬ信号が
入力されると、トランジスタＱ１およびＱ２は「オン」
状態となり、出力端子ＯＵＴには「Ｌ」レベルのＴＴＬ
信号が出力される。
【００１８】以上の動作をＳＰＩＣＥシミュレーション
において求めたグラフを図２に示す。図２は本ＥＣＬ−
ＴＴＬレベル変換回路の入出力伝達（ＶＩＮ対ＶＯＵＴ
） 特性をシミュレートした結果であり、使用した各
パラメータは下記の通りである。 Ｒ１＝Ｒ２＝４ｋΩ、Ｒ３＝ ２００Ω、ＩＣＳ＝ １
．１ｍＡＶＣＣ＝＋５Ｖ、ＶＥＥ＝− ４．５Ｖ、ＶＲ
ＥＦ ＝− １．１Ｖ
において求めたグラフを図２に示す。図２は本ＥＣＬ−
ＴＴＬレベル変換回路の入出力伝達（ＶＩＮ対ＶＯＵＴ
） 特性をシミュレートした結果であり、使用した各
パラメータは下記の通りである。 Ｒ１＝Ｒ２＝４ｋΩ、Ｒ３＝ ２００Ω、ＩＣＳ＝ １
．１ｍＡＶＣＣ＝＋５Ｖ、ＶＥＥ＝− ４．５Ｖ、ＶＲ
ＥＦ ＝− １．１Ｖ
【００１９】また、「Ｌ」レベル
出力信号は次の（１） 式で表すことができる。 ＶＯＬ＝ＶＦ （ Ｄ２）＋｛ＶＣＣ−ＶＦ
（Ｄ２）｝・Ｒ３／（Ｒ２＋Ｒ３）−ＶＦ （Ｑ２）
…（１） ここで、ＶＦ （Ｄ２）およびＶＦ （Ｑ
２）は各々Ｄ２およびＱ２の順方向動作電圧である。
出力信号は次の（１） 式で表すことができる。 ＶＯＬ＝ＶＦ （ Ｄ２）＋｛ＶＣＣ−ＶＦ
（Ｄ２）｝・Ｒ３／（Ｒ２＋Ｒ３）−ＶＦ （Ｑ２）
…（１） ここで、ＶＦ （Ｄ２）およびＶＦ （Ｑ
２）は各々Ｄ２およびＱ２の順方向動作電圧である。
【００２０】（１） 式から分かるように、ＶＯＬレベ
ルは出力端子ＯＵＴよりトランジスタＱ１に流れ込む「
Ｌ」レベル出力電流ＩＯＬの影響を受けないため、ＩＯ
Ｌの広い領域にわたり一定である。図３は本第一実施例
の「Ｌ」レベル出力電流電圧（ＩＯＵＴ 対ＶＯＵＴ
）特性をシミュレートした結果であり、使用した各パラ
メータは前記に同じである。
ルは出力端子ＯＵＴよりトランジスタＱ１に流れ込む「
Ｌ」レベル出力電流ＩＯＬの影響を受けないため、ＩＯ
Ｌの広い領域にわたり一定である。図３は本第一実施例
の「Ｌ」レベル出力電流電圧（ＩＯＵＴ 対ＶＯＵＴ
）特性をシミュレートした結果であり、使用した各パラ
メータは前記に同じである。
【００２１】図４は本発明の第二実施例を示す回路図で
ある。本第二実施例は図１の第一実施例において、本発
明の特徴とするところの、ダイオードＤ１とトランジス
タＱ１１のコレクタとの間にダイオードＤ３を挿入し、
ＧＮＤとトランジスタＱ１１のコレクタ間にダイオード
Ｄ４を接続し、両ダイオードのカソード側を共通接続し
たことである。ダイオードＤ４の機能はトランジスタＱ
１１のコレクタ電位をレベルクランプすることにある。 これにより、ＶＣＣの電位が低下した場合や定電流ＩＣ
Ｓが増加した場合にも、トランジスタＱ１１が飽和して
動作速度が遅くなることを防止することができる。
ある。本第二実施例は図１の第一実施例において、本発
明の特徴とするところの、ダイオードＤ１とトランジス
タＱ１１のコレクタとの間にダイオードＤ３を挿入し、
ＧＮＤとトランジスタＱ１１のコレクタ間にダイオード
Ｄ４を接続し、両ダイオードのカソード側を共通接続し
たことである。ダイオードＤ４の機能はトランジスタＱ
１１のコレクタ電位をレベルクランプすることにある。 これにより、ＶＣＣの電位が低下した場合や定電流ＩＣ
Ｓが増加した場合にも、トランジスタＱ１１が飽和して
動作速度が遅くなることを防止することができる。
【００２２】以上説明したように、これら実施例によれ
ば、マスタースライス型半導体集積回路においては、出
力バッファを構成するＩ／Ｏセル内にＳＢＤおよびＳＢ
Ｄ付トランジスタを形成せず、ＥＣＬレベルの出力回路
を構成するトランジスタを用いて、ＥＣＬ−ＴＴＬレベ
ル変換回路を構成することができる。
ば、マスタースライス型半導体集積回路においては、出
力バッファを構成するＩ／Ｏセル内にＳＢＤおよびＳＢ
Ｄ付トランジスタを形成せず、ＥＣＬレベルの出力回路
を構成するトランジスタを用いて、ＥＣＬ−ＴＴＬレベ
ル変換回路を構成することができる。
【００２３】
【発明の効果】以上説明したように本発明のＥＣＬ−Ｔ
ＴＬレベル変換回路は、ＳＢＤ付トランジスタを使用せ
ずに構成できるため、ＥＣＬ出力回路と素子を共用化す
ることができる。このため、マスタースライス型集積回
路において、入出力セル面積、ひいてはチップ面積を縮
小することができる効果がある。さらに、入出力セル面
積が縮小することにより、ＥＣＬ出力回路を構成する際
に配線長を短くでき遅延時間を短縮できる効果がある。
ＴＬレベル変換回路は、ＳＢＤ付トランジスタを使用せ
ずに構成できるため、ＥＣＬ出力回路と素子を共用化す
ることができる。このため、マスタースライス型集積回
路において、入出力セル面積、ひいてはチップ面積を縮
小することができる効果がある。さらに、入出力セル面
積が縮小することにより、ＥＣＬ出力回路を構成する際
に配線長を短くでき遅延時間を短縮できる効果がある。
【図１】 本発明の第一実施例を示す回路図。
【図２】 その入出力伝達特性図。
【図３】 その低レベル出力電流電圧特性図。
【図４】 本発明の第二実施例を示す回路図。
【図５】 従来例を示す回路図。
Ｄ１〜Ｄ４ ダイオード
ＧＮＤ 接地電位
ＩＣＳ 定電流源
ＩＮ 入力端子
ＯＵＴ 出力端子
Ｑ１、Ｑ２、Ｑ１１、Ｑ１２、Ｑ１６ トランジ
スタＱ１３〜Ｑ１５ ＳＢＤ付トランジスタＲ１
〜Ｒ３、Ｒ１１〜Ｒ１５ 抵抗ＲＬ プ
ルアップ抵抗 ＶＣＣ 正電源 ＶＥＥ 負電源 ＶＲＥＦ 基準電源
スタＱ１３〜Ｑ１５ ＳＢＤ付トランジスタＲ１
〜Ｒ３、Ｒ１１〜Ｒ１５ 抵抗ＲＬ プ
ルアップ抵抗 ＶＣＣ 正電源 ＶＥＥ 負電源 ＶＲＥＦ 基準電源
Claims (2)
- 【請求項１】 エミッタが共通接続され定電流源を介
して負電源に接続されベースが入力端子および基準電源
にそれぞれ接続されたバイポーラ型の第一および第二の
トランジスタを備えたレベル変換回路において、カソー
ドが前記第一のトランジスタのコレクタにアノードが第
一の抵抗を介して正電源にそれぞれ接続された第一のダ
イオードと、カソードが前記第二のトランジスタのコレ
クタおよび接地電位にアノードが直列接続された第二お
よび第三の抵抗を介して前記正電源にそれぞれ接続され
た第二のダイオードと、ベースが前記第一のトランジス
タのコレクタにエミッタが接地電位にコレクタが出力端
子にそれぞれ接続されたバイポーラ型の第三のトランジ
スタと、ベースが前記第二および第三の抵抗の共通接続
点にエミッタが前記第三のトランジスタのコレクタにコ
レクタが前記第一のダイオードのアノードにそれぞれ接
続されたバイポーラ型の第四のトランジスタとを備えた
ことを特徴とするレベル変換回路。 - 【請求項２】 請求項１に記載のレベル変換回路にお
いて、カソードが前記第一のトランジスタのコレクタに
アノードが前記第一のダイオードのカソードにそれぞれ
接続された第三のダイオードと、カソードが前記第一の
トランジスタのコレクタにアノードが接地電位にそれぞ
れ接続された第四のダイオードとを備えたことを特徴と
するレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3072478A JP2674344B2 (ja) | 1991-03-12 | 1991-03-12 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3072478A JP2674344B2 (ja) | 1991-03-12 | 1991-03-12 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04282915A true JPH04282915A (ja) | 1992-10-08 |
| JP2674344B2 JP2674344B2 (ja) | 1997-11-12 |
Family
ID=13490472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3072478A Expired - Lifetime JP2674344B2 (ja) | 1991-03-12 | 1991-03-12 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2674344B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56119531A (en) * | 1980-02-26 | 1981-09-19 | Fujitsu Ltd | Level converting circuit |
| JPS61293022A (ja) * | 1985-06-20 | 1986-12-23 | Sony Corp | Ｅｃｌ−ｔｔｌ変換出力回路 |
| JPH0241024A (ja) * | 1988-08-01 | 1990-02-09 | Fujitsu Ltd | 信号変換装置 |
-
1991
- 1991-03-12 JP JP3072478A patent/JP2674344B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56119531A (en) * | 1980-02-26 | 1981-09-19 | Fujitsu Ltd | Level converting circuit |
| JPS61293022A (ja) * | 1985-06-20 | 1986-12-23 | Sony Corp | Ｅｃｌ−ｔｔｌ変換出力回路 |
| JPH0241024A (ja) * | 1988-08-01 | 1990-02-09 | Fujitsu Ltd | 信号変換装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2674344B2 (ja) | 1997-11-12 |
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