JPS6095790A - 半導体電流源回路 - Google Patents
半導体電流源回路Info
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- JPS6095790A JPS6095790A JP58200933A JP20093383A JPS6095790A JP S6095790 A JPS6095790 A JP S6095790A JP 58200933 A JP58200933 A JP 58200933A JP 20093383 A JP20093383 A JP 20093383A JP S6095790 A JPS6095790 A JP S6095790A
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、バイポーラ型ランダム・アクセス・メモリの
電流源回路の改良に関するもので、高速化および低消費
電力化のだめの電流源回路を提供するものである。
電流源回路の改良に関するもので、高速化および低消費
電力化のだめの電流源回路を提供するものである。
第１図に、従来の定電流源回路を示す。第１図において
は、ＮＰＮトランジスタＱ１のエミッタは抵抗Ｒ１に接
続されている。
は、ＮＰＮトランジスタＱ１のエミッタは抵抗Ｒ１に接
続されている。
上記第１図の回路において、市原は常に一定電流が流れ
ている。信号配線の電位下降時間ΔＴは、ΔＴ’−ｉＣ
・ΔＶ／Ｉ（Ｃは容量、ΔＶは電圧降下分、■は電流）
で表わされる。従って、従来の定電流源を使用して、大
容量の信号線の電位降下をすみやかに行うためには、大
電流を流さなければならない。このため、消費電力が大
きくなる。すなわち、従来の定電流源回路は、昼速化の
ために消費電力を装柱にしなければならない欠点があっ
た。
ている。信号配線の電位下降時間ΔＴは、ΔＴ’−ｉＣ
・ΔＶ／Ｉ（Ｃは容量、ΔＶは電圧降下分、■は電流）
で表わされる。従って、従来の定電流源を使用して、大
容量の信号線の電位降下をすみやかに行うためには、大
電流を流さなければならない。このため、消費電力が大
きくなる。すなわち、従来の定電流源回路は、昼速化の
ために消費電力を装柱にしなければならない欠点があっ
た。
本発明は、前述の如き欠点を改善したもので、その目的
は、信号線が高成位から低電位に切りかわる時のみに、
パルス大電流を発生し、信号線容量の放電をすみやかに
行ない、信号ｄ’５位の下降時間の短縮と低消費電力化
をはかることにある。
は、信号線が高成位から低電位に切りかわる時のみに、
パルス大電流を発生し、信号線容量の放電をすみやかに
行ない、信号ｄ’５位の下降時間の短縮と低消費電力化
をはかることにある。
そのような目的を達成するために、本発明の半導体電流
源回路は、第２図のように、電位を降下させ電位変化を
ほとんど遅延なく伝達する回路１０、パルス電流を発生
するパルス電流源回路１２、電位変化を遅延させて伝え
るだめの電位伝達遅延回路１４および定電流源回路■１
から構成されている。本回路において、電位伝達回路の
入力ＴＩと、電位伝達遅延回路の入力ＤＩとが共に高電
位時、低硫位時の定常状態および低電位から高電位に遷
移する状態においては、電位伝達遅延回路の出力ＤＯと
電位伝達回路の出力ＴＯとの電位差を、常にパルス電流
源回路が動作しないような小さな値にしておく。一方、
第３図のように電位伝達回路の入力ＴＩと電位伝達遅延
回路の入力ＤＩとが、共に高電位から低電位に切り換わ
る時、電位伝達遅延回路の出力ＤＯと電位伝達回路の出
力ＴＯとの電位差を広げ、両出力間を電流源がオンとな
る電位差にし、パルス状の大電流をパルス電流源の接続
部Ｐに発生させる。従ってパルス電流源の接続部Ｐを容
量の大きな信号線に接続し、前記パルス大電流を流すこ
とによって、信号線容量の放電をすみやかに行ない、信
号線電位の下降時間を短縮させることが出来る。しかも
、定常時は、この太゛菫流は流れないので低消費゛成力
化出来ることを特徴としている。
源回路は、第２図のように、電位を降下させ電位変化を
ほとんど遅延なく伝達する回路１０、パルス電流を発生
するパルス電流源回路１２、電位変化を遅延させて伝え
るだめの電位伝達遅延回路１４および定電流源回路■１
から構成されている。本回路において、電位伝達回路の
入力ＴＩと、電位伝達遅延回路の入力ＤＩとが共に高電
位時、低硫位時の定常状態および低電位から高電位に遷
移する状態においては、電位伝達遅延回路の出力ＤＯと
電位伝達回路の出力ＴＯとの電位差を、常にパルス電流
源回路が動作しないような小さな値にしておく。一方、
第３図のように電位伝達回路の入力ＴＩと電位伝達遅延
回路の入力ＤＩとが、共に高電位から低電位に切り換わ
る時、電位伝達遅延回路の出力ＤＯと電位伝達回路の出
力ＴＯとの電位差を広げ、両出力間を電流源がオンとな
る電位差にし、パルス状の大電流をパルス電流源の接続
部Ｐに発生させる。従ってパルス電流源の接続部Ｐを容
量の大きな信号線に接続し、前記パルス大電流を流すこ
とによって、信号線容量の放電をすみやかに行ない、信
号線電位の下降時間を短縮させることが出来る。しかも
、定常時は、この太゛菫流は流れないので低消費゛成力
化出来ることを特徴としている。
本発明の回路を実現する手段は種々あり、以下その実施
例について詳細に説明する。
例について詳細に説明する。
実施例１
第４図においては、本発明の回路は、レベルシフトダイ
オードＤ１とショットキーバリアダイオードＤ２からな
る電位伝達回路、ＮＰＮトランジスタＱ２とＰＮＰ ）
ランジスタＱ３からなるパルス電流源回路、抵抗Ｒ２と
容量Ｃ１からなる電位伝達遅延回路、および定電流源■
１で構成されている。この回路において、ダイオードＤ
１のアノードＴＩの電位が、高電位から低電位に変化し
た時、この電位変化は、ダイオードＩ）１．Ｄ２を介し
てＰＮＰ）ランジスタＱ３のベースにほとんど遅延する
ことなく伝達される。また、高抵抗Ｒ２の片側ＤＩも、
前記ダイオードＤ１のアノードＴＩと同一変化、すなわ
ち、高電位から低電位に遷移する時、この電位変化は、
時定数Ｒ２・Ｃ１で決まる遅れを持って、ＮＰＮトラン
ジスタＱ２のベースＤＯに伝わる。この遅れのため前記
ＮＰＮトランジスタＱ２のベースと前記ＰＮＰ ）ラン
ジスタＱ３のベース間の電位差が２ＶＩｌＫとなり、パ
ルス電流源がオンとなる。このためＮＰＮ）ランジスタ
Ｑ２のコレクタＰに定電流源■１の約ｈＰＩ倍（ｈｐｚ
：エミッタ接地電流増幅率）のパルス大電流を発生さ
せることが出来る。
オードＤ１とショットキーバリアダイオードＤ２からな
る電位伝達回路、ＮＰＮトランジスタＱ２とＰＮＰ ）
ランジスタＱ３からなるパルス電流源回路、抵抗Ｒ２と
容量Ｃ１からなる電位伝達遅延回路、および定電流源■
１で構成されている。この回路において、ダイオードＤ
１のアノードＴＩの電位が、高電位から低電位に変化し
た時、この電位変化は、ダイオードＩ）１．Ｄ２を介し
てＰＮＰ）ランジスタＱ３のベースにほとんど遅延する
ことなく伝達される。また、高抵抗Ｒ２の片側ＤＩも、
前記ダイオードＤ１のアノードＴＩと同一変化、すなわ
ち、高電位から低電位に遷移する時、この電位変化は、
時定数Ｒ２・Ｃ１で決まる遅れを持って、ＮＰＮトラン
ジスタＱ２のベースＤＯに伝わる。この遅れのため前記
ＮＰＮトランジスタＱ２のベースと前記ＰＮＰ ）ラン
ジスタＱ３のベース間の電位差が２ＶＩｌＫとなり、パ
ルス電流源がオンとなる。このためＮＰＮ）ランジスタ
Ｑ２のコレクタＰに定電流源■１の約ｈＰＩ倍（ｈｐｚ
：エミッタ接地電流増幅率）のパルス大電流を発生さ
せることが出来る。
実施例２
第５図に示す。この図の回路は、第４図の回路の低消費
電力化を図ったもので、パルス発生電流源のＰＮＰトラ
ンジスタＱ３．Ｃ４をダーリントン接続している。この
ため、前記ＰＮＰトランジスタＱ４のベース電流の約ｈ
ｅｗ （ｈｒｔ ：エミツタ接地電流増幅率）倍のパル
ス電流が、ＮＰＮＩランジスタＱ２のコレクタに流れる
。このため、第４図の回路と同一パルス電流を発生させ
るためには、定電流源工１の電流値は第４図の場合の１
／ｈｙｍでよいことになり、低消費電力化出来ることに
なる。
電力化を図ったもので、パルス発生電流源のＰＮＰトラ
ンジスタＱ３．Ｃ４をダーリントン接続している。この
ため、前記ＰＮＰトランジスタＱ４のベース電流の約ｈ
ｅｗ （ｈｒｔ ：エミツタ接地電流増幅率）倍のパル
ス電流が、ＮＰＮＩランジスタＱ２のコレクタに流れる
。このため、第４図の回路と同一パルス電流を発生させ
るためには、定電流源工１の電流値は第４図の場合の１
／ｈｙｍでよいことになり、低消費電力化出来ることに
なる。
実施例３
第６図に示す。この図は、第４図の回路のパルス電流源
回路に、抵抗Ｒ，３を設けたものである。
回路に、抵抗Ｒ，３を設けたものである。
この抵抗Ｒ３は、パルス電流の大きさを制御するもので
、小電流にする時は、抵抗１’Ｌ３を大きく、大電流に
する時は、抵抗Ｒ３を小さくすればよい。
、小電流にする時は、抵抗１’Ｌ３を大きく、大電流に
する時は、抵抗Ｒ３を小さくすればよい。
実施例４
第７図に示す。この図は、第４図の回路の電位伝達回路
、パルス電流源回路、定電流源回路をｎ個並列にならべ
、１個の電位伝達遅延回路を共通にしている。すなわち
、本回路は、１個の電位伝達遅延回路を使用して、ｎ個
のパルス大電流を発生させるものである。
、パルス電流源回路、定電流源回路をｎ個並列にならべ
、１個の電位伝達遅延回路を共通にしている。すなわち
、本回路は、１個の電位伝達遅延回路を使用して、ｎ個
のパルス大電流を発生させるものである。
実施例５
第８図に示す。第４図の回路をｎ個使用する時、ｎ個の
ダイオードＤｉｍ（ｍ＝１〜ｎ）のアノードＴ１ｍ（ｍ
＝１〜ｎ）のうち１個だけが高電位、他のｎ −１個が
低電位になる場合、パルス電流は、高電位から低電位に
遷移する回路にしか流れない。
ダイオードＤｉｍ（ｍ＝１〜ｎ）のアノードＴ１ｍ（ｍ
＝１〜ｎ）のうち１個だけが高電位、他のｎ −１個が
低電位になる場合、パルス電流は、高電位から低電位に
遷移する回路にしか流れない。
そのため、定電流源回路工１を１つにし、車流集中化し
、効率的な電流利用を図っている。このためｎ個使用し
た場合第４図の回路よりも低消費電力化および高集積化
出来る。
、効率的な電流利用を図っている。このためｎ個使用し
た場合第４図の回路よりも低消費電力化および高集積化
出来る。
実施例６
第９図に示す。この図の回路は、第４図の回路にレベル
シフトダイオードＤ４を設けたもので、ＮＰＮトランジ
スタＱ２の飽和を防ぐものである。
シフトダイオードＤ４を設けたもので、ＮＰＮトランジ
スタＱ２の飽和を防ぐものである。
すなわち、ＮＰＮトランジスタＱ２のコレクタと前記ダ
イオードＤ４のアノード電位が同時に高電位から低電位
に遷移する時、前記ＮＰＮトランジスタのベース電位は
、抵抗Ｒ２と容量Ｃ１との遅延作用のため、すぐには下
がらない。このため、前記ダイオードＤ４がない場合前
記ＮＰＮトランジスタＱ２のベース電位がコレクタ電位
より高くなる。このため、トランジスタＱ２が一時的に
飽和する。従って、前記ダイオード４によって、ＮＰＮ
）ランジスタＱ２のベース電位を降下させて、飽和を防
止している。
イオードＤ４のアノード電位が同時に高電位から低電位
に遷移する時、前記ＮＰＮトランジスタのベース電位は
、抵抗Ｒ２と容量Ｃ１との遅延作用のため、すぐには下
がらない。このため、前記ダイオードＤ４がない場合前
記ＮＰＮトランジスタＱ２のベース電位がコレクタ電位
より高くなる。このため、トランジスタＱ２が一時的に
飽和する。従って、前記ダイオード４によって、ＮＰＮ
）ランジスタＱ２のベース電位を降下させて、飽和を防
止している。
実施例７
第１０図に示す。本回路は、第４図の回路のショットキ
ーバリアダイオードＤ２のかわりに、ダイオードＤ３を
設け、さらに、ＮＰＮ）ランジスタＱ２のベースに、抵
抗Ｒを付加し、前記抵抗比の片側の端子を内部重圧■工
に接続したものである。
ーバリアダイオードＤ２のかわりに、ダイオードＤ３を
設け、さらに、ＮＰＮ）ランジスタＱ２のベースに、抵
抗Ｒを付加し、前記抵抗比の片側の端子を内部重圧■工
に接続したものである。
本回路の作用は、抵抗Ｒ，２、Ｒに電流を流し、Ｒ２の
電圧降下を利用して、ＮＰＮトランジスタＱ２のベース
電位を、内部電圧ＶＩおよび前記抵抗Ｒによって、可変
としたものである。
電圧降下を利用して、ＮＰＮトランジスタＱ２のベース
電位を、内部電圧ＶＩおよび前記抵抗Ｒによって、可変
としたものである。
実施例８
第１１図は、本発・Ｉノ４に係る半導体電流源回路の回
路図で、第４図示回路と同一部分には同一符号を付しで
ある。
路図で、第４図示回路と同一部分には同一符号を付しで
ある。
第１０図において、２組のデコーダ線（ｍ＋０本）のお
のおのに、本発明の半導体電流源回路を接続している。
のおのに、本発明の半導体電流源回路を接続している。
０２１〜０２ｍおよびＣ３１〜Ｃ３ｎは、デコーダ線の
容量、Ｑ４１．Ｑ４１’はエミッタフォロアトランジス
タである。Ｒ３１は抵抗、Ｑ５１．Ｑ５１’ 、Ｑ６１
はＮ１）Ｎ）ランジスタ、工２１は定電流源で、ドライ
バ回路を構成している。
容量、Ｑ４１．Ｑ４１’はエミッタフォロアトランジス
タである。Ｒ３１は抵抗、Ｑ５１．Ｑ５１’ 、Ｑ６１
はＮ１）Ｎ）ランジスタ、工２１は定電流源で、ドライ
バ回路を構成している。
このように構成された本発明の詳細な説明する。
容量Ｃ２１が接続されているデコーダ線を考える。
前記デコーダ線が高電位時、低電位時および低電位から
高電位に遷移する時において、デコーダ線ＴＨＩとダイ
オードＤ２１０カソードＴＯ１間の電位差はＶ＋＋ｇ
＋Ｖｐ （Ｖ Ｆはショットキーバリアダイオードの順
方向電圧）である。このため、ＮＰＮ トランジスタＱ
２１のベースＤＯＩとＰＮＰトランジスタＱ３１のベー
スＴＯＩ間の′電位差は、２Ｖｎｇより小さな値となり
、前記ＮＰＮＩ−ランジスタＱ２１とＰＮＰ ）ランジ
スタＱ３１は、動作しない。このため、前記デコーダ線
に流れる電流は工１の定電流が流れるのみである。次に
前記デコーダ線が高電位から低電位に遷移する場合、す
なわち、エミッタフォロアトランジスタＱ４１のベース
電位が高電位から低電位に遷移し、これに伴って前記デ
コーダ線が高電位から低電位に遷移する。この時、デコ
ーダ線容量Ｃ２１が大容量のため、この容量の放電時間
が問題となる。ところが、前記デコーダ線ＴＩＩの電位
が降下し始め、ダイオードＤ２１のカソードＴＯＩが降
下し始めても前記ＮＰＮ ）ランジスタＱ２１のベース
ＤＯＩの電位は、抵抗Ｒ，２１と容量Ｃ１ｌの遅延作用
のため、すぐには降下しない＝このため、前記ＮＰＮト
ランジスタのベースＤＯＩと前記ＰＮＰトランジスタの
ベースＴＯＩとの電位差が２Ｖ＋＋ｒ＋となり、前記両
トランジスタがオンとなり、定′亀流源■１の約ｈｐｔ
倍のパルス大電流が流れ始める。このため、この大電流
によって、前記デコーダ線容量Ｃ２１を急速に放電して
しまう。これによって、前記デコーダ線の下降が第１２
図に示すようにすみやかに行なわれる。前記デコーダ線
ＴＩＩが完全に低電位になり、前記ＮＰＮ トランジス
タのベース電位ＤＯＩも、高抵抗Ｒ，２１と容量Ｃ１ｌ
で決まる遅延時間の後、低電位になれば、前記ＮＰＮト
ランジスタＱ２１のベースＤＯＩと前記ＰＮＰトランジ
スタＱ３１のベースＴＯＩ間の電位差は、２Ｖｎｐ：よ
り小さくなり、前記両トランジスタに電流は流れなくな
る。
高電位に遷移する時において、デコーダ線ＴＨＩとダイ
オードＤ２１０カソードＴＯ１間の電位差はＶ＋＋ｇ
＋Ｖｐ （Ｖ Ｆはショットキーバリアダイオードの順
方向電圧）である。このため、ＮＰＮ トランジスタＱ
２１のベースＤＯＩとＰＮＰトランジスタＱ３１のベー
スＴＯＩ間の′電位差は、２Ｖｎｇより小さな値となり
、前記ＮＰＮＩ−ランジスタＱ２１とＰＮＰ ）ランジ
スタＱ３１は、動作しない。このため、前記デコーダ線
に流れる電流は工１の定電流が流れるのみである。次に
前記デコーダ線が高電位から低電位に遷移する場合、す
なわち、エミッタフォロアトランジスタＱ４１のベース
電位が高電位から低電位に遷移し、これに伴って前記デ
コーダ線が高電位から低電位に遷移する。この時、デコ
ーダ線容量Ｃ２１が大容量のため、この容量の放電時間
が問題となる。ところが、前記デコーダ線ＴＩＩの電位
が降下し始め、ダイオードＤ２１のカソードＴＯＩが降
下し始めても前記ＮＰＮ ）ランジスタＱ２１のベース
ＤＯＩの電位は、抵抗Ｒ，２１と容量Ｃ１ｌの遅延作用
のため、すぐには降下しない＝このため、前記ＮＰＮト
ランジスタのベースＤＯＩと前記ＰＮＰトランジスタの
ベースＴＯＩとの電位差が２Ｖ＋＋ｒ＋となり、前記両
トランジスタがオンとなり、定′亀流源■１の約ｈｐｔ
倍のパルス大電流が流れ始める。このため、この大電流
によって、前記デコーダ線容量Ｃ２１を急速に放電して
しまう。これによって、前記デコーダ線の下降が第１２
図に示すようにすみやかに行なわれる。前記デコーダ線
ＴＩＩが完全に低電位になり、前記ＮＰＮ トランジス
タのベース電位ＤＯＩも、高抵抗Ｒ，２１と容量Ｃ１ｌ
で決まる遅延時間の後、低電位になれば、前記ＮＰＮト
ランジスタＱ２１のベースＤＯＩと前記ＰＮＰトランジ
スタＱ３１のベースＴＯＩ間の電位差は、２Ｖｎｐ：よ
り小さくなり、前記両トランジスタに電流は流れなくな
る。
実施例９
第１３図は、本発明に係るドライバ回路図で、第４図示
回路と同一部分には、同一符号を付しである。Ｑ５１〜
Ｑ５ｎｌＱ５１’〜Ｑ５ｎ’ＩＱ６１〜Ｑ５ｎはＮＰＮ
）ランジスタでカレントスイッチを構成している。Ｒ，
３１〜Ｒ，３ｎけ抵抗、Ｑ７１〜Ｑ７ｎはＮＰＮ）ラン
ジスタのエミッタフォロア。これらｎｆ固のＮＰＮ）ラ
ンジスタＱ７１〜Ｑ ７ ｎのエミッタのおのおのに本
発明の生導体電流源回路を接続している。又、前記ｎ個
のＮＰＮトランジスタＱ７Ｉ （Ｉ＝１〜ｎ）は、メモ
リのディジット線を選択するためのＮＰＮ ）ランジス
タＱ８１．Ｑ９１．ＱＩＯＩ （Ｉ＝１〜ｎ）のベース
に接続している。Ｃ４Ｉ （Ｉ＝１〜ｎ）は、前記ＮＰ
Ｎ ）ランジスタＱ７Ｉ（Ｉ＝１〜ｎ）に接続される配
線部Ｌ Ｉ３．Ｉ４．Ｉ５は定電流源である。
回路と同一部分には、同一符号を付しである。Ｑ５１〜
Ｑ５ｎｌＱ５１’〜Ｑ５ｎ’ＩＱ６１〜Ｑ５ｎはＮＰＮ
）ランジスタでカレントスイッチを構成している。Ｒ，
３１〜Ｒ，３ｎけ抵抗、Ｑ７１〜Ｑ７ｎはＮＰＮ）ラン
ジスタのエミッタフォロア。これらｎｆ固のＮＰＮ）ラ
ンジスタＱ７１〜Ｑ ７ ｎのエミッタのおのおのに本
発明の生導体電流源回路を接続している。又、前記ｎ個
のＮＰＮトランジスタＱ７Ｉ （Ｉ＝１〜ｎ）は、メモ
リのディジット線を選択するためのＮＰＮ ）ランジス
タＱ８１．Ｑ９１．ＱＩＯＩ （Ｉ＝１〜ｎ）のベース
に接続している。Ｃ４Ｉ （Ｉ＝１〜ｎ）は、前記ＮＰ
Ｎ ）ランジスタＱ７Ｉ（Ｉ＝１〜ｎ）に接続される配
線部Ｌ Ｉ３．Ｉ４．Ｉ５は定電流源である。
このように構成された本発明の作用は、実施例７と同様
に、信号線容量の放電を速めることにある。すなわちＮ
ＰＮ）ランジスタＱ７Ｉ（Ｉ＝１〜ｎ）のエミッタに接
続される配線部の容量Ｃ４Ｉ（■＝１〜ｎ）の放電を速
めることにある。今ＴＩＩが、高電位から低電位になる
時を考える。
に、信号線容量の放電を速めることにある。すなわちＮ
ＰＮ）ランジスタＱ７Ｉ（Ｉ＝１〜ｎ）のエミッタに接
続される配線部の容量Ｃ４Ｉ（■＝１〜ｎ）の放電を速
めることにある。今ＴＩＩが、高電位から低電位になる
時を考える。
すなわち、前記ＮＰＮトランジスタＱ５１とＱ５１′の
ベースに、低電位から高電位に移る入力信号が入ると、
抵抗Ｒ３１に電流が流れ、前記ＮＰＮ）ランジスクＱ７
１０ベース電位が高電位から低電位に遷移する。このた
め、Ｑ７１のエミッタＴＩＩも高電位から低電位に遷移
する。この時、容量Ｃ４１の放電時間が、前記ＴＩＩの
下降時間を遅くしている。ところが、前記ＮＰＮ）ラン
ジスタのエミッタＴＩＩの電位が降下し始め、これに伴
ってダイオードＤ２１のカソードＴＯ１が降下し始めて
も、ＮＰＮトランジスタＱ２１のベースＤＯＩの電位は
、抵抗Ｒ２１と容量Ｃ１ｌの遅延作用のため、すぐには
降下しない。このため、前記ＮＰＮ ｌ−ランジスタの
ベース１）Ｏｌと前記ＰＮＰトランジスタのベースＴＯ
Ｉとの電位差が２Ｖｉｚとなり、前記両トランジスタが
オンとなり、定電流源Ｉｌｌの約ｈＦｉ＋倍のパルス大
電流がｂｌすれ始める。このため、この大電流によって
、前記容量Ｃ４１を急速に放電させ、前記ＮＰＮ）ラン
ジスタのエミッタＴＩＩの下降がすみやかに行なわれる
。又、信号線ＴＩＩが、高電位状態、低電位状態および
低電位から高電位への遷移状態では動作せず、低消費電
力化出来るのは、実施例７と同様である。
ベースに、低電位から高電位に移る入力信号が入ると、
抵抗Ｒ３１に電流が流れ、前記ＮＰＮ）ランジスクＱ７
１０ベース電位が高電位から低電位に遷移する。このた
め、Ｑ７１のエミッタＴＩＩも高電位から低電位に遷移
する。この時、容量Ｃ４１の放電時間が、前記ＴＩＩの
下降時間を遅くしている。ところが、前記ＮＰＮ）ラン
ジスタのエミッタＴＩＩの電位が降下し始め、これに伴
ってダイオードＤ２１のカソードＴＯ１が降下し始めて
も、ＮＰＮトランジスタＱ２１のベースＤＯＩの電位は
、抵抗Ｒ２１と容量Ｃ１ｌの遅延作用のため、すぐには
降下しない。このため、前記ＮＰＮ ｌ−ランジスタの
ベース１）Ｏｌと前記ＰＮＰトランジスタのベースＴＯ
Ｉとの電位差が２Ｖｉｚとなり、前記両トランジスタが
オンとなり、定電流源Ｉｌｌの約ｈＦｉ＋倍のパルス大
電流がｂｌすれ始める。このため、この大電流によって
、前記容量Ｃ４１を急速に放電させ、前記ＮＰＮ）ラン
ジスタのエミッタＴＩＩの下降がすみやかに行なわれる
。又、信号線ＴＩＩが、高電位状態、低電位状態および
低電位から高電位への遷移状態では動作せず、低消費電
力化出来るのは、実施例７と同様である。
実施例１０
第１４図は、本発明に係るワード線駆動回路の回路図で
、第４図示回路と同一部分には同一符号を付しである。
、第４図示回路と同一部分には同一符号を付しである。
第１３図において、レベルシフトダイオードＤＩＩ（Ｉ
＝１〜ｎ）のアノードは、エミッタフォロアトランジス
タＱ４Ｉ（Ｉ＝１〜ｎ）のベースに接続され、ＮＰＮ
）ランジスタＱ２Ｉ（Ｉ＝１〜ｎ）のコレクタと抵抗Ｒ
２Ｉ （Ｉ＝１〜ｎ）は、前記ＮＰＮ）ランジスタＱ４
Ｉ（Ｉ＝１〜ｎ）のエミッタに接続されている。前記Ｎ
ＰＮ）ランジスタＱ４Ｉ（Ｉ＝１〜ｎ）のエミッタは、
ワード線に接続されている。Ｃ７Ｉ （Ｉ＝１〜ｎ）は
、ワード線の容量である。
＝１〜ｎ）のアノードは、エミッタフォロアトランジス
タＱ４Ｉ（Ｉ＝１〜ｎ）のベースに接続され、ＮＰＮ
）ランジスタＱ２Ｉ（Ｉ＝１〜ｎ）のコレクタと抵抗Ｒ
２Ｉ （Ｉ＝１〜ｎ）は、前記ＮＰＮ）ランジスタＱ４
Ｉ（Ｉ＝１〜ｎ）のエミッタに接続されている。前記Ｎ
ＰＮ）ランジスタＱ４Ｉ（Ｉ＝１〜ｎ）のエミッタは、
ワード線に接続されている。Ｃ７Ｉ （Ｉ＝１〜ｎ）は
、ワード線の容量である。
このように構成された本発明の詳細な説明する。
ワード線ＤＩＩが高電位から低電位に下降する時を考え
る。すなわちＮＰＮトランジスタＱ４１のベースＴＩＩ
の電位が高電位から低電位に遷移し始めると、ＰＮＰト
ランジスタＱ３１のベース電位が降下し始める。ところ
が、ワード線ＤＩＩは、ワード線の容量Ｃ７１が大容量
であるため、この容量の放電に時間がかかり、下降時間
が問題となる。しかし、遅延抵抗Ｒ，２１と容量Ｃ１ｌ
の遅延作用のため、ＮＰＮトランジスタＱ ２ ｎのベ
ース電位ＤＯＩは、すぐには降下しない。このため前記
ＮＰＮ）ランジスタのベースＬ）０１と前記ＰＮＰトラ
ンジスタのベースＴＯＩとの電位差が２Ｖａｔとなり、
前記両トランジスタがオンとなり、定電流電源Ｉｌｌの
約Ｌｒｅ倍のパルス大′亀流が流れ始める。このため、
この大電流によって、前記ワード線容量Ｃ７１が急速に
放電してしまう。これシてよって、前記ワード線の下降
がすみやかに行なわれる。又、ワード線が高電位状態か
低電位状態または低電位から高電位状態では動作せず、
低消費電力化出来るのは、実施例７と同様である。
る。すなわちＮＰＮトランジスタＱ４１のベースＴＩＩ
の電位が高電位から低電位に遷移し始めると、ＰＮＰト
ランジスタＱ３１のベース電位が降下し始める。ところ
が、ワード線ＤＩＩは、ワード線の容量Ｃ７１が大容量
であるため、この容量の放電に時間がかかり、下降時間
が問題となる。しかし、遅延抵抗Ｒ，２１と容量Ｃ１ｌ
の遅延作用のため、ＮＰＮトランジスタＱ ２ ｎのベ
ース電位ＤＯＩは、すぐには降下しない。このため前記
ＮＰＮ）ランジスタのベースＬ）０１と前記ＰＮＰトラ
ンジスタのベースＴＯＩとの電位差が２Ｖａｔとなり、
前記両トランジスタがオンとなり、定電流電源Ｉｌｌの
約Ｌｒｅ倍のパルス大′亀流が流れ始める。このため、
この大電流によって、前記ワード線容量Ｃ７１が急速に
放電してしまう。これシてよって、前記ワード線の下降
がすみやかに行なわれる。又、ワード線が高電位状態か
低電位状態または低電位から高電位状態では動作せず、
低消費電力化出来るのは、実施例７と同様である。
実施例１１
第１５図は、本発明に係るメモリセルアレイとその周辺
回路の一部を示した回路図で、第４図示回路と同一部分
には同一符号を付しである。
回路の一部を示した回路図で、第４図示回路と同一部分
には同一符号を付しである。
第１４図において、Ｑｌ ２ｔ （ｔ＝ １−ｎ ）は
マルチエミッタ型トランジスタで、コレクタをＶｃｃな
る電瀞線に接続し、２つのエミッタはそれぞれＴＩｔ、
ＴＩＡ’ （ｔ＝１〜ｎ）に接続され、ベースは、抵抗
Ｒ，４ｔ（ｔ＝Ｌ〜ｎ）を介してバイアス電圧供給線Ｖ
Ｒに接続されている。Ｃ８ｔ。
マルチエミッタ型トランジスタで、コレクタをＶｃｃな
る電瀞線に接続し、２つのエミッタはそれぞれＴＩｔ、
ＴＩＡ’ （ｔ＝１〜ｎ）に接続され、ベースは、抵抗
Ｒ，４ｔ（ｔ＝Ｌ〜ｎ）を介してバイアス電圧供給線Ｖ
Ｒに接続されている。Ｃ８ｔ。
Ｃ９ｔ、ＱＩ Ｏｌ （ｔ＝１〜ｎ ）は、スイッチン
グトランジスタで、これらのベースは、アドレス線Ｙｔ
（ｊ＝１〜ｎ）に接続される。Ｃ８ｔ。
グトランジスタで、これらのベースは、アドレス線Ｙｔ
（ｊ＝１〜ｎ）に接続される。Ｃ８ｔ。
Ｑｌｏｔ（ｔ＝１〜ｎ）のコレクタは、それぞれディジ
ットｍ’ｒｒｚ、ＴＩｔ’ （１＝１〜ｎ ）に接続さ
れ、Ｃ９ｔ（ｔ＝Ｌ〜ｎ）のコレクタは、マルチエミッ
タ型トランジスタＱ１２ｔ（ｔ＝１〜ｎ）のベースに接
続される。Ｃ８ｔ、Ｃ９ｔ。
ットｍ’ｒｒｚ、ＴＩｔ’ （１＝１〜ｎ ）に接続さ
れ、Ｃ９ｔ（ｔ＝Ｌ〜ｎ）のコレクタは、マルチエミッ
タ型トランジスタＱ１２ｔ（ｔ＝１〜ｎ）のベースに接
続される。Ｃ８ｔ、Ｃ９ｔ。
Ｑｌｏｔの各エミッタは、それぞれ電流源１３゜Ｉ４．
Ｉ５に接続される。Ｃ５ｔ、Ｃ６ｔ（ｔ＝１〜ｎ）は、
それぞれディジノ）線ＴＩｔ。
Ｉ５に接続される。Ｃ５ｔ、Ｃ６ｔ（ｔ＝１〜ｎ）は、
それぞれディジノ）線ＴＩｔ。
ＴＩｔ’ （ｔ＝１〜ｎ）の容量。これらディジット線
に本発明の半導体電流源回路が接続されている。
に本発明の半導体電流源回路が接続されている。
このように構成された本発明の作用は、実施例７と同様
に、信号線容量の放電を速めることにある。すなわちデ
ィジット線の容量Ｃ３ｌ（Ｉ＝１〜ｎ）、Ｃ６Ｉ （Ｉ
＝１〜ｎ ）の放電を速め、ディジット線電位下降をす
みやかに行うことにある。
に、信号線容量の放電を速めることにある。すなわちデ
ィジット線の容量Ｃ３ｌ（Ｉ＝１〜ｎ）、Ｃ６Ｉ （Ｉ
＝１〜ｎ ）の放電を速め、ディジット線電位下降をす
みやかに行うことにある。
今、ディジット線ＴＩＩが、高電位から低電位になる時
を考える。すなわち、メモリセルＭＣＩを選択するため
に、ワード線Ｘ１、アドレス線Ｙ１を共に低電位から高
電位にすると、スイッチングトランジスタＱ８１．Ｑ９
１．ＱＩＯＩが導通状態となるため抵抗Ｒ４１に電流Ｉ
４が流れてｍ圧降下をおこす。このため、マルチエミッ
タ型トランジスタＱ１２１のベースが高電位から低電位
に遷移し始める。このため、ディジットｔｉＴ１１も高
電位から低電位に遷移し始める。この際、ディジット線
容量０５１の放電時間が、前記ディジット線ＴＩＩの下
降時間を遅くしている。とこわが、前記ＴＩＩの電位が
降下し始め、ダイオードＤ２１のカソードＴＯＩが降下
し始めても、Ｎ１）Ｎ）ランジスタＱ２１のベースＤＯ
Ｉの電位は、抵抗ＦＬ２１と容量Ｃ１ｌの遅延作用のた
め、すぐには降下しない。このため、前記Ｎ’ＰＮトラ
ンジスタのベースＤＯＩと前記ＰＮＰトランジスタのベ
ースＴＯＩとの電位差が２Ｖ＋＋ｗとなり、前記両トラ
ンジスタがオンとなり、定電流源■１の約ｈＦ１倍のパ
ルス大電流が流れ始める。このため、この大電流によっ
て、前記ディジット線容量Ｃ５１を急速に放電させ、デ
ィジット線電位の下降をすみやかに行なう。又、ディジ
ット線が高電位状態、低電位状態および低電位から高電
位への遷移状態では動作せず、低消費電力化出来るのは
、実施例１と同様である。
を考える。すなわち、メモリセルＭＣＩを選択するため
に、ワード線Ｘ１、アドレス線Ｙ１を共に低電位から高
電位にすると、スイッチングトランジスタＱ８１．Ｑ９
１．ＱＩＯＩが導通状態となるため抵抗Ｒ４１に電流Ｉ
４が流れてｍ圧降下をおこす。このため、マルチエミッ
タ型トランジスタＱ１２１のベースが高電位から低電位
に遷移し始める。このため、ディジットｔｉＴ１１も高
電位から低電位に遷移し始める。この際、ディジット線
容量０５１の放電時間が、前記ディジット線ＴＩＩの下
降時間を遅くしている。とこわが、前記ＴＩＩの電位が
降下し始め、ダイオードＤ２１のカソードＴＯＩが降下
し始めても、Ｎ１）Ｎ）ランジスタＱ２１のベースＤＯ
Ｉの電位は、抵抗ＦＬ２１と容量Ｃ１ｌの遅延作用のた
め、すぐには降下しない。このため、前記Ｎ’ＰＮトラ
ンジスタのベースＤＯＩと前記ＰＮＰトランジスタのベ
ースＴＯＩとの電位差が２Ｖ＋＋ｗとなり、前記両トラ
ンジスタがオンとなり、定電流源■１の約ｈＦ１倍のパ
ルス大電流が流れ始める。このため、この大電流によっ
て、前記ディジット線容量Ｃ５１を急速に放電させ、デ
ィジット線電位の下降をすみやかに行なう。又、ディジ
ット線が高電位状態、低電位状態および低電位から高電
位への遷移状態では動作せず、低消費電力化出来るのは
、実施例１と同様である。
なお、上記実施例１−１１におけるＰＮＰ ）ランジス
タＱ３のＩＣ構造は、ラテラルＰＮＰ、縦形ＰＮＰある
いは、寄生ＰＮＰ トランジスタ全利用する方法がある
。第１６図に寄生ＰＮＰ ）ランジスタの断面構造を示
した。断面図で１は、ｐ影領域、２はｎ形エピタキャル
領域、３はｐ形基板である。
タＱ３のＩＣ構造は、ラテラルＰＮＰ、縦形ＰＮＰある
いは、寄生ＰＮＰ トランジスタ全利用する方法がある
。第１６図に寄生ＰＮＰ ）ランジスタの断面構造を示
した。断面図で１は、ｐ影領域、２はｎ形エピタキャル
領域、３はｐ形基板である。
又、上記実施例１〜１１において、ショットキーバリア
ダイオードＤ２の代りにダイオードを用いることができ
ることはいうまでもない。
ダイオードＤ２の代りにダイオードを用いることができ
ることはいうまでもない。
以上説明した如く、本発明の半導体電流源回路は、電位
伝達回路および電位伝達：Ｊ！Ａ延回路の入力電位が、
同時に高′ｉＬ位から低電位に遷移する時、前記両回路
の出力電位差が大きくなり、パルス犬′亀流を発生する
。このパルス大電流を電位変化する信号線に流し、信号
線容量の放電をすみやかに行うことが出来る。このため
信号線の回位降下を短縮出来、半導体メモリを高速動作
せしめることが出来る。しかも定常状態では、前記大電
流は流れないので低消費電力化出来、その特徴を遺憾な
く発揮することが出来る。
伝達回路および電位伝達：Ｊ！Ａ延回路の入力電位が、
同時に高′ｉＬ位から低電位に遷移する時、前記両回路
の出力電位差が大きくなり、パルス犬′亀流を発生する
。このパルス大電流を電位変化する信号線に流し、信号
線容量の放電をすみやかに行うことが出来る。このため
信号線の回位降下を短縮出来、半導体メモリを高速動作
せしめることが出来る。しかも定常状態では、前記大電
流は流れないので低消費電力化出来、その特徴を遺憾な
く発揮することが出来る。
第１図は攪棄イ刈の回路構成図、第２図は本発明の回路
構成図、第３図は本発明回路の動作説明図、第４図〜１
０図は本発明の路の具体例を示す図、第１１図は本発明
回路をデコーダ線に適用した例を示す図、第１２図は本
発明回路の効果を示す図、第１３図は本発明回路をドラ
イバ回路に適用した例を示す図、第１４図は本発明回路
をワード線駆動回路に適用した例を示す図、第１５図は
本発明回路をディジット線に適用した例を示す図、第１
６図はＰＮＰトランジスタの断面図である。 ＤＩ、Ｄ３・・・ダイオード、Ｄ２・・・ショットキー
バリアダイオード、Ｑ２・・・ＮＰＮ ）ランジスタ、
Ｑ３．Ｑ４・・・ＰＮＰトランジスタ、工１・・・定電
流第１図 ｆ３ ２ 図 ｆＪ３ 図 一一−す時間 ■ ４ 図 葛 ５ 図 箒 ど 図 ′ｆＪ７図 ′ｆｌ］８図 葛 ｑ 図 箔 ｌρ 図 ′ｆ：Ｊ１１ 図 第１２図 テ゛′コー７゛°季泉電イｉ１歳＋多 時間 ”ｆ） １３ 図 ”Ａ ／４ 図 第 １５ 図 Ｆ′ｆＪ１６図 ２
構成図、第３図は本発明回路の動作説明図、第４図〜１
０図は本発明の路の具体例を示す図、第１１図は本発明
回路をデコーダ線に適用した例を示す図、第１２図は本
発明回路の効果を示す図、第１３図は本発明回路をドラ
イバ回路に適用した例を示す図、第１４図は本発明回路
をワード線駆動回路に適用した例を示す図、第１５図は
本発明回路をディジット線に適用した例を示す図、第１
６図はＰＮＰトランジスタの断面図である。 ＤＩ、Ｄ３・・・ダイオード、Ｄ２・・・ショットキー
バリアダイオード、Ｑ２・・・ＮＰＮ ）ランジスタ、
Ｑ３．Ｑ４・・・ＰＮＰトランジスタ、工１・・・定電
流第１図 ｆ３ ２ 図 ｆＪ３ 図 一一−す時間 ■ ４ 図 葛 ５ 図 箒 ど 図 ′ｆＪ７図 ′ｆｌ］８図 葛 ｑ 図 箔 ｌρ 図 ′ｆ：Ｊ１１ 図 第１２図 テ゛′コー７゛°季泉電イｉ１歳＋多 時間 ”ｆ） １３ 図 ”Ａ ／４ 図 第 １５ 図 Ｆ′ｆＪ１６図 ２
Claims (1)
- １、電位を電位降下させ、電位変化をほとんど遅延なく
伝えるための電位伝達回路の出ノｊと、電位変化を遅延
させて伝えるための電位伝線遅延回路の出力とを、前記
電位伝達遅延回路の出力と前記電位伝達回路の出力との
電位差が大きい時に電流を発生するパルス電流源回路に
接続し、前記電位伝達回路と前記パルス電流源回路との
接続部に定直流源回路を接続したことを特徴とする半導
体電流源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58200933A JPS6095790A (ja) | 1983-10-28 | 1983-10-28 | 半導体電流源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58200933A JPS6095790A (ja) | 1983-10-28 | 1983-10-28 | 半導体電流源回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6095790A true JPS6095790A (ja) | 1985-05-29 |
Family
ID=16432699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58200933A Pending JPS6095790A (ja) | 1983-10-28 | 1983-10-28 | 半導体電流源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6095790A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH063567U (ja) * | 1992-06-17 | 1994-01-18 | 羊太郎 多賀 | インパクトレンチにおけるエア−レギュレ−タ |
-
1983
- 1983-10-28 JP JP58200933A patent/JPS6095790A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH063567U (ja) * | 1992-06-17 | 1994-01-18 | 羊太郎 多賀 | インパクトレンチにおけるエア−レギュレ−タ |
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