JPS60203018A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、バイポーラ集積回路の電流源回路の改良に関
するもので、高速化および低消費電力化のための回路技
術を提供するものである。

〔発明の背景〕

第１図に、従来の定電流源回路を使用したエミッタ結合
形論理回路を示す。同図において、ＮＰＮトランジスタ
Ｑ３のベースには、一定の基準電圧■８８を加えている
。■１は定電流源である。

負荷抵抗Ｒ３，Ｒ３’は、Ｑ３．Ｑ３’　が飽和しない
値に選んである。Ｑ３とＱ３’は差動増幅器を構成して
いる。Ｑ４．Ｑ４’はエミッタフォロア用トランジスタ
である。Ｑ４．Ｑ４’のエミッタには、それぞれ負荷容
量ＣＬ、、ＣＬ′と、トランジスタＱ１と抵抗Ｒ１から
なる従来の定電流源回路Ｉ２が１つずつ接続されている
。

このように構成された従来形回路の欠点を説明する。Ｑ
３’のベース電位が低電位から高電位に遷移し、Ｖｓｆ
ｌより高い電位になると、定電流源■１の電流は、Ｑ３
’　、Ｒ３’　を介して流れ、Ｑ３’のコレクタ電位■
Ｃ′は、高電圧から低電位に遷移する。引き続き、Ｑ４
’のエミッタＰ′も高電位から低電位に遷移する。この
時、負荷容量ＣＬ′は、前記Ｐ′点の遷移時間を遅らせ
る作用をする。すなわち、ＣＬ’　に蓄積された電荷を
引き抜く時間が前記遷移時間を遅らせる原因となる。信
号線の電位降下時間ΔＴは、ΔＴ”＝Ｃ・Ａｖ／Ｉ　Ｃ
Ｃは容量、ＡＶは電圧変化分、■は電流）で表わされる
。従って、第２図に示す従来の定電流源を使用して、大
きな負荷容量ＣＬ′を有する信号線の電位降下をすみや
かに行うためには、大電流を流さなければならない。そ
のため、消費電力が大きくなる。すなわち、従来の定電
流源回路は、高速化のために消費電力を犠牲にしなけれ
ばならない欠点があった。

〔発明の目的〕

本発明は、前述の如き欠点を改善した新規な発明であり
、その目的は、信号線の電位が高電位から低電位に切り
かわる時に、前記信号線にパルス大電流を発生させ、信
号線容量に蓄積された電荷をすみやかに抜きとり、信号
線電位の下降時間の短縮と低消費電力化をはかることに
ある。

〔発明の概要〕

その目的を達成するために、本発明の半導体電流源回路
１は、第２図のように電位を降下させ、電位変化をほと
んど遅延なく伝達する電位伝達２回路、パルス電流を発
生するパルス電流源回路３、電位変化を遅延させパルス
電流の流れる経路となる遅延回路４および電流源回路５
がら構成されている。本回路において、電位伝達回路の
入力Ｔｌが低電位時および高電位時の定常状態において
は、パルス電流源回路３には、電流源回路５の定常電流
が流れている。一方電位伝達回路２の入力Ｔ　Ｉが、低
電位から高電位に切り換わる時、第３図に示すように電
位伝達回路２の出力Ｔｏと遅延回路４の入力りとの電位
差を広げると同時に、電位変化分をパルス大電流に変え
てその大電流をパルス電流源の接続部Ｐに発生させる。

従って、パルス電流源３の接続部Ｐを容量の大きな信号
線に接続し、前記パルス大電流を流すことによって、信
号線容量の電荷をすみやかに引き抜き、信号線電位の下
降時間を短縮させることが出来る。しかも、定常時は、
この大電流は流れないので、低消費電力化出来ることを
特徴としている。本回路を実現する手段は種々あり、以
下その例とこれらを実際の回路に適用した例を詳細に説
明する。

〔発明の実施例〕

実施例１ 第４図に実施例１を示す。同図は、本発明に係る半導体
電流源回路を使用し、エミッタ結合形論理回路を構成し
ている。同図において、ＮＰＮトランジスタＱ３のベー
スには、一定の基準電圧■Ｂ８を加えている。■１は定
電流源である。Ｑ３とＱ３’は差動増幅器を構成してい
る。Ｑ４゜Ｑ４’はエミッタフォロア用トランジスタで
ある。

Ｑ４．Ｑ４’のエミヅタには、それぞれ負荷容量ｃＬ、
ｃＬ’　と、本発明の回路である半導体電流源回路１−
Ａが１つずつ接続されている。この半導体電源回路１−
Ａは、レベルシフトダイオードＤ１とスピードアップコ
ンデンサＣ１からなる電位伝達回路、ＮＰＮＩ−ランジ
スタＱ２からなるパルス電流源回路３−Ａ、コンデンサ
Ｃ２からなる遅延回路４−Ａ、およびＮ　ｌ）　Ｎ　ｌ
−ランジスタＱｌ。

抵抗Ｒｌからなる定電流源回ｆ！！ｉ　５−　Ａで構成
されている。

上記本発明回路の作用を説明する。Ｑ３’のベース電位
が低１ｕ位から高電位に遷移し、ＶｏＦｌより高い電位
になると、定電流源１１の電流は、Ｑ３’、Ｒ３’　を
介して流れ、Ｑ３’　のコレクタ電位■Ｃ′は、高電位
から低電位に遷移する。この時、負荷容量ＣＬ’は、前
記Ｐ′点の遷移時間を遅らせる作用をする。すなわち、
ＣＬ’　に蓄積された電荷を引き抜く時間が前記遷移時
間を遅らせる原因となる。ところが、本回路では、下記
のような効果により、この遷移時間を短縮出来る。

前記Ｐ′の点が降下する時に、Ｑ３のコレクタｖＣおよ
びＱ４のエミッタＰが、低電位から高電位に遷移する。

この電位変化は、スピードアップコンデンサＣ１の効果
により、はとんど遅延することなく伝達され、トランジ
スタＱ２のベースＴｏが低電位から高電位に遷移する。

引き続きＱ２のエミッタＤも低電位から高電位に遷移し
ようとする。しかし、コンデンサＣ２の容量が大容量の
ため、この容量の充電に時間を要する。この時の充電電
流は１．！１Ｉ＝ｃ２・Δ■／ΔＴ（Δ■は電流の増分
、ＡＶはコンデンサＣ２に加わる電圧の増分、ＡＴは時
間の増分）で決まる大きさを有する。このため、Ｃ２が
大きく、単位時間当たりの電位変化が大きければ大きい
ほど、充電電流は大きくなる。゛この電流は、Ｑ２のコ
レクタすなわち前記Ｐ′点にパルス大電流となって流れ
る。

このため、この大電流は、負荷容量ＣＬ’　に蓄積され
た電荷をすみやかに引き抜き、第５図に示すように、Ｑ
４’のエミッタＰ′の下降時間を非常に短縮出来る。第
５図は、同一消費電力のもとで、第１図に示した従来形
の定電流源を使用した場合の遷移する電位波形（破線）
と本発明の半導体電流源を使用した場合の電位波形（実
線）とを示している。Ｑ４のエミッタＰの電位が、完全
に高電位の定常状態になれば、前記充電電流の式１１＝
Ｃ２・、４Ｖ／Δ′ｒで、！ＩＶ＝Ｏとなるためパルス
大電流は流れない。ずなわち、前記パルス電流は、過渡
時にしか大電流を流さないので、高速化と低／１′１費
電力が同時に可能である。

実施例２ 第６図に示す。同図は、本発明に係る半導体電流源回路
１−Ｂを用いて、エミッタ結合形論理回路を構成してい
る。前記半導体電流源回路１−１３は、レベルシフトダ
イオードＤ１とレベル調節用の抵抗Ｒ２およびスピー１
〜アップコンデンザからなる電位伝達回路２−Ｂ、ＮＰ
ＮトランジスタＱ２からなるパルス電流源回路３−Ｂ、
コンデンサＣ２からなる遅延回路４−Ｂ、および抵抗Ｒ
１からなる電流源回路５−Ｂから構成されている。

上記本発明の作用は、実施例１と同様である。

実施例３ 第７図に実施例３の回路図を示す。本発明に係る半導体
電流源回路１−Ｃを使用しエミッタ結合形論理回路を構
成している。

Ｑ３とＱ３’は、ダブルエミッタＮＰＮトランジスタで
、それぞれの片側のエミッタは結合し、差動増幅器を構
成している。Ｑ３．Ｑ３’のそれぞれのもう片方のエミ
ッタは、Ｑ２．Ｑ２’のそれぞれのベースＴｏ、ＴＯ’
　に接続され、本発明の半導体電流源回路１−Ｃの電位
伝達回路２−Ｃを構成している。Ｑ４．Ｑ４’は、エミ
ッタフォロア用ＮＰＮＩ−ランジスタである。Ｑ４．Ｑ
４’のエミッタには、負荷容量ｃＬ、’ｃＬ’　と本発
明の半導体電流源回路１−Ｃのパルス電流源部３−Ｃが
１つずつ接続されている。又、Ｑ４’のエミッタＰ′は
、Ｑ３のベースにも接続されている。

又、トランジスタＱｔ、Ｒ１からなる電流源回路Ｓ−Ｃ
と、コンデンサＣ２からなる遅延回路４−Ｃを有する。

このように構成された本発明の作用について説明する。

ＱＯのベース電位が低電位から高電位に遷移し、引き続
きＱ３’のベース電位も低電位から高電位に遷移し、Ｑ
３のベース電位よりも高くなると、定電流源■１の電流
は、Ｑ３’　に流れる。

このため、Ｒ３’　に電流が流れ、ｖＣ′が高電位から
低電位に遷移する。引き続きＱ４’のエミッタＰ′も高
電位から低電位に遷移する。この時、負荷容量ＣＬ’は
、前記Ｐ′点の遷移時間を遅らせる作用をする。すなわ
ち、ＣＬ’　に蓄積された電荷を引き抜く時間が前記遷
移時間を遅らせる原因となる。ところが、本回路で、前
記Ｐ′点の電位が降下する時に、Ｑ２’のベース電位Ｔ
ｏが低電位から高電位に遷移し、実施例１で説明した同
じ作用により、Ｑ２’　のコレクタすなわち前記Ｐ′点
にパルス大電流が発生する。このため、このパルス大電
流が、負荷容量ＣＬ’に蓄積された電荷をすみやかに引
き抜くため、Ｑ４’のエミッタＰ′は、非常に速く下降
する。又、Ｑ３のベースも同時に、すみやかに下降する
。

ＱＯのベース電位が高電位から低電位に遷移した場合に
、Ｑ３’のベース電位が高電位から低電位に、Ｑ３のベ
ース電位が低電位から高電位に遷移する。この遷移する
間に、Ｑ２のコレクタＰにパルス電流を発生をさせ、Ｑ
４のエミッタの電位の下降をすみやかに行う作用は、本
回路は対象性を有するからＱＯのベース電位が低電位か
ら高電位に遷移した場合と同様である。

実施例４ 第８図に示す。同図は、本発明に係る半導体電流源回路
１−Ｄを使用し、エミッタ結合形論理回路を構成してい
る。Ｑ５Ｉ　（Ｉ＝１〜ｍ）は、ダブルエミッタＮＰＮ
トランジスタで、それぞれの片側のエミッタは、ＮＰＮ
トランジスタＱ６のエミッタと結合し、差動増幅器を構
成している。前記Ｑ５Ｉ　（Ｉ＝１〜ｍ）のそれぞれの
もう片方のエミッタは、Ｑ２のベースＴｏに接続され、
本発明の半導体電流源回路１−Ｄの電位伝達回路２−り
を構成している。Ｑ６のベースには一定の基準電圧ＶＳ
Ｓを加えている。負荷抵抗Ｒ４は、Ｑ５Ｉ（１２１〜ｍ
）が飽和しない値に選んである。

Ｑ７のエミッタＰには、負荷容量ＣＬと実施例１の回路
（第６図）が接続されている。このように構成された本
発明の詳細な説明する。最初Ｑ５Ｉ（Ｉ−１〜ｍ）のす
べてのベース電位が低電位状態にあるとする。今、Ｑ５
Ｉ（Ｉ；＝１〜ｍ）のうち、少なくとも１つ以上のベー
ス電位が、低電位から高電位に遷移し、Ｖａｓより高く
なると、Ｉ１の電流は抵抗Ｒ４に流れ、■Ｃ１の電位は
高電位から低電位に遷移する。引き続き、Ｑ７のエミッ
タＰも高電位から低電位に遷移する。この時、負荷容量
ＣＬは、前記Ｐ点の遷移時間を遅らせる作用をする。す
なわち、ＣＬに蓄積された電荷を引き抜く時間が、前記
遷移時間を遅らせる原因となる。ところが、本回路で、
前記Ｐ点の電位が降下する時に、Ｑ２のベース電位Ｔｏ
が低電位から高電位に遷移し、実施例１で説明した同じ
作用により、Ｑ２のコレクタすなわち前記Ｐ点にパルス
大電流が発生する。このため、このパルス大電流が、負
荷容量ＣＬに蓄積された電荷をすみやかに引き抜くため
、Ｑ４のエミッタＰは、非常に速く下降する。本回路は
、上記効果を有するとともに、定常状態では、前記パル
ス大電流は流れないので、低消費電力化が可能である。

実施例５ 第９図は、本発明に係る半導体電流源回路１−Ｅを使用
したドライバ回路図で、実施例４の回路（ｍ＝２の場合
）をｎ個列にしたもので、第８図示回路と同一部分には
、同一符号を付しである。

Ｄ２Ｉ　（Ｉ＝１〜ｎ）はレベルシフト用ダイオードで
ある。これらｆ）個のダイオードは、メモリのディジッ
ト線を選択するためのＮＰＮトランジスタＱ８　Ｉ、Ｑ
９１．Ｑｌ　Ｏ（Ｉ＝１−ｎ）のベースに接続している
。ＣＬＩ　（Ｉ＝１〜ｎ）は、前記ダイオードＤ２Ｉ　
（Ｉ＝１〜ｎ）に接続される寄生容量である。Ｉ２．Ｉ
３．Ｉ４は定電流源である。

このように構成された本回路において、Ｑ５１．ＩとＱ
５２Ｉ　（Ｉ＝１−ｎ）の２個のＮＰＮトランジスタの
ベース電位が共に低電位になるのは、ｎ個のカレントス
イッチのうちで１個のみである。

仮にＩ＝１の場合とする。この場合、本発明の作用が、
信号線容量ＣＬ１に蓄積された電荷をすみやかに抜き取
り、信号線Ｐ１の電位下降を速めることにあることは、
実施例４と全く同様である。

実施例６ 第１０図に実施例を示す。同図は、本発明に係る半導体
電流源回路１−Ｆを使用し、ワード線駆動回路を構成し
ている。ＮＰＮトランジスタＱ６Ｊ　（Ｊ＝１〜に、に
は１以上の整数）のベースには、一定の基準電圧ＶＢ８
を加えている。

ＩＩＪ（Ｊ＝ｌ〜Ｋ）は定電流源である。ＮＰＮトラン
ジスタＱ５１Ｊ、Ｑ５２Ｊ　（Ｊ＝１〜Ｋ）は、ＮＰＮ
）−ランジスタＱ６Ｊ　（Ｊ＝１〜Ｋ）とエミッタ結合
し、差動増幅器を構成している。抵抗Ｒ４Ｊ、Ｒ５Ｊ　
（Ｊ＝１−Ｋ）は、Ｑ５１Ｊ。

Ｑ５２Ｊ　（Ｊ＝１〜Ｋ）が飽和しない値に選んである
。Ｑ７Ｊ　（Ｊ＝１〜Ｋ）はエミッタフォロア用トラン
ジスタである。Ｑ７Ｊ　（Ｊ＝１〜Ｋ）のエミッタには
、ワード線の負荷容量ＣＬＪ　（Ｊ＝１〜に）、メモリ
セルアレーＣＨＬＬＪ　（Ｊ　＝　１〜Ｋ）。

および半導体電流源回路１−Ｆが接続されている。

この半導体電流源回路１−Ｆは、レベルシフ１〜ダイオ
ードＤ１とレベルシフト抵抗Ｒ２およびスピードアップ
コンデンサＣ１からなる電位伝達回路２−Ｆ’、ＮＰＮ
Ｉ−ランジスタＱ２からなるパル；（電流源回路３−Ｆ
、コンデンサＣ２からなる遅延回路４−　ＦおよびＮＰ
ＮＩ・ランジスタＱ１と抵抗Ｒ１からなる定電流源回路
５−Ｆで構成している。

第１０図において前記電位伝達回路２−Ｉ？の入力は、
前記Ｑ６Ｊ　（Ｊ＝１〜Ｋ）のコレクタＶＣ２Ｊ　（Ｊ
”ｌ〜Ｋ）に接続されている。

以下本発明回路の作用を説明する。本回路においてＱ５
１Ｊ、Ｑ５２Ｊ　（Ｊ＝１〜Ｋ）の２個のトランジスタ
のベース電位が共に低電位になるのは、Ｋ個のワード線
駆動回路のうちで１個のみである。この時、ワード線が
選択される。今仮にＪ＝１すなわち１番目のワード線Ｐ
１が選択されているとする。この状態で、Ｑ５１１．Ｑ
５２１のベース電位はともにＶＢＢより低電位のため、
定電流電源Ｉｌｌの電流は、Ｑ６１．Ｒ５１に流れＶＣ
２１は低電位にある。又、ＶＣＩＩおよびＰｌは高電位
になっている。この状態から、Ｑ５１１．Ｑ５２１のう
ち、少なくとも１つ以上のベース電位が低電位から高電
位に遷移し、ＶＢＢより高くなると、Ｉｌｌの電流は抵
抗Ｒ４１に流れ、ＶＣＩＩの電位は、高電位から低電位
に遷移する。引き続き、Ｑ７１のエミッタおよびワード
線Ｐ１も高電位から低電位に遷移する。この時、負荷容
量ＣＬＩは、前記ワード綿線Ｐ１の遷移時間を遅らせる
作用する。すなわち、ＣＬｌに蓄積された電荷を引き抜
く時間が、前記遷移時間を遅らせる原因となる。ところ
が、前記Ｐ点の電位が降下する時に、Ｑ６１のコレクタ
ＶＣ２１が、低電位から高電位に遷移する。引き続きＱ
２１のベースＴＯＩも低電位から高電位に遷移する。こ
のため、実施例１で説明した同じ作用により、Ｑ２１の
コレクタすなわち前記Ｐｌ点にパルス大電流が発生する
。このため、このパルス大電流が負荷容量ＣＬに蓄積さ
れた電荷をすみやかに引き抜くため、ワード線ｐＨは、
非常に速く下降する。本回路は、上記効果を有するとと
もに、定常状態では、前記パルス大電流は流れないので
、低消費電力化が可能である。

【発明の効果〕

以上説明した如く、本発明の半導体電流源回路は、電位
伝達回路の入力電位が低電位から高電位に遷移する時、
電位伝達回路の出力電位と遅延回路の入力電位との電位
差が広がると同時に、電位変化分を大電流に変えて、パ
ルス大電流を発生する。このパルス大電流を電位変化す
る信号線に流し、信号線容量の電荷をすみやかに引き抜
くことが出来る。このため信号線の電位降下を短縮出来
、高速動作せしめることが出来る。しかも定常状態では
、前記大電流は流れないので低消費電力化出来、その特
徴を遺憾なく発揮することが出来る。

【図面の簡単な説明】

第１図は従来のエミッタ結合形論理回路を示した図、第
２図は本発明の回路構成図、第３図は本発明回路の動作
説明図、第４．６，７．８図番ｔ、、本発明回路をエミ
ッタ結合形論理回路に適用した例を示す図、第５図は本
発明回路の効果を示す図、第９図は本発明回路をドライ
バ回路に適用した例を示す図、第１０図は本発明回路を
ワー゛ド線駆動回路に適用した例を示す図である。 １・・・半導体電流源回路、２・・・電位伝達回路、３
・・・パルス電流源回路、４・・・電流源回路、５・・
・遅延回路、ＱＯ−Ｑ７．Ｑｌ’〜Ｑ４’　、Ｑ５１　
（Ｉ＝１〜ｍ）、Ｑ７　Ｉ、Ｑ８　Ｉ、Ｑ９　Ｉ、Ｑｌ
　ＯＩ（Ｉ　＝　１〜ｍ）　−Ｎ　ＰＮ　トランジスタ
、Ｒ１−Ｒ４，Ｒ１’〜Ｒ４’　、Ｒ４Ｊ、Ｒ５Ｊ　（
Ｊ＝１〜Ｋ）・・・抵抗、ＣＩ、Ｃ２，ＣＬ−ＣＩ’　
、Ｃ２’ＣＬ　’　、　ＣＬ　Ｉ　、　（Ｉ　＝　Ｉ　
Ｎｎ　）−容量、Ｄｌ。 ■　１　口 〒　Ｚ　図 −駁 一−す晴間 ￥　４　凹 冨　５　図 １５　６　図 第　７　図 第　６　図 第　ｑ　図

Claims (1)

【特許請求の範囲】
1. 電位変化をほとんど遅延なく伝えるための電位伝達回路
   と、該電位変化を遅延さる遅延回路と該電位伝達回路の
   出力と前記遅延回路の出力との電位差を検出してパルス
   電流を発生し、電位差を検出しない時は定常電圧を流す
   パルス電流源回路とを有することを特徴とする半導体電
   流源回路。