JPS592423A - シユミツトトリガ回路 - Google Patents
シユミツトトリガ回路Info
- Publication number
- JPS592423A JPS592423A JP57110611A JP11061182A JPS592423A JP S592423 A JPS592423 A JP S592423A JP 57110611 A JP57110611 A JP 57110611A JP 11061182 A JP11061182 A JP 11061182A JP S592423 A JPS592423 A JP S592423A
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- transistor
- diode
- current
- vin
- pace
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/2893—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
- Amplifiers (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は入力電圧に対してヒステリシスを有するいわゆ
るシュミットトリガ回路に関する。
るシュミットトリガ回路に関する。
（２）技術の背景
入力電圧の立上り（ＬレベルからＨレベル）に対しては
閾値電圧が高く、また立下り（ＨレベルからＬレベル）
に対しては閾値電圧が低いシュミットトリガ回路は、そ
のヒステリシス特性のためにノイズマージンが大きく、
また、固定の閾値電圧を有するＴＴＬ回路では発生し易
い発振現象を防止できるという利点を有している。この
ためノイズの混入が起シ易く、また、波形のなまりが正
し易い長いパスラインの入カパッファ用として使用する
ことが非常に好都合である。
閾値電圧が高く、また立下り（ＨレベルからＬレベル）
に対しては閾値電圧が低いシュミットトリガ回路は、そ
のヒステリシス特性のためにノイズマージンが大きく、
また、固定の閾値電圧を有するＴＴＬ回路では発生し易
い発振現象を防止できるという利点を有している。この
ためノイズの混入が起シ易く、また、波形のなまりが正
し易い長いパスラインの入カパッファ用として使用する
ことが非常に好都合である。
（３）従来技術と問題点
第１図は従来のシュミットトリガ回路を示すものであり
、（５）は非反転型、（Ｂ）は反転型である。同図（Ａ
）において、Ｔｒｌは入力段のｎｐｎ ）ランジスタ、
Ｔｒ２＋Ｔｒｓはフェーズスプリ、りを構成するｎｐｎ
トランジスタ、Ｔｒ４は出力段のｎｐｎ ）ランジスタ
、ＴｒＢはヒステリシス設定用のｎｐｎ ）ランジスタ
、ＴｒｌはトランジスタＴｒｙ制御用のｎｐｎ ）ラン
ジスタである。トランジスタＴｒ２〜Ｔｒ５は、いずれ
もショットキーバリアダイオード（ＳＢＤ）クランプ型
である。
、（５）は非反転型、（Ｂ）は反転型である。同図（Ａ
）において、Ｔｒｌは入力段のｎｐｎ ）ランジスタ、
Ｔｒ２＋Ｔｒｓはフェーズスプリ、りを構成するｎｐｎ
トランジスタ、Ｔｒ４は出力段のｎｐｎ ）ランジスタ
、ＴｒＢはヒステリシス設定用のｎｐｎ ）ランジスタ
、ＴｒｌはトランジスタＴｒｙ制御用のｎｐｎ ）ラン
ジスタである。トランジスタＴｒ２〜Ｔｒ５は、いずれ
もショットキーバリアダイオード（ＳＢＤ）クランプ型
である。
トランジスタＴｒ５のコレクタ・エミッタ間にはｎｐｎ
）ランジスタのコレクタ・ペースを短絡して成るｐｎ接
合型ダイオードＤ１が並列接続されている。また、ｎｐ
ｎ）ランジスタのコレクタ・ペースを短絡して成るｐｎ
接合型ダイオードＤ２がトランジスタＴｒ２に直列に接
続されている。
）ランジスタのコレクタ・ペースを短絡して成るｐｎ接
合型ダイオードＤ１が並列接続されている。また、ｎｐ
ｎ）ランジスタのコレクタ・ペースを短絡して成るｐｎ
接合型ダイオードＤ２がトランジスタＴｒ２に直列に接
続されている。
トランジスタＴｒ２のペースとトランジスタＴｒｌのペ
ース即ち入力端ＶＩＮとの間には、ショットキーバリア
ダイオード（ＳＢＤ） Ｄｓが順方向に接続されている
。このダイオードＤ３は、トランジスタＴｒ２のペース
電荷引き抜き用であシ、これによって入力ＶＩＮの立下
シ時のスピードアップを図るためのものである。
ース即ち入力端ＶＩＮとの間には、ショットキーバリア
ダイオード（ＳＢＤ） Ｄｓが順方向に接続されている
。このダイオードＤ３は、トランジスタＴｒ２のペース
電荷引き抜き用であシ、これによって入力ＶＩＮの立下
シ時のスピードアップを図るためのものである。
ダイオードＤ１は、トランジスタＴｒｌのエミッタと負
荷抵抗Ｒ１との接続点Ｎ１にアノード（コレクタと短絡
したペース）を接続し、トランジスタＴｒ意のペースに
カソード（エミッタ）を接続したものであυ、入力電圧
ＶＩＮの立上り時の閾値電圧Ｖ、を設定するものである
。
荷抵抗Ｒ１との接続点Ｎ１にアノード（コレクタと短絡
したペース）を接続し、トランジスタＴｒ意のペースに
カソード（エミッタ）を接続したものであυ、入力電圧
ＶＩＮの立上り時の閾値電圧Ｖ、を設定するものである
。
入力電圧ｖｒＮがＬレベル、例えば零の状態では、トラ
ンジスタＴｒｌがオンであシ、この場合、Ｎ１点電位ｖ
Ｎ１はトラン・ノスタＴｒｌのペース・エミッタ間電圧
をＶＩＥとすると、ｖ、 ＝ ＶＩＮ＋ Ｖｍｉ ＝Ｖ
＋ｔｘとなる。この場合、ダイオードＤ、の順方向電圧
降下がＭｕであり、また、トランジスタＴｒ５がオフで
あるため、トランジスタＴｒｙはオフ状態となっている
。トランジスタＴｒ１をオンとするためには、Ｎ１点の
電位がトランジスタＴｒｙとダイオードＤ１及びＤＲの
各ＶＩＫの和以上、即ちｖＮ１≧３ＶＢＩであることが
必要である。従って入力電圧ＶＩＮが、トランジスタＴ
ｒｌのＶｌｇを考慮してＶＩＮ≧２ＶＢＥであれば、ト
ランジスタＴｒ！がオンとなることになる。即ち、ｖｌ
Ｎの立上り時の閾値’Ｉｌ圧Ｖｍハ、ＶＨ＝ ２ Ｖｉ
＋ ｗである。
ンジスタＴｒｌがオンであシ、この場合、Ｎ１点電位ｖ
Ｎ１はトラン・ノスタＴｒｌのペース・エミッタ間電圧
をＶＩＥとすると、ｖ、 ＝ ＶＩＮ＋ Ｖｍｉ ＝Ｖ
＋ｔｘとなる。この場合、ダイオードＤ、の順方向電圧
降下がＭｕであり、また、トランジスタＴｒ５がオフで
あるため、トランジスタＴｒｙはオフ状態となっている
。トランジスタＴｒ１をオンとするためには、Ｎ１点の
電位がトランジスタＴｒｙとダイオードＤ１及びＤＲの
各ＶＩＫの和以上、即ちｖＮ１≧３ＶＢＩであることが
必要である。従って入力電圧ＶＩＮが、トランジスタＴ
ｒｌのＶｌｇを考慮してＶＩＮ≧２ＶＢＥであれば、ト
ランジスタＴｒ！がオンとなることになる。即ち、ｖｌ
Ｎの立上り時の閾値’Ｉｌ圧Ｖｍハ、ＶＨ＝ ２ Ｖｉ
＋ ｗである。
立お、Ｖ１ｘ＝Ｌの場合、トランジスタＴｒ２が前述の
如くオフとなシ、これによりトランジスタＴｒＨ及びＴ
ｒ４がオンとなるから出力電圧ｖｏｕｔはＬレベルとな
る。このとき、抵抗Ｒ，を介し、トランジスタＴｒ６の
ペース・エミッタを介してトランジスタＴｒｓ側に電流
Ｉｌｌが流れ、トランジスタＴｒＨ側への電流Ｉｌｌは
零である。
如くオフとなシ、これによりトランジスタＴｒＨ及びＴ
ｒ４がオンとなるから出力電圧ｖｏｕｔはＬレベルとな
る。このとき、抵抗Ｒ，を介し、トランジスタＴｒ６の
ペース・エミッタを介してトランジスタＴｒｓ側に電流
Ｉｌｌが流れ、トランジスタＴｒＨ側への電流Ｉｌｌは
零である。
このよりなＶｌ、：Ｌの状態からＷＩＮを上昇させると
、ＶＩＮ＝２ＶＢＥ （ＶＮ１＝３Ｖｓ＋ｃ）！：ナッ
７’ｃ時点テトランジスタＴｒ１がオンし始める。この
時のトランジスタＴｒｙのペース電流Ｉｚｔは、抵抗Ｒ
１ダイオードＤ１の経路で供給される。トランジスタＴ
ｒｙがオンし始めると、トラン・ゾスタＴｒ３はペース
電流が減少して遂にはオフとなり、これによシトランジ
スタＴｒ４もオフとなって出力電圧ｖＯυＴはＨレベル
となる。この場合、抵抗Ｒ２を流れる電流はＩ３８が零
となり、代ってトランジスタＴｒ６のペース・コレクタ
を介してトランジスタＴｒＢ側への電流ｌ１１６が流れ
始める。この電流ｌ１１６は、トランジスタＴｒ５のペ
ース電流となるのでこのトランジスタＴｒＢは導通する
。導通時のトランジスタＴｒｌｌのコレクタ・エミッタ
間電圧Ｖ１１はダイオードＤ１のＶｌｇよシ小さいので
、以後、トランジスタＴｒｙのペース電流は、抵抗Ｒ１
、トランジスタＴ ｒ ５のコレクタ・エミッタを介し
て流れる電流Ｉ２５によυ供給される。この状態がＶＩ
Ｎ＝Ｈの場合である。
、ＶＩＮ＝２ＶＢＥ （ＶＮ１＝３Ｖｓ＋ｃ）！：ナッ
７’ｃ時点テトランジスタＴｒ１がオンし始める。この
時のトランジスタＴｒｙのペース電流Ｉｚｔは、抵抗Ｒ
１ダイオードＤ１の経路で供給される。トランジスタＴ
ｒｙがオンし始めると、トラン・ゾスタＴｒ３はペース
電流が減少して遂にはオフとなり、これによシトランジ
スタＴｒ４もオフとなって出力電圧ｖＯυＴはＨレベル
となる。この場合、抵抗Ｒ２を流れる電流はＩ３８が零
となり、代ってトランジスタＴｒ６のペース・コレクタ
を介してトランジスタＴｒＢ側への電流ｌ１１６が流れ
始める。この電流ｌ１１６は、トランジスタＴｒ５のペ
ース電流となるのでこのトランジスタＴｒＢは導通する
。導通時のトランジスタＴｒｌｌのコレクタ・エミッタ
間電圧Ｖ１１はダイオードＤ１のＶｌｇよシ小さいので
、以後、トランジスタＴｒｙのペース電流は、抵抗Ｒ１
、トランジスタＴ ｒ ５のコレクタ・エミッタを介し
て流れる電流Ｉ２５によυ供給される。この状態がＶＩ
Ｎ＝Ｈの場合である。
ＶＩＮ＝Ｈの状態からＶＩＮ＝Ｌの状態になる過程で、
トランジスタＴｒ２がオフとなる条件は、Ｎ１点の電位
ＶＮ＋が、トランジスタＴｒ５のＶＣＥとトランジスタ
Ｔｒｙ及びダイオードＤ２の２ｖ■との和（ＶＣＥ＋２
ＶＢＩ）以下となることである。従って入力電圧ＶｆＮ
についてはＶＩＮ≦Ｖｍｇ＋ＶｃｘでトランジスタＴｒ
２がオフとなる。即ち、ＶＩＮの立下り時の閾値電圧ｖ
Ｌは、Ｖｔ、＝Ｖｍｉ＋Ｖｃｇとなる。
トランジスタＴｒ２がオフとなる条件は、Ｎ１点の電位
ＶＮ＋が、トランジスタＴｒ５のＶＣＥとトランジスタ
Ｔｒｙ及びダイオードＤ２の２ｖ■との和（ＶＣＥ＋２
ＶＢＩ）以下となることである。従って入力電圧ＶｆＮ
についてはＶＩＮ≦Ｖｍｇ＋ＶｃｘでトランジスタＴｒ
２がオフとなる。即ち、ＶＩＮの立下り時の閾値電圧ｖ
Ｌは、Ｖｔ、＝Ｖｍｉ＋Ｖｃｇとなる。
第２図（Ａ）は、上述した実施例における入力電圧ＶＩ
Ｎと出力電圧ｖｏｕＴとのヒステリシス特性及び立下り
時の入力電流ＩＩＬを表わしたものである。
Ｎと出力電圧ｖｏｕＴとのヒステリシス特性及び立下り
時の入力電流ＩＩＬを表わしたものである。
ＶＩＮの立上９時、立下シ時の閾値電圧ＶＨ＊ ｖＬに
関シテは、ＶＨ−Ｖ１＝２Ｖｍｍ （Ｖｎｍ＋Ｖｃｚ
）＝ＶＢ−−Ｖｌｌであり、通常、ＶＢＥｌ：Ｍｏ、
８ Ｖ ＋ ｖｃｔ ”０．２〜Ｏ，ａＶであるから、
ｖ、 −ｖＬは少なくとも０．４ｖ程度になり、この分
ノイズマージンが得うれることとなる。
関シテは、ＶＨ−Ｖ１＝２Ｖｍｍ （Ｖｎｍ＋Ｖｃｚ
）＝ＶＢ−−Ｖｌｌであり、通常、ＶＢＥｌ：Ｍｏ、
８ Ｖ ＋ ｖｃｔ ”０．２〜Ｏ，ａＶであるから、
ｖ、 −ｖＬは少なくとも０．４ｖ程度になり、この分
ノイズマージンが得うれることとなる。
以上説明した如き従来のシュミットトリガ回路によると
、入力電圧ＶＩＮの立下シ時に入力電流ＩＩＬが過渡的
に増大するという問題が生ずる。即ち、ｖＩＮ＝Ｈの状
態ではトランジスタＴｒｇがオンであシ、このトランジ
スタＴｒＢを介して流れる電流の一部が、ｖＩＮをＨか
ら低下させていった場合に、ダイオードＤ３を介して入
力端子側に流れてしまうためである。つまシ、トランジ
スタＴｒｓのエミ、りの電位について考えると、ｖＩＮ
＝Ｈの状態では、トランジスタＴｒ２及びダイオードＤ
２の経路で電流Ｉ２Ｓが流れその電位は２Ｖｍｚとなる
。
、入力電圧ＶＩＮの立下シ時に入力電流ＩＩＬが過渡的
に増大するという問題が生ずる。即ち、ｖＩＮ＝Ｈの状
態ではトランジスタＴｒｇがオンであシ、このトランジ
スタＴｒＢを介して流れる電流の一部が、ｖＩＮをＨか
ら低下させていった場合に、ダイオードＤ３を介して入
力端子側に流れてしまうためである。つまシ、トランジ
スタＴｒｓのエミ、りの電位について考えると、ｖＩＮ
＝Ｈの状態では、トランジスタＴｒ２及びダイオードＤ
２の経路で電流Ｉ２Ｓが流れその電位は２Ｖｍｚとなる
。
一方、ダイオードＤ３及び入力端子の経路では、ダイオ
ードＤｓの順方向電圧降下がＶｙであるとすると、ｖＩ
Ｎ＋ｖＦとなる。従って、ＶＩＮがＨの状態から低下し
て行き、ＶＩＮ＋ＶＦ≦２ＶＢＩとなると、ダイオード
Ｄ８を介する電流ＩｌＢが流れ始め、これは、第２図（
Ａ）に示すように入力電流ＩＩＬを瞬間的に急増させる
。これは、また、トランジスタＴｒｌ及びＴｒ５とダイ
オードＤ３との関係で見ると、トランジスタＴｒ１のペ
ース・エミッタ間邂圧ＶＩＩＫＴｒ、がトランジスタＴ
ｒｇのコレクタ・エミ。
ードＤｓの順方向電圧降下がＶｙであるとすると、ｖＩ
Ｎ＋ｖＦとなる。従って、ＶＩＮがＨの状態から低下し
て行き、ＶＩＮ＋ＶＦ≦２ＶＢＩとなると、ダイオード
Ｄ８を介する電流ＩｌＢが流れ始め、これは、第２図（
Ａ）に示すように入力電流ＩＩＬを瞬間的に急増させる
。これは、また、トランジスタＴｒｌ及びＴｒ５とダイ
オードＤ３との関係で見ると、トランジスタＴｒ１のペ
ース・エミッタ間邂圧ＶＩＩＫＴｒ、がトランジスタＴ
ｒｇのコレクタ・エミ。
夕間電圧ＶＣＥＴｒ５及びダイオードＤｓの順方向電圧
ＶＦＤ３に対して）ｖＢＥＴｒｌ ≧Ｖｃｒ：ｔｒ、
＋Ｖｙｎ３の関係を有しているために生じるとも邑える
。
ＶＦＤ３に対して）ｖＢＥＴｒｌ ≧Ｖｃｒ：ｔｒ、
＋Ｖｙｎ３の関係を有しているために生じるとも邑える
。
Ｖ！Ｎ＝Ｌの状態での定常的な入力電流ＩＩＬは、トラ
ンジスタＴｒＩのペース電流Ｉ＋ｏ／βだけであり、極
めて小さい。しかしながら、上述した電流Ｉｔｓは、１
／βされることなくそのまま流出するので、ＩＩＬを著
しく増大させることとなる。特に、ＶＩＮの繰シ返し周
波数を高くした場合にその傾向が大きくなる。ＩＩＬが
大きくなることは、その入力端子に接続される前段の負
荷が引き込む電流が大きくなることを意味し、その負荷
の容量を著しく大きくすることが必要となってしまう。
ンジスタＴｒＩのペース電流Ｉ＋ｏ／βだけであり、極
めて小さい。しかしながら、上述した電流Ｉｔｓは、１
／βされることなくそのまま流出するので、ＩＩＬを著
しく増大させることとなる。特に、ＶＩＮの繰シ返し周
波数を高くした場合にその傾向が大きくなる。ＩＩＬが
大きくなることは、その入力端子に接続される前段の負
荷が引き込む電流が大きくなることを意味し、その負荷
の容量を著しく大きくすることが必要となってしまう。
またファンアウトを多数設けることも非常に困難となっ
てしまう。
てしまう。
このことは、第１図（Ｂ）の反転型シュミットトリガ回
路でも全く同様である。この回路において、ＶＩＮ＝
ＬでトランジスタＴｒｌがオンであシ、トランジスタＴ
ｒ２はペース電流の供給がないのでオフであシ、従って
トランジスタＴｒ４もオフとなり出力電圧ｖｏｕ’ｒは
、Ｈレベルとなる。逆に、ＶＩＮ＝Ｈとなると、トラン
ジスタＴｒｌがオフ、抵抗Ｒ。
路でも全く同様である。この回路において、ＶＩＮ＝
ＬでトランジスタＴｒｌがオンであシ、トランジスタＴ
ｒ２はペース電流の供給がないのでオフであシ、従って
トランジスタＴｒ４もオフとなり出力電圧ｖｏｕ’ｒは
、Ｈレベルとなる。逆に、ＶＩＮ＝Ｈとなると、トラン
ジスタＴｒｌがオフ、抵抗Ｒ。
及びダイオードＤ１の経路でペース電流が供給されるか
らトランジスタＴｒｙがオンとなり、従って、トランジ
スタＴｒ４がオンとなり、出力電圧ＶＯＵＴがＬレベル
となる。一方、ｖＸＮ＝ＬでトランジスタＴｒｙがオフ
のとき、トランジスタＴｒ−を介する電流は、トランジ
スタＴｒγのペースに流れ、従ってトランジスタＴｒ７
及びダイオードＤ４が共にオンとなシ、その結果、トラ
ンジスタＴｒ６はオフとなる。ＶＩＮ＝Ｈとなると、ト
ランジスタＴｒ２がオンとなるから、トランジスタＴｒ
６はトランジスタＴｒ７へのペース電流供給を止める。
らトランジスタＴｒｙがオンとなり、従って、トランジ
スタＴｒ４がオンとなり、出力電圧ＶＯＵＴがＬレベル
となる。一方、ｖＸＮ＝ＬでトランジスタＴｒｙがオフ
のとき、トランジスタＴｒ−を介する電流は、トランジ
スタＴｒγのペースに流れ、従ってトランジスタＴｒ７
及びダイオードＤ４が共にオンとなシ、その結果、トラ
ンジスタＴｒ６はオフとなる。ＶＩＮ＝Ｈとなると、ト
ランジスタＴｒ２がオンとなるから、トランジスタＴｒ
６はトランジスタＴｒ７へのペース電流供給を止める。
その結果、トランジスタＴｒ７及びダイオードＤ４がオ
フとなシ、トランジスタＴｒ５がオンとなる。この回路
でも、Ｎ、 とＶＩＮとの間には、トランジスタＴｒ
ｌのエミッタ・ペーストトランジスタＴｒ６のコレクタ
・エミッタ及びダイオードＤ３とが並列に接続された形
となるため、ｖｒＮの立下り時に第２図（Ｂ）に示す如
く、過渡的な電流１１Ｂが発生してしまうのである。
フとなシ、トランジスタＴｒ５がオンとなる。この回路
でも、Ｎ、 とＶＩＮとの間には、トランジスタＴｒ
ｌのエミッタ・ペーストトランジスタＴｒ６のコレクタ
・エミッタ及びダイオードＤ３とが並列に接続された形
となるため、ｖｒＮの立下り時に第２図（Ｂ）に示す如
く、過渡的な電流１１Ｂが発生してしまうのである。
（４）発明の目的
本発明は従来技術の上述した問題を解決するもので、そ
の目的は、入力電圧の立下シ時に入力電流が過渡的に増
大することのないシュミットトリガ回路を提供すること
にある。
の目的は、入力電圧の立下シ時に入力電流が過渡的に増
大することのないシュミットトリガ回路を提供すること
にある。
（５）発明の構成
上述した目的を達成する本発明の特徴は、第１トランジ
スタと負荷抵抗との直列回路を有する入力段と、出力段
と、少なくとも第２トランジスタを有し前゛記入力段と
出力段との間に挿入されるフェーズスグリ、り段と、前
記第１ト２ンジスタの負荷抵抗側端子と前記第２ト２ン
ジスタのペースとの間に挿入接続された第１ダイオード
を有し該第１ダイオードによる順方向電圧降下によって
前記第２トランジスタのターンオンする入力電位を設定
する回路と、該第１ダイオードに並列接続され該第１ダ
イオードの順方向電圧をクランプして前記第２トランジ
スタのターンオフする入力電位を設定する第３トランジ
スタと、前記第２トランジスタがオンとなった際に前記
第３トランジスタをオンとする回路と、前記第１トラン
ジスタのペースと第２トランジスタのペースとを接続し
、該第２トランジスタのペース電荷の引き抜きを行う第
２ダイオードとを備えたシュミットトリガ回路において
、前記第３トランジスタと前記第２ダイオードの７ノー
ド側端子との間に第３ダイオードを順方向接続したこと
にある。
スタと負荷抵抗との直列回路を有する入力段と、出力段
と、少なくとも第２トランジスタを有し前゛記入力段と
出力段との間に挿入されるフェーズスグリ、り段と、前
記第１ト２ンジスタの負荷抵抗側端子と前記第２ト２ン
ジスタのペースとの間に挿入接続された第１ダイオード
を有し該第１ダイオードによる順方向電圧降下によって
前記第２トランジスタのターンオンする入力電位を設定
する回路と、該第１ダイオードに並列接続され該第１ダ
イオードの順方向電圧をクランプして前記第２トランジ
スタのターンオフする入力電位を設定する第３トランジ
スタと、前記第２トランジスタがオンとなった際に前記
第３トランジスタをオンとする回路と、前記第１トラン
ジスタのペースと第２トランジスタのペースとを接続し
、該第２トランジスタのペース電荷の引き抜きを行う第
２ダイオードとを備えたシュミットトリガ回路において
、前記第３トランジスタと前記第２ダイオードの７ノー
ド側端子との間に第３ダイオードを順方向接続したこと
にある。
（６）発明の実施例
以下実施例によシ本発明の詳細な説明する。
型のシュミットトリガ回路の一例をそれぞれ示しており
、第１図（Ａ） 、 （Ｂ）の従来（り路にそれぞれ対
応するものである。
、第１図（Ａ） 、 （Ｂ）の従来（り路にそれぞれ対
応するものである。
第１図の回路との相違点は、本実施例では、ダイオード
Ｄ、のアノード側端子と、トランジスタＴｒｌのエミ、
りとの間に、新たに、ショットキー・々リアダイオード
Ｄ６が順方向に挿入接続されていることにある。
Ｄ、のアノード側端子と、トランジスタＴｒｌのエミ、
りとの間に、新たに、ショットキー・々リアダイオード
Ｄ６が順方向に挿入接続されていることにある。
以下筒３因囚の非反転型シュミツ））リガ回路について
その動作を説明する。入力電圧ＶＩＮがＬレベルの場合
（ＶＩＮ＝０）、トランジスタＴｒｌがオンであるため
Ｎｊ点電位ＶＮＩはＶｓ＋＝ｖｍｉとなる。また、ダイ
オードＤ１．Ｄ、の順方向電圧降下をそれぞれＶＩ Ｅ
＋ ｖ、とすると、トランジスタＴｒ２のペース電位
は零となり従ってトランジスタＴｒｙはオフとなってい
る。トランジスタＴｒｙをオンとするためには、Ｎ１点
の電位ｖＮ１カ、ｖＮ１≧３ｖＩＩＩ＋Ｖｖでおること
が必要となる。従って入力電圧ＶＩＮがＶＩＮ≧ＺＶｍ
ｚ＋ＶｒであればトランジスタＴｒ２がオンとなる。即
ち、ＶＩＮの立上り時の閾値’ｔｌｔ 圧ＶＨは、ＶＢ
＝２Ｖ＋ｔ＋ｖｙとなる。
その動作を説明する。入力電圧ＶＩＮがＬレベルの場合
（ＶＩＮ＝０）、トランジスタＴｒｌがオンであるため
Ｎｊ点電位ＶＮＩはＶｓ＋＝ｖｍｉとなる。また、ダイ
オードＤ１．Ｄ、の順方向電圧降下をそれぞれＶＩ Ｅ
＋ ｖ、とすると、トランジスタＴｒ２のペース電位
は零となり従ってトランジスタＴｒｙはオフとなってい
る。トランジスタＴｒｙをオンとするためには、Ｎ１点
の電位ｖＮ１カ、ｖＮ１≧３ｖＩＩＩ＋Ｖｖでおること
が必要となる。従って入力電圧ＶＩＮがＶＩＮ≧ＺＶｍ
ｚ＋ＶｒであればトランジスタＴｒ２がオンとなる。即
ち、ＶＩＮの立上り時の閾値’ｔｌｔ 圧ＶＨは、ＶＢ
＝２Ｖ＋ｔ＋ｖｙとなる。
ＶＩＮ＝Ｉ４）場合、ＶＯＵＴ＝Ｌとなることは、第１
図（４）の場合と全く同様である。
図（４）の場合と全く同様である。
Ｖｘ＊＝Ｌの状態からＭＩＮを上昇させると、ＶＩＮ＝
＝ ２Ｖｓ＋ｃ＋Ｖｒ （ＶＮ１＝３Ｖｍｚ＋Ｖｙ ）
となった時点でトランジスタＴｒｙがオンし始める。こ
の時のトランジスタＴｒｙのペース電流Ｘ！１は、抵抗
Ｒ１。
＝ ２Ｖｓ＋ｃ＋Ｖｒ （ＶＮ１＝３Ｖｍｚ＋Ｖｙ ）
となった時点でトランジスタＴｒｙがオンし始める。こ
の時のトランジスタＴｒｙのペース電流Ｘ！１は、抵抗
Ｒ１。
ダイオードＤｌ、ＤＩＩの経路で供給される。トランジ
スタＴｒｙがオンとなるとトランジスタＴｒ４がオフと
なって出力電圧ＶＯＵ’ｒがＨレベルとなシ、また、ト
ランジスタＴｒ６からはトランジスタＴｒＢ側へ電流Ｉ
ｓ６が流れてこの、トランジスタＴｒ５が導通する。
スタＴｒｙがオンとなるとトランジスタＴｒ４がオフと
なって出力電圧ＶＯＵ’ｒがＨレベルとなシ、また、ト
ランジスタＴｒ６からはトランジスタＴｒＢ側へ電流Ｉ
ｓ６が流れてこの、トランジスタＴｒ５が導通する。
導通時のトランジスタＴｒＢのコレクタ・エミ、り間電
圧ＹｅｔがダイオードＤ１のｖ■より小さいので、以後
、トランジスタＴｒ！の４−スミ流は、抵抗Ｒｔ、）？
ンジスタＴｒｓのコレクタ・エミ、り、ダイオードＤ、
を介して流れる電流Ｉｌｌによって構成される。この状
態がＶＩＮ＝Ｈの場合である。
圧ＹｅｔがダイオードＤ１のｖ■より小さいので、以後
、トランジスタＴｒ！の４−スミ流は、抵抗Ｒｔ、）？
ンジスタＴｒｓのコレクタ・エミ、り、ダイオードＤ、
を介して流れる電流Ｉｌｌによって構成される。この状
態がＶＩＮ＝Ｈの場合である。
ＶＩＮ＝Ｈの状態からＶＩＮ＝Ｌの状態になる過程で、
トランジスタＴｒ２がオフとなる条件は、ＮＩ点電位ｖ
Ｎ１が、トランジスタＴｒｓのＶＣＥとダイオードＤ、
のｖＦとトランジスタＴｒ２及びダイオードＤ２（Ｄ２
Ｖｓｖとの和（ＶＣＥ ＋２ Ｖａｔ ＋ＶＦ ）以下
となることである。従って入力電圧ＶＩＮについては、
ＭＩＮ≦Ｖｉ＋ｇ＋Ｖｃｘ＋Ｖｙｆ ） ラフ ）スｐ
Ｔｒｌカオ７となる。即ち、ｖＩＮの立下り時の閾値
電圧ＶＬは、’／Ｌ＝Ｖ＋ｉ＋Ｖｃｚ＋ＶｒとなるＯ本
実流例の回路によれば、入力電圧ＶＩＮの立下り時に入
力電流ＩｆＬの過渡的な増大が防止できる。
トランジスタＴｒ２がオフとなる条件は、ＮＩ点電位ｖ
Ｎ１が、トランジスタＴｒｓのＶＣＥとダイオードＤ、
のｖＦとトランジスタＴｒ２及びダイオードＤ２（Ｄ２
Ｖｓｖとの和（ＶＣＥ ＋２ Ｖａｔ ＋ＶＦ ）以下
となることである。従って入力電圧ＶＩＮについては、
ＭＩＮ≦Ｖｉ＋ｇ＋Ｖｃｘ＋Ｖｙｆ ） ラフ ）スｐ
Ｔｒｌカオ７となる。即ち、ｖＩＮの立下り時の閾値
電圧ＶＬは、’／Ｌ＝Ｖ＋ｉ＋Ｖｃｚ＋ＶｒとなるＯ本
実流例の回路によれば、入力電圧ＶＩＮの立下り時に入
力電流ＩｆＬの過渡的な増大が防止できる。
以下その理由について説明する。
入力電流ＩＩＬの過渡的増大は、前にも述べたように、
トランジスタＴｒ５のコレクタ・エミッタ及びダイオー
ドＤ３を介して流れる電流Ｉｔｓの存在によるものであ
るが、本実施例においてこの電流Ｉｔｇの経路の電圧は
、トランジスタＴｒｇのコレクダ１ミッタ間電圧をＶＣ
ＥＴｒ５ 、ダイオードＤ５及びり、の順方向電圧をＶ
ＦＤ５及びｖｙｎｓとすると、（Ｖｃｙｔｒｒｓ＋ＶＦ
Ｄ５ ＋ｖＦＤｓ ）となる。これは、明らかにトラン
ジスタＴｒｌのペース・エミッタ間電圧ＶｓＥＴｒｔよ
シ大きい。即ち、 ＶｌｌＥＴｒｌ ＜ｖｃ＋ｃｔｒｌｌ ＋ＶＦＤ５ ＋
Ｖｒｐｓの関係が成立する。従って、本実施例では第４
図（Ａ）に示す如く電流１１ＢがＶＩＮの立下シ時にも
ほとんど生じない。また、トランジスタＴｒｙのペース
電荷引き抜き機能も従来と全く同様に発揮される。
トランジスタＴｒ５のコレクタ・エミッタ及びダイオー
ドＤ３を介して流れる電流Ｉｔｓの存在によるものであ
るが、本実施例においてこの電流Ｉｔｇの経路の電圧は
、トランジスタＴｒｇのコレクダ１ミッタ間電圧をＶＣ
ＥＴｒ５ 、ダイオードＤ５及びり、の順方向電圧をＶ
ＦＤ５及びｖｙｎｓとすると、（Ｖｃｙｔｒｒｓ＋ＶＦ
Ｄ５ ＋ｖＦＤｓ ）となる。これは、明らかにトラン
ジスタＴｒｌのペース・エミッタ間電圧ＶｓＥＴｒｔよ
シ大きい。即ち、 ＶｌｌＥＴｒｌ ＜ｖｃ＋ｃｔｒｌｌ ＋ＶＦＤ５ ＋
Ｖｒｐｓの関係が成立する。従って、本実施例では第４
図（Ａ）に示す如く電流１１ＢがＶＩＮの立下シ時にも
ほとんど生じない。また、トランジスタＴｒｙのペース
電荷引き抜き機能も従来と全く同様に発揮される。
第３図中）の反転型シュミットトリガ回路についても、
全く同じ理由で、第４図（Ｂ）に示す如＜、Ｖｒｗの立
下シ時に入力電流ＩＩＬが過渡的増大を生じることが全
くない。
全く同じ理由で、第４図（Ｂ）に示す如＜、Ｖｒｗの立
下シ時に入力電流ＩＩＬが過渡的増大を生じることが全
くない。
（７）発明の効果
以上詳細に説明したように、本発明によれば、ダイオー
ドＤ、がトランジスタＴｒＩとダイオードＤＩのアノー
ド側端子との間に順方向に挿入接続されているため、入
力電圧の立下シ時に入力電流ＩＩＬが過渡的に急増する
ことを確実に抑止できる。
ドＤ、がトランジスタＴｒＩとダイオードＤＩのアノー
ド側端子との間に順方向に挿入接続されているため、入
力電圧の立下シ時に入力電流ＩＩＬが過渡的に急増する
ことを確実に抑止できる。
このため、前段の負荷の容量を大きくする必要がなくな
シ、またファンアウトを多数設けることも可能となる。
シ、またファンアウトを多数設けることも可能となる。
第１図囚、（Ｂ）は従来のシュミットトリガ回路の回路
図、第２図（４）、（Ｂ）は第１図囚、（Ｂ）の回路の
動作特性図、第３図（Ａ） 、 （Ｂ）は本発明の実施
例の回路図、第４図（Ａ） 、 （Ｂ）は第３図（Ａ）
、 （Ｂ）の実施例の動作特性図である。
図、第２図（４）、（Ｂ）は第１図囚、（Ｂ）の回路の
動作特性図、第３図（Ａ） 、 （Ｂ）は本発明の実施
例の回路図、第４図（Ａ） 、 （Ｂ）は第３図（Ａ）
、 （Ｂ）の実施例の動作特性図である。
Ｔｒｌ 、Ｔｒ２ 、Ｔｒ３ ＋Ｔｒ４ 、Ｔｒ５ ＋
Ｔｒａ ＊Ｔｒ７− ）２７ジ７り％ ＤＩ Ｉ
ＤＩ ｐ ＤＳ ｒ Ｄ４ ｒ ＤＳ ”’ダイオード
、Ｒ１＋ Ｒ２＋ Ｒ３ｒ Ｒ４ｒ Ｒ５・・・抵抗。
Ｔｒａ ＊Ｔｒ７− ）２７ジ７り％ ＤＩ Ｉ
ＤＩ ｐ ＤＳ ｒ Ｄ４ ｒ ＤＳ ”’ダイオード
、Ｒ１＋ Ｒ２＋ Ｒ３ｒ Ｒ４ｒ Ｒ５・・・抵抗。
特許出願人
富士通株式会社
特許出願人代理人
弁理士 青 木 朗
弁理士 西 舘 和 之
弁理士 内 １） 幸 男
弁理士 山 口 昭 之
第１図
（Ａ） （Ｂ）＝（ＶＢ
Ｅ＋ＶＣＥ） 第３図 第４図 （Ａ） （Ｂ）＝ＢＥ＋
ＶＣＥ＋ＶＦ
Ｅ＋ＶＣＥ） 第３図 第４図 （Ａ） （Ｂ）＝ＢＥ＋
ＶＣＥ＋ＶＦ
Claims (1)
- １ 第１トランジスタと負荷抵抗との直列回路を有する
入力段と、出力段と、少なくとも第２トランジスタを有
し前記入力段と出力段との間に挿入される７工−ズスグ
リツタ段と、前記第１トランジスタの負荷抵抗側端子と
前記第２トランジスタのペースとの間に挿入接続された
第１ダイオードを有し該第１ダイオードによる順方向電
圧降下によって前記第２トランジスタのターンオンする
入力電位を設定する回路と、該第１ダイオードに並列接
続され該第１ダイオードの順方向電圧をフラングして前
記第２トランジスタのターンオフする入力電位を設定す
る第３トランジスタと、前記第２トランジスタがオンと
なった際に前記第３トランジスタをオンとする回路と、
前記第１トランジスタのペースと第２トランジスタのペ
ースとを接続し、該第２トランジスタのペース電荷の引
き抜きを行う第２ダイオードとを備えたシュミットトリ
ガ回路において、前記第３トランジスタと前記第２ダイ
オードのアノード側端子との間に第３ダイオードを順方
向接続したことを特徴とするシュミットトリガ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57110611A JPS592423A (ja) | 1982-06-29 | 1982-06-29 | シユミツトトリガ回路 |
| US06/507,496 US4567380A (en) | 1982-06-29 | 1983-06-24 | Schmitt trigger circuit |
| EP83303736A EP0098155B1 (en) | 1982-06-29 | 1983-06-28 | Schmitt trigger circuit |
| DE8383303736T DE3381160D1 (de) | 1982-06-29 | 1983-06-28 | Schmitt-trigger-schaltung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57110611A JPS592423A (ja) | 1982-06-29 | 1982-06-29 | シユミツトトリガ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS592423A true JPS592423A (ja) | 1984-01-09 |
Family
ID=14540208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57110611A Pending JPS592423A (ja) | 1982-06-29 | 1982-06-29 | シユミツトトリガ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4567380A (ja) |
| EP (1) | EP0098155B1 (ja) |
| JP (1) | JPS592423A (ja) |
| DE (1) | DE3381160D1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6223222A (ja) * | 1985-07-23 | 1987-01-31 | Nec Corp | ヒステリシス回路 |
| US4970606A (en) * | 1988-07-27 | 1990-11-13 | Ricoh Company, Ltd. | Document reading apparatus |
| RU2486669C1 (ru) * | 2012-03-23 | 2013-06-27 | Закрытое акционерное общество "Научно-производственный центр "Промэлектроника" (ЗАО "НПЦ "Промэлектроника") | Устройство электронного гистерезиса |
| RU2486670C1 (ru) * | 2012-04-27 | 2013-06-27 | Закрытое акционерное общество "Научно-производственный центр "Промэлектроника" (ЗАО "НПЦ "Промэлектроника") | Устройство электронного гистерезиса |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4730126A (en) * | 1986-08-27 | 1988-03-08 | Advanced Micro Devices, Inc. | Temperature compensated high performance hysteresis buffer |
| JPH01130616A (ja) * | 1987-11-17 | 1989-05-23 | Fujitsu Ltd | シュミットトリガ回路 |
| US4968841A (en) * | 1989-11-14 | 1990-11-06 | Air Products And Chemicals, Inc. | Synthesis of ethylidene bisformamide from vinyl acetate |
| JP3144166B2 (ja) * | 1992-11-25 | 2001-03-12 | ソニー株式会社 | 低振幅入力レベル変換回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56168423A (en) * | 1980-05-29 | 1981-12-24 | Fujitsu Ltd | Schmitt triggering circuit |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3035188A (en) * | 1960-04-27 | 1962-05-15 | Bbc Brown Boveri & Cie | Transistor type impulse relay |
| US3555294A (en) * | 1967-02-28 | 1971-01-12 | Motorola Inc | Transistor-transistor logic circuits having improved voltage transfer characteristic |
| JPS5639632A (en) * | 1979-09-07 | 1981-04-15 | Fujitsu Ltd | Multiple input logic circuit |
| JPS5793727A (en) * | 1980-12-02 | 1982-06-10 | Fujitsu Ltd | Logical circuit device |
-
1982
- 1982-06-29 JP JP57110611A patent/JPS592423A/ja active Pending
-
1983
- 1983-06-24 US US06/507,496 patent/US4567380A/en not_active Expired - Fee Related
- 1983-06-28 EP EP83303736A patent/EP0098155B1/en not_active Expired - Lifetime
- 1983-06-28 DE DE8383303736T patent/DE3381160D1/de not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56168423A (en) * | 1980-05-29 | 1981-12-24 | Fujitsu Ltd | Schmitt triggering circuit |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6223222A (ja) * | 1985-07-23 | 1987-01-31 | Nec Corp | ヒステリシス回路 |
| US4970606A (en) * | 1988-07-27 | 1990-11-13 | Ricoh Company, Ltd. | Document reading apparatus |
| RU2486669C1 (ru) * | 2012-03-23 | 2013-06-27 | Закрытое акционерное общество "Научно-производственный центр "Промэлектроника" (ЗАО "НПЦ "Промэлектроника") | Устройство электронного гистерезиса |
| RU2486670C1 (ru) * | 2012-04-27 | 2013-06-27 | Закрытое акционерное общество "Научно-производственный центр "Промэлектроника" (ЗАО "НПЦ "Промэлектроника") | Устройство электронного гистерезиса |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3381160D1 (de) | 1990-03-01 |
| EP0098155A2 (en) | 1984-01-11 |
| US4567380A (en) | 1986-01-28 |
| EP0098155A3 (en) | 1986-08-27 |
| EP0098155B1 (en) | 1990-01-24 |
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