JPH05268012A - 可変遅延回路 - Google Patents
可変遅延回路Info
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- JPH05268012A JPH05268012A JP4065393A JP6539392A JPH05268012A JP H05268012 A JPH05268012 A JP H05268012A JP 4065393 A JP4065393 A JP 4065393A JP 6539392 A JP6539392 A JP 6539392A JP H05268012 A JPH05268012 A JP H05268012A
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- signal
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Abstract
(57)【要約】
【目的】 本発明は、信号を入力してから出力するまで
の遅延時間をディジタル制御で変えることができる可変
遅延回路に関し、簡単な構成で高い遅延時間分解能を実
現することを目的とする。 【構成】 被遅延信号を一方の入力とし、選択信号を他
方の入力とし、選択信号の指定によって被遅延信号を所
定の出力レベルで出力する複数ｎ個の論理積回路と、シ
リーズゲートで構成され、前記論理積回路の各出力レベ
ルに対応する複数ｎ個の入力端子を有し、各論理積回路
が出力する被遅延信号を対応する入力端子に取り込み、
各入力端子に応じた遅延時間で出力する論理和回路とを
備えたことを特徴とする。
の遅延時間をディジタル制御で変えることができる可変
遅延回路に関し、簡単な構成で高い遅延時間分解能を実
現することを目的とする。 【構成】 被遅延信号を一方の入力とし、選択信号を他
方の入力とし、選択信号の指定によって被遅延信号を所
定の出力レベルで出力する複数ｎ個の論理積回路と、シ
リーズゲートで構成され、前記論理積回路の各出力レベ
ルに対応する複数ｎ個の入力端子を有し、各論理積回路
が出力する被遅延信号を対応する入力端子に取り込み、
各入力端子に応じた遅延時間で出力する論理和回路とを
備えたことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、信号を入力してから出
力するまでの遅延時間をディジタル制御で変えることが
できる可変遅延回路に関する。
力するまでの遅延時間をディジタル制御で変えることが
できる可変遅延回路に関する。
【０００２】
【従来の技術】図９は、従来の可変遅延回路の基本構成
を示すブロック図である。図において、可変遅延回路
は、入力端子９１と、遅延の単位となる複数（ここでは
４個）の遅延回路９２1 〜９２4 と、選択回路９３と、
出力端子９４とにより構成される。入力端子９１から入
力した信号は遅延回路９２1 ，９２2 ，９２ 3 ，９２4
を順次通過する。選択回路９３は、４つのデータ信号入
力端子Ｄ１，Ｄ２，Ｄ３，Ｄ４に各遅延回路９２1 〜９
２4 の出力信号を取り込み、その１つを選択信号Ｓ１，
Ｓ２の組み合わせに応じて選択し、端子ＱＳから出力端
子９４に出力する。
を示すブロック図である。図において、可変遅延回路
は、入力端子９１と、遅延の単位となる複数（ここでは
４個）の遅延回路９２1 〜９２4 と、選択回路９３と、
出力端子９４とにより構成される。入力端子９１から入
力した信号は遅延回路９２1 ，９２2 ，９２ 3 ，９２4
を順次通過する。選択回路９３は、４つのデータ信号入
力端子Ｄ１，Ｄ２，Ｄ３，Ｄ４に各遅延回路９２1 〜９
２4 の出力信号を取り込み、その１つを選択信号Ｓ１，
Ｓ２の組み合わせに応じて選択し、端子ＱＳから出力端
子９４に出力する。
【０００３】ここで、各遅延回路９２1 〜９２4 の遅延
時間を等しくＴ0 とし、選択回路９３の遅延時間をＴ1
とする。選択回路９３においてデータ信号入力端子Ｄ１
〜Ｄ４のいずれかを選択すると、入力端子９１から出力
端子９４までの遅延時間は、それぞれ（Ｔ1 ＋Ｔ0 ），
（Ｔ1 ＋２・Ｔ0 ），（Ｔ1 ＋３・Ｔ0 ），（Ｔ1 ＋４
・Ｔ0 ）となる。すなわち、遅延時間は、通過する遅延
回路の個数に応じて（Ｔ1 ＋Ｔ0 ）から（Ｔ1 ＋４・Ｔ
0 ）まで変化させることができ、その最小刻み（遅延時
間分解能）はＴ0 である。
時間を等しくＴ0 とし、選択回路９３の遅延時間をＴ1
とする。選択回路９３においてデータ信号入力端子Ｄ１
〜Ｄ４のいずれかを選択すると、入力端子９１から出力
端子９４までの遅延時間は、それぞれ（Ｔ1 ＋Ｔ0 ），
（Ｔ1 ＋２・Ｔ0 ），（Ｔ1 ＋３・Ｔ0 ），（Ｔ1 ＋４
・Ｔ0 ）となる。すなわち、遅延時間は、通過する遅延
回路の個数に応じて（Ｔ1 ＋Ｔ0 ）から（Ｔ1 ＋４・Ｔ
0 ）まで変化させることができ、その最小刻み（遅延時
間分解能）はＴ0 である。
【０００４】このＴ0 は遅延回路９２における遅延時間
であり、その回路性能で決まる値である。したがって、
可変遅延回路における遅延時間分解能を上げるには遅延
回路９２の回路速度を上げる必要があり、高速回路が不
可欠となる。
であり、その回路性能で決まる値である。したがって、
可変遅延回路における遅延時間分解能を上げるには遅延
回路９２の回路速度を上げる必要があり、高速回路が不
可欠となる。
【０００５】図１０は、従来の単位遅延回路の一例を示
す回路図である。なお、ここに示す回路構成は、ＧaＡs
−ＭＥＳＦＥＴを用いて高速化を図ったものであり、Ｌ
ＳＣＦＬ（Low-power Source Coupled Logic）と呼ばれ
るものであり、両相信号（極性が反対である真信号と補
信号）で動作する両相動作回路である。
す回路図である。なお、ここに示す回路構成は、ＧaＡs
−ＭＥＳＦＥＴを用いて高速化を図ったものであり、Ｌ
ＳＣＦＬ（Low-power Source Coupled Logic）と呼ばれ
るものであり、両相信号（極性が反対である真信号と補
信号）で動作する両相動作回路である。
【０００６】図において、共通ソースのペアトランジス
タＴ１，Ｔ２のゲートに、真信号入力端子ＤＴおよび補
信号入力端子ＤＣを接続してスイッチ部が構成される。
ペアトランジスタＴ１，Ｔ２のドレインには、ソースフ
ォロワ部を構成するトランジスタＴ４，Ｔ６のゲートが
接続され、トランジスタＴ６のソースに真信号出力端子
ＱＴを接続し、トランジスタＴ４のソースに補信号出力
端子ＱＣを接続する。
タＴ１，Ｔ２のゲートに、真信号入力端子ＤＴおよび補
信号入力端子ＤＣを接続してスイッチ部が構成される。
ペアトランジスタＴ１，Ｔ２のドレインには、ソースフ
ォロワ部を構成するトランジスタＴ４，Ｔ６のゲートが
接続され、トランジスタＴ６のソースに真信号出力端子
ＱＴを接続し、トランジスタＴ４のソースに補信号出力
端子ＱＣを接続する。
【０００７】このような構成では、真信号入力端子ＤＴ
にハイレベルが入力されると、トランジスタＴ１がオン
となって抵抗Ｒ１に電流が流れる。一方、そのとき補信
号入力端子ＤＣはローレベルとなるので、トランジスタ
Ｔ２はオフとなって抵抗Ｒ２には電流が流れない。した
がって、ソースフォロワ部を介して出力される信号は、
真信号出力端子ＱＴにハイレベルが出力され、補信号出
力端子ＱＣにローレベルが出力される。
にハイレベルが入力されると、トランジスタＴ１がオン
となって抵抗Ｒ１に電流が流れる。一方、そのとき補信
号入力端子ＤＣはローレベルとなるので、トランジスタ
Ｔ２はオフとなって抵抗Ｒ２には電流が流れない。した
がって、ソースフォロワ部を介して出力される信号は、
真信号出力端子ＱＴにハイレベルが出力され、補信号出
力端子ＱＣにローレベルが出力される。
【０００８】このように信号が入力端子（ＤＴ，ＤＣ）
に入力され、出力端子（ＱＴ，ＱＣ）に出力されるまで
の時間がこの回路の遅延時間であり、図９に示した遅延
回路９２の遅延時間Ｔ0 に相当する。
に入力され、出力端子（ＱＴ，ＱＣ）に出力されるまで
の時間がこの回路の遅延時間であり、図９に示した遅延
回路９２の遅延時間Ｔ0 に相当する。
【０００９】
【発明が解決しようとする課題】ところで、図９に示し
た構成により可変遅延回路を実現することができるが、
その遅延時間分解能は基本となる遅延回路９２の遅延時
間Ｔ0 が限界である。これ以上小さな遅延時間分解能を
得るためには、さらに高速な回路を使用する必要があ
る。
た構成により可変遅延回路を実現することができるが、
その遅延時間分解能は基本となる遅延回路９２の遅延時
間Ｔ0 が限界である。これ以上小さな遅延時間分解能を
得るためには、さらに高速な回路を使用する必要があ
る。
【００１０】なお、図１０に示す遅延回路において電流
源を構成するトランジスタＴ３，Ｔ５，Ｔ７に対して、
従来からその電流源電圧ＶCSを調整して遅延時間を変更
することは可能であった。しかし、この電流源電圧ＶCS
は１ボルト程度の電圧であるので、直接ディジタル信号
で微妙な調整を行うことは困難であり、制御信号をディ
ジタル・アナログ変換した上で電圧制御し、遅延時間を
調整する必要があった。すなわち、別途ディジタル・ア
ナログ変換器を備える必要があり、不便であった。
源を構成するトランジスタＴ３，Ｔ５，Ｔ７に対して、
従来からその電流源電圧ＶCSを調整して遅延時間を変更
することは可能であった。しかし、この電流源電圧ＶCS
は１ボルト程度の電圧であるので、直接ディジタル信号
で微妙な調整を行うことは困難であり、制御信号をディ
ジタル・アナログ変換した上で電圧制御し、遅延時間を
調整する必要があった。すなわち、別途ディジタル・ア
ナログ変換器を備える必要があり、不便であった。
【００１１】本発明は、簡単な構成で高い遅延時間分解
能を実現することができる可変遅延回路を提供すること
を目的とする。
能を実現することができる可変遅延回路を提供すること
を目的とする。
【００１２】
【課題を解決するための手段】請求項１に記載の発明
は、被遅延信号を一方の入力とし、選択信号を他方の入
力とし、選択信号の指定によって被遅延信号を所定の出
力レベルで出力する複数ｎ個の論理積回路と、シリーズ
ゲートで構成され、前記論理積回路の各出力レベルに対
応する複数ｎ個の入力端子を有し、各論理積回路が出力
する被遅延信号を対応する入力端子に取り込み、各入力
端子に応じた遅延時間で出力する論理和回路とを備えた
ことを特徴とする。
は、被遅延信号を一方の入力とし、選択信号を他方の入
力とし、選択信号の指定によって被遅延信号を所定の出
力レベルで出力する複数ｎ個の論理積回路と、シリーズ
ゲートで構成され、前記論理積回路の各出力レベルに対
応する複数ｎ個の入力端子を有し、各論理積回路が出力
する被遅延信号を対応する入力端子に取り込み、各入力
端子に応じた遅延時間で出力する論理和回路とを備えた
ことを特徴とする。
【００１３】請求項２に記載の発明は、請求項１に記載
の可変遅延回路を複数個直列に接続し、各可変遅延回路
ごとに遅延時間を設定する選択信号を与える構成である
ことを特徴とする。
の可変遅延回路を複数個直列に接続し、各可変遅延回路
ごとに遅延時間を設定する選択信号を与える構成である
ことを特徴とする。
【００１４】
【作用】本発明は、シリーズゲートで構成した入力端子
数ｎの論理和回路において、入力信号が入力される入力
端子に応じて出力信号の遅延時間が異なることを利用す
ることにより、入力信号の入力端子を制御して遅延時間
を可変させることができる。ここで、可変する遅延時間
はシリーズゲートで構成した論理和回路の入力レベルの
差に基づくものであり、小さな遅延時間分解能を実現す
ることができる。
数ｎの論理和回路において、入力信号が入力される入力
端子に応じて出力信号の遅延時間が異なることを利用す
ることにより、入力信号の入力端子を制御して遅延時間
を可変させることができる。ここで、可変する遅延時間
はシリーズゲートで構成した論理和回路の入力レベルの
差に基づくものであり、小さな遅延時間分解能を実現す
ることができる。
【００１５】
【実施例】図１は、本発明可変遅延回路の単位構成を示
す図である。本実施例では、第１レベルおよび第２レベ
ルの入力端子を有する入力端子数２の論理和回路１０を
用いた可変遅延回路の構成例について説明する。なお、
シリーズゲートで構成した入力端子数ｎの論理和回路は
公知である。
す図である。本実施例では、第１レベルおよび第２レベ
ルの入力端子を有する入力端子数２の論理和回路１０を
用いた可変遅延回路の構成例について説明する。なお、
シリーズゲートで構成した入力端子数ｎの論理和回路は
公知である。
【００１６】図において、端子１１から入力される被遅
延信号ＩＮは、２分岐してそれぞれ論理積回路１２，１
３の一方の入力端子に入力される。また、端子１４から
入力される選択信号Ｓは、論理積回路１２，１３の他方
の入力端子に入力される。なお、論理積回路１３の他方
の入力端子は反転入力端子であり、選択信号Ｓがハイレ
ベルのときは被遅延信号ＩＮが論理積回路１２を通過
し、選択信号Ｓがローレベルのときは被遅延信号ＩＮが
論理積回路１３を通過する構成である。すなわち、共通
の信号線で選択信号Ｓを２つの論理積回路１２，１３に
供給し、被遅延信号ＩＮが通過する論理積回路を選択す
る構成であるが、別の２つの信号線から同様の選択信号
を与えるようにしてもよい。
延信号ＩＮは、２分岐してそれぞれ論理積回路１２，１
３の一方の入力端子に入力される。また、端子１４から
入力される選択信号Ｓは、論理積回路１２，１３の他方
の入力端子に入力される。なお、論理積回路１３の他方
の入力端子は反転入力端子であり、選択信号Ｓがハイレ
ベルのときは被遅延信号ＩＮが論理積回路１２を通過
し、選択信号Ｓがローレベルのときは被遅延信号ＩＮが
論理積回路１３を通過する構成である。すなわち、共通
の信号線で選択信号Ｓを２つの論理積回路１２，１３に
供給し、被遅延信号ＩＮが通過する論理積回路を選択す
る構成であるが、別の２つの信号線から同様の選択信号
を与えるようにしてもよい。
【００１７】選択信号Ｓの論理によっていずれか一方の
論理積回路を通過した被遅延信号ＩＮは、論理和回路１
０の第１レベルの入力端子あるいは第２レベルの入力端
子に送られ、さらに論理和回路１０の出力端子から端子
１５に出力される。
論理積回路を通過した被遅延信号ＩＮは、論理和回路１
０の第１レベルの入力端子あるいは第２レベルの入力端
子に送られ、さらに論理和回路１０の出力端子から端子
１５に出力される。
【００１８】シリーズゲート構成の論理和回路１０で
は、第１レベルの入力端子から信号を入力する場合に比
べて、第２レベルの入力端子から信号を入力した方が遅
延時間が大きいことから、選択信号Ｓを切り替えて論理
和回路１０における被遅延信号ＩＮの入力端子を制御す
ることにより、遅延時間をディジタル制御で可変させる
ことができる。
は、第１レベルの入力端子から信号を入力する場合に比
べて、第２レベルの入力端子から信号を入力した方が遅
延時間が大きいことから、選択信号Ｓを切り替えて論理
和回路１０における被遅延信号ＩＮの入力端子を制御す
ることにより、遅延時間をディジタル制御で可変させる
ことができる。
【００１９】図２は、本発明可変遅延回路を構成する入
力端子数２の論理和回路１０の第一実施例を示す回路図
である。なお、ここでは両相信号に対応する構成を示
し、第１レベルおよび第２レベルの各入力端子および出
力端子ともに、真信号に対応する端子にＴ、補信号に対
応する端子にＣを付す。また、図１に示す構成では、真
信号に対応するものとして説明されている。
力端子数２の論理和回路１０の第一実施例を示す回路図
である。なお、ここでは両相信号に対応する構成を示
し、第１レベルおよび第２レベルの各入力端子および出
力端子ともに、真信号に対応する端子にＴ、補信号に対
応する端子にＣを付す。また、図１に示す構成では、真
信号に対応するものとして説明されている。
【００２０】図において、共通ソースのペアトランジス
タＴ１，Ｔ２のゲートを第１レベルの入力端子Ｄ１Ｃ，
Ｄ１Ｔとし、共通ソースのペアトランジスタＴ３，Ｔ４
のゲートを第２レベルの入力端子Ｄ２Ｃ，Ｄ２Ｔとす
る。なお、ペアトランジスタＴ３，Ｔ４のドレインはペ
アトランジスタＴ１，Ｔ２の共通ソースおよびトランジ
スタＴ２のドレインに接続される。ペアトランジスタＴ
１，Ｔ２のドレインには、ソースフォロワ部を構成する
トランジスタＴ６，Ｔ８のゲートが接続され、第１レベ
ルの信号と第２レベルの信号の論理和をとった真信号が
トランジスタＴ６のソースから出力端子ＱＴに取り出さ
れ、その補信号がトランジスタＴ８のソースから出力端
子ＱＣに取り出される。すなわち、例えば入力端子Ｄ１
Ｔまたは入力端子Ｄ２Ｔの少なくとも一方にハイレベル
の信号が入力されたときに、出力端子ＱＴにハイレベル
の信号が出力される。
タＴ１，Ｔ２のゲートを第１レベルの入力端子Ｄ１Ｃ，
Ｄ１Ｔとし、共通ソースのペアトランジスタＴ３，Ｔ４
のゲートを第２レベルの入力端子Ｄ２Ｃ，Ｄ２Ｔとす
る。なお、ペアトランジスタＴ３，Ｔ４のドレインはペ
アトランジスタＴ１，Ｔ２の共通ソースおよびトランジ
スタＴ２のドレインに接続される。ペアトランジスタＴ
１，Ｔ２のドレインには、ソースフォロワ部を構成する
トランジスタＴ６，Ｔ８のゲートが接続され、第１レベ
ルの信号と第２レベルの信号の論理和をとった真信号が
トランジスタＴ６のソースから出力端子ＱＴに取り出さ
れ、その補信号がトランジスタＴ８のソースから出力端
子ＱＣに取り出される。すなわち、例えば入力端子Ｄ１
Ｔまたは入力端子Ｄ２Ｔの少なくとも一方にハイレベル
の信号が入力されたときに、出力端子ＱＴにハイレベル
の信号が出力される。
【００２１】ここで、本発明では、第２レベルの入力端
子Ｄ２Ｔ，Ｄ２Ｃに信号が入力されてから出力端子Ｑ
Ｔ，ＱＣに信号が出力されるまでの遅延時間ｔ2 が、第
１レベルの入力端子Ｄ１Ｔ，Ｄ１Ｃに信号が入力されて
から出力端子ＱＴ，ＱＣに信号が出力されるまでの遅延
時間ｔ1 に比べて大きいことを遅延時間の変更に利用し
ている。この遅延時間に差が発生する原因は、第２レベ
ルの入力端子Ｄ２Ｔ，Ｄ２Ｃに信号を入力した場合は、
第１レベルの入力端子Ｄ１Ｔ，Ｄ１Ｃに接続されるトラ
ンジスタＴ１，Ｔ２の容量を充電・放電する必要がある
ためであり、通常の素子では遅延時間ｔ2 はｔ1 より30
％程度大きい。
子Ｄ２Ｔ，Ｄ２Ｃに信号が入力されてから出力端子Ｑ
Ｔ，ＱＣに信号が出力されるまでの遅延時間ｔ2 が、第
１レベルの入力端子Ｄ１Ｔ，Ｄ１Ｃに信号が入力されて
から出力端子ＱＴ，ＱＣに信号が出力されるまでの遅延
時間ｔ1 に比べて大きいことを遅延時間の変更に利用し
ている。この遅延時間に差が発生する原因は、第２レベ
ルの入力端子Ｄ２Ｔ，Ｄ２Ｃに信号を入力した場合は、
第１レベルの入力端子Ｄ１Ｔ，Ｄ１Ｃに接続されるトラ
ンジスタＴ１，Ｔ２の容量を充電・放電する必要がある
ためであり、通常の素子では遅延時間ｔ2 はｔ1 より30
％程度大きい。
【００２２】すなわち、信号を第１レベルの入力端子Ｄ
１Ｔ，Ｄ１Ｃに入力させる場合と、第２レベルの入力端
子Ｄ２Ｔ，Ｄ２Ｃに入力させる場合の遅延時間の差を利
用し、例えば図１に示す構成で被遅延信号の入力先をデ
ィジタル制御するだけで遅延時間の微調整が可能とな
る。
１Ｔ，Ｄ１Ｃに入力させる場合と、第２レベルの入力端
子Ｄ２Ｔ，Ｄ２Ｃに入力させる場合の遅延時間の差を利
用し、例えば図１に示す構成で被遅延信号の入力先をデ
ィジタル制御するだけで遅延時間の微調整が可能とな
る。
【００２３】ところで、第一実施例の構成では、トラン
ジスタＴ３はトランジスタＴ１，Ｔ２を介して抵抗Ｒ
１，Ｒ２に接続されるが、トランジスタＴ４は抵抗Ｒ２
に直接接続される非対称構造となるので、入力端子Ｄ２
Ｔ（Ｄ２Ｃ）に入力される信号が立ち上がりの場合と立
ち下がりの場合で遅延時間が異なってしまう。これを解
消する回路例として、図３および図４に論理和回路１０
の第二実施例および第三実施例として示す。
ジスタＴ３はトランジスタＴ１，Ｔ２を介して抵抗Ｒ
１，Ｒ２に接続されるが、トランジスタＴ４は抵抗Ｒ２
に直接接続される非対称構造となるので、入力端子Ｄ２
Ｔ（Ｄ２Ｃ）に入力される信号が立ち上がりの場合と立
ち下がりの場合で遅延時間が異なってしまう。これを解
消する回路例として、図３および図４に論理和回路１０
の第二実施例および第三実施例として示す。
【００２４】第二実施例の構成では、トランジスタＴ４
のドレインと抵抗Ｒ２との間にダイオードＤ０を接続し
て回路構成を対称構造に近づけることにより、入力端子
Ｄ２Ｔ（Ｄ２Ｃ）に入力される信号が立ち上がりの場合
と立ち下がりの場合で遅延時間をほぼ等しくすることが
できる。また、第三実施例では、ダイオードＤ０の代わ
りに共通ソースのペアトランジスタを用いる構成である
が、その効果は同様である。
のドレインと抵抗Ｒ２との間にダイオードＤ０を接続し
て回路構成を対称構造に近づけることにより、入力端子
Ｄ２Ｔ（Ｄ２Ｃ）に入力される信号が立ち上がりの場合
と立ち下がりの場合で遅延時間をほぼ等しくすることが
できる。また、第三実施例では、ダイオードＤ０の代わ
りに共通ソースのペアトランジスタを用いる構成である
が、その効果は同様である。
【００２５】図５は、本発明可変遅延回路を構成する論
理積回路１２，１３の一実施例を示す回路図である。論
理積回路は、図２〜図４で示した論理和回路の入出力端
子の真信号端子と補信号端子とを付け替えることにより
実現できる。なお、図５に示す実施例構成は図２に示す
論理和回路の入出力端子を付け替えたものである。
理積回路１２，１３の一実施例を示す回路図である。論
理積回路は、図２〜図４で示した論理和回路の入出力端
子の真信号端子と補信号端子とを付け替えることにより
実現できる。なお、図５に示す実施例構成は図２に示す
論理和回路の入出力端子を付け替えたものである。
【００２６】ここで、第１レベルの出力端子Ｑ１Ｃ，Ｑ
１Ｔは、トランジスタＴ６，Ｔ８とダイオードＤ１，Ｄ
２との接続点から引き出され、第２レベルの出力端子Ｑ
２Ｃ，Ｑ２Ｔは、ダイオードＤ１，Ｄ２と電流源を構成
するトランジスタＴ７，Ｔ９の接続点から引き出され
る。しかし、一般にダイオードの動作速度は回路全体の
速度に比べて遙かに速いので、第１レベルの出力信号と
第２のレベルの出力信号の遅延時間の差はほとんど無視
することができる。すなわち、図１に示す可変遅延回路
の基本構成において、論理和回路１０の第１レベルの入
力端子には、論理積回路１２の第１レベルの出力端子か
ら信号を入力させ、論理和回路１０の第２レベルの入力
端子には、論理積回路１３の第２レベルの出力端子から
信号を入力させる構成をとっても、論理和回路１０にお
ける遅延時間の差が可変遅延回路で設定できる遅延時間
の差とすることができる。
１Ｔは、トランジスタＴ６，Ｔ８とダイオードＤ１，Ｄ
２との接続点から引き出され、第２レベルの出力端子Ｑ
２Ｃ，Ｑ２Ｔは、ダイオードＤ１，Ｄ２と電流源を構成
するトランジスタＴ７，Ｔ９の接続点から引き出され
る。しかし、一般にダイオードの動作速度は回路全体の
速度に比べて遙かに速いので、第１レベルの出力信号と
第２のレベルの出力信号の遅延時間の差はほとんど無視
することができる。すなわち、図１に示す可変遅延回路
の基本構成において、論理和回路１０の第１レベルの入
力端子には、論理積回路１２の第１レベルの出力端子か
ら信号を入力させ、論理和回路１０の第２レベルの入力
端子には、論理積回路１３の第２レベルの出力端子から
信号を入力させる構成をとっても、論理和回路１０にお
ける遅延時間の差が可変遅延回路で設定できる遅延時間
の差とすることができる。
【００２７】図１に示す可変遅延回路は、以上示した論
理和回路１０と論理積回路１２，１３を組み合わせて実
現されるが、ここで図６に示すタイムチャートを参照し
てその動作について説明する。
理和回路１０と論理積回路１２，１３を組み合わせて実
現されるが、ここで図６に示すタイムチャートを参照し
てその動作について説明する。
【００２８】図において、時刻ｔ＝ｔS で選択信号Ｓが
ハイレベルからローレベルに変化する。したがって、時
刻ｔS までは被遅延信号ＩＮが論理積回路１２から出力
し、時刻ｔS 以降は被遅延信号ＩＮが論理積回路１３か
ら出力する。なお、論理積回路１２からは第１レベルの
出力信号が取り出され、論理積回路１３からは第２レベ
ルの出力信号が取り出されるが、その遅延時間ｔa1，ｔ
a2の差は上述したようにほとんどない。
ハイレベルからローレベルに変化する。したがって、時
刻ｔS までは被遅延信号ＩＮが論理積回路１２から出力
し、時刻ｔS 以降は被遅延信号ＩＮが論理積回路１３か
ら出力する。なお、論理積回路１２からは第１レベルの
出力信号が取り出され、論理積回路１３からは第２レベ
ルの出力信号が取り出されるが、その遅延時間ｔa1，ｔ
a2の差は上述したようにほとんどない。
【００２９】論理和回路１０では、各論理積回路１２，
１３の出力信号を通過させるが、第１レベルの信号の遅
延時間ｔb1に比べて第２レベルの信号の遅延時間ｔb2の
方が30％程度大きいことから、遅延時間に差を与えるこ
とができる（図６では遅延時間を誇張して表現してい
る）。すなわち、論理和回路１０の入力端子を選択する
ことにより、被遅延信号ＩＮに与える遅延時間を制御す
ることができる。
１３の出力信号を通過させるが、第１レベルの信号の遅
延時間ｔb1に比べて第２レベルの信号の遅延時間ｔb2の
方が30％程度大きいことから、遅延時間に差を与えるこ
とができる（図６では遅延時間を誇張して表現してい
る）。すなわち、論理和回路１０の入力端子を選択する
ことにより、被遅延信号ＩＮに与える遅延時間を制御す
ることができる。
【００３０】なお、以上の説明では、入力端子数２の論
理和回路１０において、被遅延信号ＩＮを第１レベルと
第２レベルに入力したときの遅延時間差を利用する場合
について示したが、第３レベル以上を有するレベル数の
大きなシリーズゲート構成の論理和回路を用いても同様
に説明される。ここで、第１レベルから第３レベルの入
力端子を有する入力端子数３の論理和回路２０を用いた
可変遅延回路の単位構成を図７に示す。
理和回路１０において、被遅延信号ＩＮを第１レベルと
第２レベルに入力したときの遅延時間差を利用する場合
について示したが、第３レベル以上を有するレベル数の
大きなシリーズゲート構成の論理和回路を用いても同様
に説明される。ここで、第１レベルから第３レベルの入
力端子を有する入力端子数３の論理和回路２０を用いた
可変遅延回路の単位構成を図７に示す。
【００３１】図において、端子２１から入力される被遅
延信号ＩＮは３分岐してそれぞれ論理積回路２２〜２４
に入力される。論理積回路２２〜２４では、選択信号Ｓ
１〜Ｓ３の論理によっていずれか１つの論理積回路が被
遅延信号ＩＮを通過させ、論理和回路２０の第１レベル
〜第３レベルの入力端子に送出し、対応する遅延時間で
端子２５に出力される。なお、端子２１と各論理積回路
２２〜２４との間に信号分配回路を挿入しても、本発明
の効果には支障はない。
延信号ＩＮは３分岐してそれぞれ論理積回路２２〜２４
に入力される。論理積回路２２〜２４では、選択信号Ｓ
１〜Ｓ３の論理によっていずれか１つの論理積回路が被
遅延信号ＩＮを通過させ、論理和回路２０の第１レベル
〜第３レベルの入力端子に送出し、対応する遅延時間で
端子２５に出力される。なお、端子２１と各論理積回路
２２〜２４との間に信号分配回路を挿入しても、本発明
の効果には支障はない。
【００３２】また、以上の説明では、シリーズゲートで
構成した入力端子数ｎの論理和回路の入力端子に応じて
出力信号の遅延時間が異なることを利用した可変遅延回
路の構成について示したが、それを単位遅延回路とし、
複数の単位遅延回路を直列に接続して各単位遅延回路に
おける遅延量を重畳させて多種類の遅延時間を実現させ
ることもできる（請求項２に記載の発明）。
構成した入力端子数ｎの論理和回路の入力端子に応じて
出力信号の遅延時間が異なることを利用した可変遅延回
路の構成について示したが、それを単位遅延回路とし、
複数の単位遅延回路を直列に接続して各単位遅延回路に
おける遅延量を重畳させて多種類の遅延時間を実現させ
ることもできる（請求項２に記載の発明）。
【００３３】図８は、単位遅延回路を複数個組み合わせ
て構成した可変遅延回路の構成例を示すブロック図であ
る。図において、単位遅延回路３０，３１，３２は、そ
れぞれ図１に示す可変遅延回路により構成され、直列に
接続される。被遅延信号ＩＮは端子３３から入力され、
各単位遅延回路３０〜３２を通過して端子３４に出力さ
れる。デコーダ３５は、端子３６，３７から入力される
選択信号Ｓ１，Ｓ２をデコードし、各単位遅延回路３０
〜３２の端子１４に与える選択信号Ｓa ，Ｓb ，Ｓc を
生成する。
て構成した可変遅延回路の構成例を示すブロック図であ
る。図において、単位遅延回路３０，３１，３２は、そ
れぞれ図１に示す可変遅延回路により構成され、直列に
接続される。被遅延信号ＩＮは端子３３から入力され、
各単位遅延回路３０〜３２を通過して端子３４に出力さ
れる。デコーダ３５は、端子３６，３７から入力される
選択信号Ｓ１，Ｓ２をデコードし、各単位遅延回路３０
〜３２の端子１４に与える選択信号Ｓa ，Ｓb ，Ｓc を
生成する。
【００３４】ここで、選択信号Ｓ１，Ｓ２と、選択信号
Ｓa ，Ｓb ，Ｓc の組み合わせの一例について表１に示
す。なお、Ｈはハイレベル、Ｌはローレベルを示す。
Ｓa ，Ｓb ，Ｓc の組み合わせの一例について表１に示
す。なお、Ｈはハイレベル、Ｌはローレベルを示す。
【００３５】
【表１】 の組み合わせでは、単位遅延回路３０，３１，３２が
すべて第１レベル動作し、の組み合わせでは、単位遅
延回路３０だけが第２レベル動作し、の組み合わせで
は、単位遅延回路３０，３１が第２レベル動作し、の
組み合わせでは、単位遅延回路３０，３１，３２がすべ
て第２レベル動作する。したがって、選択信号Ｓ１，Ｓ
２でからの組み合わせを選択することにより、端子
３３から端子３４への遅延時間を基本遅延回路の遅延時
間の約30％ごとに変更させることができる。すなわち、
の組み合わせの遅延時間を基準に、０％、30％、60
％、90％の変更を行うことができる。
すべて第１レベル動作し、の組み合わせでは、単位遅
延回路３０だけが第２レベル動作し、の組み合わせで
は、単位遅延回路３０，３１が第２レベル動作し、の
組み合わせでは、単位遅延回路３０，３１，３２がすべ
て第２レベル動作する。したがって、選択信号Ｓ１，Ｓ
２でからの組み合わせを選択することにより、端子
３３から端子３４への遅延時間を基本遅延回路の遅延時
間の約30％ごとに変更させることができる。すなわち、
の組み合わせの遅延時間を基準に、０％、30％、60
％、90％の変更を行うことができる。
【００３６】さて、上述した回路構成では両相動作回路
を示したが、従来の真信号だけで動作する回路構成でも
本発明の可変遅延回路を実現することができる。また、
ＧaＡs −ＭＥＳＦＥＴによるＬＳＣＦＬを用いた回路
構成について示したが、シリコンバイポーラトランジス
タによるＥＣＬ（Emitter Coupled Logic)、その他のデ
バイスによるトランジスタ回路を用いても、同様に本発
明の可変遅延回路を実現することができる。
を示したが、従来の真信号だけで動作する回路構成でも
本発明の可変遅延回路を実現することができる。また、
ＧaＡs −ＭＥＳＦＥＴによるＬＳＣＦＬを用いた回路
構成について示したが、シリコンバイポーラトランジス
タによるＥＣＬ（Emitter Coupled Logic)、その他のデ
バイスによるトランジスタ回路を用いても、同様に本発
明の可変遅延回路を実現することができる。
【００３７】また、本発明による可変遅延回路と、図９
に示した従来の可変遅延回路を直列に接続し、遅延時間
の粗調整と微調整を全ディジタル制御で行うように構成
することもできる。
に示した従来の可変遅延回路を直列に接続し、遅延時間
の粗調整と微調整を全ディジタル制御で行うように構成
することもできる。
【００３８】
【発明の効果】以上説明したように本発明は、シリーズ
ゲート回路の各レベルに信号を入力した場合の遅延時間
の差を利用することにより、基本遅延時間の30％程度の
差の遅延時間分解能を実現することができる。また、選
択信号を切り替えてシリーズゲート回路における被遅延
信号の入力端子を制御することにより、遅延時間をディ
ジタル制御でしかも高速に可変させることができる。
ゲート回路の各レベルに信号を入力した場合の遅延時間
の差を利用することにより、基本遅延時間の30％程度の
差の遅延時間分解能を実現することができる。また、選
択信号を切り替えてシリーズゲート回路における被遅延
信号の入力端子を制御することにより、遅延時間をディ
ジタル制御でしかも高速に可変させることができる。
【図１】本発明可変遅延回路の単位構成を示す図であ
る。
る。
【図２】本発明可変遅延回路を構成する入力端子数２の
論理和回路１０の第一実施例を示す回路図である。
論理和回路１０の第一実施例を示す回路図である。
【図３】本発明可変遅延回路を構成する入力端子数２の
論理和回路１０の第二実施例を示す回路図である。
論理和回路１０の第二実施例を示す回路図である。
【図４】本発明可変遅延回路を構成する入力端子数２の
論理和回路１０の第三実施例を示す回路図である。
論理和回路１０の第三実施例を示す回路図である。
【図５】本発明可変遅延回路を構成する論理積回路１
２，１３の一実施例を示す回路図である。
２，１３の一実施例を示す回路図である。
【図６】本発明可変遅延回路の基本動作を説明するタイ
ムチャートである。
ムチャートである。
【図７】本発明可変遅延回路の他の単位構成を示す図で
ある。
ある。
【図８】単位遅延回路を複数個組み合わせて構成した可
変遅延回路の構成例を示すブロック図である。
変遅延回路の構成例を示すブロック図である。
【図９】従来の可変遅延回路の基本構成を示すブロック
図である。
図である。
【図１０】従来の単位遅延回路の一例を示す回路図であ
る。
る。
１０ 論理和回路 １１，１４ １５ 端子 １２，１３ 論理積回路 ２０ 論理和回路 ２１，２５ 端子 ２２〜２４ 論理積回路 ３０〜３２ 単位遅延回路 ３３，３４，３６，３７ 端子 ３５ デコーダ ９１ 入力端子 ９２ 遅延回路 ９３ 選択回路 ９４ 出力端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 聡 東京都千代田区内幸町１丁目１番６号 日 本電信電話株式会社内 (72)発明者 村田 浩一 東京都千代田区内幸町１丁目１番６号 日 本電信電話株式会社内
Claims (2)
- 【請求項１】 被遅延信号を一方の入力とし、選択信号
を他方の入力とし、選択信号の指定によって被遅延信号
を所定の出力レベルで出力する複数ｎ個の論理積回路
と、 シリーズゲートで構成され、前記論理積回路の各出力レ
ベルに対応する複数ｎ個の入力端子を有し、各論理積回
路が出力する被遅延信号を対応する入力端子に取り込
み、各入力端子に応じた遅延時間で出力する論理和回路
とを備えたことを特徴とする可変遅延回路。 - 【請求項２】 請求項１に記載の可変遅延回路を複数個
直列に接続し、各可変遅延回路ごとに遅延時間を設定す
る選択信号を与える構成であることを特徴とする可変遅
延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4065393A JPH05268012A (ja) | 1992-03-23 | 1992-03-23 | 可変遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4065393A JPH05268012A (ja) | 1992-03-23 | 1992-03-23 | 可変遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05268012A true JPH05268012A (ja) | 1993-10-15 |
Family
ID=13285718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4065393A Pending JPH05268012A (ja) | 1992-03-23 | 1992-03-23 | 可変遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05268012A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5682114A (en) * | 1994-10-25 | 1997-10-28 | Mitsubishi Denki Kabushiki Kaisha | Variable delay circuit, ring oscillator, and flip-flop circuit |
-
1992
- 1992-03-23 JP JP4065393A patent/JPH05268012A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5682114A (en) * | 1994-10-25 | 1997-10-28 | Mitsubishi Denki Kabushiki Kaisha | Variable delay circuit, ring oscillator, and flip-flop circuit |
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