JP2853115B2 - 信号統合回路 - Google Patents
信号統合回路Info
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- JP2853115B2 JP2853115B2 JP4269244A JP26924492A JP2853115B2 JP 2853115 B2 JP2853115 B2 JP 2853115B2 JP 4269244 A JP4269244 A JP 4269244A JP 26924492 A JP26924492 A JP 26924492A JP 2853115 B2 JP2853115 B2 JP 2853115B2
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- Japan
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- gate
- mosfet
- capacitance
- pulse signal
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Links
- 230000010354 integration Effects 0.000 title description 14
- 238000007600 charging Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 238000010278 pulse charging Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K7/00—Modulating pulses with a continuously-variable modulating signal
- H03K7/08—Duration or width modulation ; Duty cycle modulation
Landscapes
- Manipulation Of Pulses (AREA)
- Pulse Circuits (AREA)
Description
【０００１】
【産業上の利用分野】この発明は信号の重み付き統合に
有効な信号統合回路に関する。
有効な信号統合回路に関する。
【０００２】
【従来の技術】従来、信号の統合処理を行うためには複
数入力を備えたデバイスが必要であり、入力数ごとに異
なる仕様のデバイスあるいはライブラリを準備しなけれ
ばならなかった。また個々の信号に重みを与えて統合す
る重み付き統合を行うには一般に乗算回路が必要であ
り、回路構成が複雑であった。
数入力を備えたデバイスが必要であり、入力数ごとに異
なる仕様のデバイスあるいはライブラリを準備しなけれ
ばならなかった。また個々の信号に重みを与えて統合す
る重み付き統合を行うには一般に乗算回路が必要であ
り、回路構成が複雑であった。
【０００３】
【発明が解決しようとする課題】この発明はこのような
従来の問題点を解消すべく創案されたもので、比較的単
純な回路により信号の重み付き統合を実現し得る信号統
合回路を提供することを目的とする。
従来の問題点を解消すべく創案されたもので、比較的単
純な回路により信号の重み付き統合を実現し得る信号統
合回路を提供することを目的とする。
【０００４】
【課題を解決するための手段】この発明に係る信号統合
回路は、並列なキャパシタンスに電荷を与えてその統合
された電圧によってＭＯＳＦＥＴの閾値を制御し、この
閾値によって参照用鋸波を足切りして出力パルス信号を
生成するものであり、各キャパシタンスへの充電は、一
定電圧の電源を入力パルス信号に同期して前記キャパシ
タンスに接続して行う。
回路は、並列なキャパシタンスに電荷を与えてその統合
された電圧によってＭＯＳＦＥＴの閾値を制御し、この
閾値によって参照用鋸波を足切りして出力パルス信号を
生成するものであり、各キャパシタンスへの充電は、一
定電圧の電源を入力パルス信号に同期して前記キャパシ
タンスに接続して行う。
【０００５】
【実施例】次にこの発明に係る信号統合回路の１実施例
を図面に基づいて説明する。図１において、信号統合回
路は複数の入力モジュールＷＳ1、ＷＳ2、・・・、ＷＳ
nを並列なキャパシタスＣ1、Ｃ2、・・・Ｃnを介してＭ
ＯＳＦＥＴ（以下符号Ｔ1で示す）のゲートに接続して
なり、Ｔ1はドレインが入力電源ＶCCに接続されてい
る。Ｔ1のソースはキャパシタンスＣg1を介して接地さ
れ、Ｔ1は、ゲート電圧に応じて、ソースに電圧ＤOが生
じるようになっている。
を図面に基づいて説明する。図１において、信号統合回
路は複数の入力モジュールＷＳ1、ＷＳ2、・・・、ＷＳ
nを並列なキャパシタスＣ1、Ｃ2、・・・Ｃnを介してＭ
ＯＳＦＥＴ（以下符号Ｔ1で示す）のゲートに接続して
なり、Ｔ1はドレインが入力電源ＶCCに接続されてい
る。Ｔ1のソースはキャパシタンスＣg1を介して接地さ
れ、Ｔ1は、ゲート電圧に応じて、ソースに電圧ＤOが生
じるようになっている。
【０００６】Ｔ1のゲートには、さらにキャパシタンス
Ｃrを介して、参照用鋸波信号ＲＰが入力され、Ｔ1のゲ
ート電圧は、Ｃ1〜ＣnおよびＣrの電荷の総和にほぼ比
例する。ここで、Ｔ1の閾値電圧を０Ｖとし、また、図
３（ｂ）に示すように、ＲＰを最大値が０Ｖの負の鋸波
とする。キャパシタンスＣ1〜Ｃnの電荷によるゲート電
圧上昇が生じると、ＲＰに対する閾値が低下したのと同
様の効果を生じ（図３（ｂ）において破線Ｖtで示
す）、このＶtを越えた部分についてのみＴ1は導通す
る。したがって、Ｔ1の出力は図３（Ｃ）に示す出力パ
ルス信号ＤOとなる。
Ｃrを介して、参照用鋸波信号ＲＰが入力され、Ｔ1のゲ
ート電圧は、Ｃ1〜ＣnおよびＣrの電荷の総和にほぼ比
例する。ここで、Ｔ1の閾値電圧を０Ｖとし、また、図
３（ｂ）に示すように、ＲＰを最大値が０Ｖの負の鋸波
とする。キャパシタンスＣ1〜Ｃnの電荷によるゲート電
圧上昇が生じると、ＲＰに対する閾値が低下したのと同
様の効果を生じ（図３（ｂ）において破線Ｖtで示
す）、このＶtを越えた部分についてのみＴ1は導通す
る。したがって、Ｔ1の出力は図３（Ｃ）に示す出力パ
ルス信号ＤOとなる。
【０００７】図２に示すように、入力モジュールＷＳi
はＭＯＳＦＥＴ（以下Ｔ2で示す）のドレインに入力パ
ルス信号Ｄiを入力し、Ｔ2のソースをキャパシタンスＣ
iに対する出力端子としている。Ｔ2のソースは、並列な
キャパシタンスＣg2および抵抗Ｒ2を介して接地され、
所定の時定数で充放電が行われることにより、Ｄiに呼
応した電圧Ｖiが生じる。図３（ａ）はＤiとＶiの関係
の一例を示す。
はＭＯＳＦＥＴ（以下Ｔ2で示す）のドレインに入力パ
ルス信号Ｄiを入力し、Ｔ2のソースをキャパシタンスＣ
iに対する出力端子としている。Ｔ2のソースは、並列な
キャパシタンスＣg2および抵抗Ｒ2を介して接地され、
所定の時定数で充放電が行われることにより、Ｄiに呼
応した電圧Ｖiが生じる。図３（ａ）はＤiとＶiの関係
の一例を示す。
【０００８】Ｔ2のゲートには、ゲート電圧を設定する
ためのキャパシタンスＣg3が接続され、Ｃg3には充電用
のＭＯＳＦＥＴ（以下Ｔ3で示す）が接続されている。
Ｔ3はゲートに重み設定パルス信号Ｗiが入力され、この
パルスがハイレベルの期間に電源ＶCCからＣg3に対して
充電が行われ、これによってＴ2のゲート電圧が設定さ
れる。このゲート電圧は重みに相当し、ゲート電圧に呼
応してＴ2のソース・ドレイン間電圧が上昇することに
より、Ｃg2に対する充電速度が高まり、結果的にＶiの
最大値が上昇する。なお、Ｔ2のドレイン電圧が０Ｖの
ときソースからドレインの方向に放電がおこなわれ、そ
の時定数が適性であれば、Ｒ2は不要である。
ためのキャパシタンスＣg3が接続され、Ｃg3には充電用
のＭＯＳＦＥＴ（以下Ｔ3で示す）が接続されている。
Ｔ3はゲートに重み設定パルス信号Ｗiが入力され、この
パルスがハイレベルの期間に電源ＶCCからＣg3に対して
充電が行われ、これによってＴ2のゲート電圧が設定さ
れる。このゲート電圧は重みに相当し、ゲート電圧に呼
応してＴ2のソース・ドレイン間電圧が上昇することに
より、Ｃg2に対する充電速度が高まり、結果的にＶiの
最大値が上昇する。なお、Ｔ2のドレイン電圧が０Ｖの
ときソースからドレインの方向に放電がおこなわれ、そ
の時定数が適性であれば、Ｒ2は不要である。
【０００９】以上のとおり、信号統合回路は入力パルス
信号Ｄiに重み付けしたパルスのデューティ比に応じ
て、Ｔ1の閾値電圧を変化させ、これによって出力パル
ス信号のデューティ比を制御する。従ってパルス入力の
重み付き統合結果をパルス出力することが可能である。
信号Ｄiに重み付けしたパルスのデューティ比に応じ
て、Ｔ1の閾値電圧を変化させ、これによって出力パル
ス信号のデューティ比を制御する。従ってパルス入力の
重み付き統合結果をパルス出力することが可能である。
【００１０】
【発明の効果】前述のとおり、この発明に係る信号統合
回路は、並列なキャパシタンスに電荷を与えてその統合
された電圧によってＭＯＳＦＥＴの閾値を制御し、この
閾値によって参照用鋸波を足切りして出力パルス信号を
生成し、各キャパシタンスへの充電は、一定電圧の電源
を入力パルス信号に同期して前記キャパシタンスに接続
して行うので、比較的単純な回路により信号の重み付き
統合を実現し得るという優れた効果を有する。
回路は、並列なキャパシタンスに電荷を与えてその統合
された電圧によってＭＯＳＦＥＴの閾値を制御し、この
閾値によって参照用鋸波を足切りして出力パルス信号を
生成し、各キャパシタンスへの充電は、一定電圧の電源
を入力パルス信号に同期して前記キャパシタンスに接続
して行うので、比較的単純な回路により信号の重み付き
統合を実現し得るという優れた効果を有する。
【図１】本発明に係る信号統合回路の１実施例を示す回
路図である。
路図である。
【図２】同実施例の入力モジュールを示す回路図であ
る。
る。
【図３】（ａ）は入力パルス信号と、入力モジュール出
力の関係を示すグラフ、（ｂ）は参照用鋸波と閾値電圧
との関係を示すグラフ、（ｃ）は参照用鋸波と出力パル
ス信号との関係を示すグラフである。
力の関係を示すグラフ、（ｂ）は参照用鋸波と閾値電圧
との関係を示すグラフ、（ｃ）は参照用鋸波と出力パル
ス信号との関係を示すグラフである。
ＷＳ1，ＷＳ2，ＷＳn 入力モジュール Ｃ1，Ｃ2，Ｃ3，Ｃn，Ｃg1，Ｃr，Ｃg2，Ｃg3 キ
ャパシタンス Ｔ1，Ｔ2，Ｔ3 ＭＯＳＦＥＴ ＶCC 入力電源 ＤO 電圧 ＲＰ 参照用鋸波信号 Ｄi 入力パルス信号 Ｗi 重み設定パルス信号 Ｖi 電圧 Ｒ1，Ｒ2 抵抗
ャパシタンス Ｔ1，Ｔ2，Ｔ3 ＭＯＳＦＥＴ ＶCC 入力電源 ＤO 電圧 ＲＰ 参照用鋸波信号 Ｄi 入力パルス信号 Ｗi 重み設定パルス信号 Ｖi 電圧 Ｒ1，Ｒ2 抵抗
───────────────────────────────────────────────────── フロントページの続き (72)発明者 寿 国梁 東京都世田谷区北沢３−５−18 株式会 社鷹山内 (72)発明者 高取 直 東京都世田谷区北沢３−５−18 株式会 社鷹山内 (72)発明者 山本 誠 東京都世田谷区北沢３−５−18 株式会 社鷹山内 (58)調査した分野(Int.Cl.6，ＤＢ名) G06G 7/14 G06G 7/60 H03K 5/08
Claims (1)
- 【請求項１】 ドレインに電源が接続され、ゲートに複
数の第１キャパシタンスが並列に接続された第１ＭＯＳ
ＦＥＴと、各キャパシタンスに接続された入力モジュー
ルとを備え、各入力モジュールは、ソースがレジスタン
スを介して前記第１キャパシタンスに接続されるととも
にドレインに入力パスル信号が入力されかつゲートが第
２キャパシタンスを介して接地された第２ＭＯＳＦＥＴ
と、ソースがこの第２ＭＯＳＦＥＴのゲートに接続され
るとともにドレインが電源に接続されかつゲートに重み
設定パルス信号が入力される第３ＭＯＳＦＥＴとを備
え、前記第１ＭＯＳＦＥＴのゲートにはさらに参照用鋸
波信号が入力され、１ＭＯＳＦＥＴのソースは第３キャ
パシタンスを介して接地されこのソースから出力パルス
信号が出力される信号統合回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4269244A JP2853115B2 (ja) | 1992-09-11 | 1992-09-11 | 信号統合回路 |
| DE1993606342 DE69306342T2 (de) | 1992-09-11 | 1993-08-30 | Signal Integrierschaltung |
| EP93113859A EP0588142B1 (en) | 1992-09-11 | 1993-08-30 | Signal integration circuit |
| US08/142,939 US5434529A (en) | 1992-09-11 | 1993-10-29 | Signal integration circuit |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4269244A JP2853115B2 (ja) | 1992-09-11 | 1992-09-11 | 信号統合回路 |
| US08/142,939 US5434529A (en) | 1992-09-11 | 1993-10-29 | Signal integration circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06119470A JPH06119470A (ja) | 1994-04-28 |
| JP2853115B2 true JP2853115B2 (ja) | 1999-02-03 |
Family
ID=26548684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4269244A Expired - Lifetime JP2853115B2 (ja) | 1992-09-11 | 1992-09-11 | 信号統合回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5434529A (ja) |
| EP (1) | EP0588142B1 (ja) |
| JP (1) | JP2853115B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6906563B2 (en) * | 2003-09-04 | 2005-06-14 | Texas Instruments Incorporated | Generating a waveform having one signal level periodically and different signal levels in other durations |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3073966A (en) * | 1959-01-23 | 1963-01-15 | Westinghouse Electric Corp | Gating circuit for unijunction transistors |
| US3058013A (en) * | 1961-05-22 | 1962-10-09 | William C Acker | Sequential channel sampler deriving individual channel gating pulses from sequential portions of single sawtooth pulse |
| US3296547A (en) * | 1964-03-31 | 1967-01-03 | Ii Louis Sickles | Insulated gate field effect transistor gate return |
| US3564989A (en) * | 1968-04-03 | 1971-02-23 | Bernard J Williams | Fire prevention system |
| JPS5534593A (en) * | 1978-09-04 | 1980-03-11 | Mitsubishi Electric Corp | Time division multiplex transmitting device |
| US4481434A (en) * | 1982-06-21 | 1984-11-06 | Eaton Corporation | Self regenerative fast gate turn-off FET |
| SU1157677A1 (ru) * | 1983-06-09 | 1985-05-23 | Харьковский Ордена Ленина Политехнический Институт Им.В.И.Ленина | Амплитудно-импульсный модул тор |
| JP2667172B2 (ja) * | 1987-07-16 | 1997-10-27 | 松下電器産業株式会社 | 信号伝送方式 |
| JPS6423607A (en) * | 1987-07-17 | 1989-01-26 | Otis Elevator Japan | Multiphase multiplier circuit |
| US4903226A (en) * | 1987-08-27 | 1990-02-20 | Yannis Tsividis | Switched networks |
| US5166540A (en) * | 1990-03-10 | 1992-11-24 | Goldstar Electron Co., Ltd. | Stepped signal generating circuit |
| US5148047A (en) * | 1990-06-11 | 1992-09-15 | Motorola, Inc. | CMOS bus driver circuit with improved speed |
| US5136264A (en) * | 1990-12-05 | 1992-08-04 | At&T Bell Laboratories | Transmitter including an fsk modulator having a switched capacitor |
| US5331222A (en) * | 1993-04-29 | 1994-07-19 | University Of Maryland | Cochlear filter bank with switched-capacitor circuits |
-
1992
- 1992-09-11 JP JP4269244A patent/JP2853115B2/ja not_active Expired - Lifetime
-
1993
- 1993-08-30 EP EP93113859A patent/EP0588142B1/en not_active Expired - Lifetime
- 1993-10-29 US US08/142,939 patent/US5434529A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06119470A (ja) | 1994-04-28 |
| US5434529A (en) | 1995-07-18 |
| EP0588142B1 (en) | 1996-12-04 |
| EP0588142A1 (en) | 1994-03-23 |
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