JPH04152276A - テスト回路を備えた電圧制御型発振器及びそのテスト方法 - Google Patents
テスト回路を備えた電圧制御型発振器及びそのテスト方法Info
- Publication number
- JPH04152276A JPH04152276A JP2278551A JP27855190A JPH04152276A JP H04152276 A JPH04152276 A JP H04152276A JP 2278551 A JP2278551 A JP 2278551A JP 27855190 A JP27855190 A JP 27855190A JP H04152276 A JPH04152276 A JP H04152276A
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- test
- circuit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 32
- 238000010998 test method Methods 0.000 title description 2
- 238000000034 method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Testing Electric Properties And Detecting Electric Faults (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［産業上の利用分野］
この発明は、レーザビームプリンタ、ディジタル複写機
等の書き込み制御装置等に用いられるパルス幅変調回路
に使用される電圧制御型発振器のタップ選択回路のテス
トを行なう回路及びそのテスト方法に関する。 （従来の技術） 第２図はタップ選択回路を備えた電圧制御型発振器を示
すブロック回路図である。第３図はタップ選択回路を示
すブロック図、第４図は遅延素子を示す回路図、第５図
は各遅延素子から出力される信号のタイミングチャート
である。 先ず第２図に従いこの電圧制御型発振器について説明す
る。第２図において、（１０）はパルス遅延素子であり
、複数の遅延素子（１０−１）〜（１０−５）が縦続接
続され、最終段の遅延素子（ＩＱ−５）のｄ力端子が初
段の遅延素子（１０−］）の入力端子に利統されている
。 各遅延素子（１０−１）・・・の出力パルス幅は入力端
子（Ｖｒｅｆ）に印加される電圧により制御される。そ
して、各遅延素子（ＩＱ−１）・・・の出力はタップ選
択回路（２０）の入力端子（ＩＩ）〜（Ｉ５）に入力さ
れ、このタップ選択回路（２０）の入力端子（１０）に
非同期に入力されるクロック（ＣＬＫＩＮ）に最も近い
波形が選択されて出力される。 遅延回路素子（１０−１）・・・の詳細を第４図に示す
６第４図において、（４１） （４２）はｐチャネル
ＭＯＳトランジスタ、 （４３）はｎチャネルＭＯＳト
ランジスタである。それぞれ入力は（■）、出力は（０
）であり、Ｖｒｅｆ入力につながるｐチャネルトランジ
スタ（４］）が定電流源となるためＶｒｅｆの入力によ
って遅延を変化させることができ全体として電圧制御型
発振器（以下、ｖＣＯと略記する。）が実現できる。 而して、ｖＣＯの入力端子（Ｖｒｅｆ）に印加される電
圧により制御された各遅延素子（１０−１）・・・のパ
ルス幅に応じて一定時間たけ位相のずれた波形を出力端
子からタップ選択回路（２０）の入力端子へ出力する。 本実施例においては、第５図に示すように、位相のずれ
たクロック波形ｔ、１〜ｔ５が出力端子より出力され、
このグロック波形がタップ選択回路（２０）に与えられ
る。 タップ選択回路（２０）は、上記■Ｃ○（１）の出力端
子のなかから、上述した遅延素子（１０−１）・・・で
作成される信号とは全く非同期で発生されるクロック信
号に最も位相が近い波形を選択する。 タップ選択回路（２０）はフリップフロップ（２１）〜
（２５）を備え、フリップフロップ（２１）のＤ端子に
は入力端子（＋ｉ）から遅延素子（ｔｏ−１）の出力が
、フリップフロップ（２２）のＤ端子には入力端子（１
２）から遅延素子（１０−２）の出力が、フリップフロ
ップ（２３）のＤ端子には入力端子（Ｉ３）から遅延素
子（１０−３）の出力が、フリップフロップ（２４）の
Ｄ端子には入力端子（Ｉ４）から遅延素子（１０−４）
の出力が、フリップフロップ（２５）のＤ端子には入力
端子（Ｉ５）から遅延素子（１０−５）の出力が夫々与
えられる。 そして、各フリップフロップ（２１）〜（２５）のクロ
ック端子（ＣＫ）には、クロック信号（ＣＬＫＴＮ）が
入力される。 各フリップフロップ（２１）〜（２５）のす端子からの
出力はアンド回路（２６）〜（２９）の夫々−人力とし
て与えられ、フリップフロップ（２２）〜（２５）のＱ
端子出力は前段の“ロ一端子出力が入力されているアン
ド回路（２６）〜（２９）の値入力として与えられる。 アンド回路（２６）〜（２９）の各出力はアンド回路（
３０）〜（３４）の−人力として与えられ、各アンド回
路（３０）〜（３４）の値入力には、各遅延素子（１０
−１）〜（ｌｏ−５）の出力が夫々与えられる。 アンド回路（３０）〜（３４）の出力がオア回路（３５
）に与えられ、このオア回路（３５）から各遅延素子（
１０−１）・・・〜作成されるクロック信号とは全く非
同期で発生されたクロック信号（ＣＬＫＩＮ）に最も位
相が近い波形が出力される。 而して、上述したｖＣＯは各遅延素子（１０−１）・・
・の出力Ｌ１〜Ｌ５はＶｒｅｆより与えられる電圧に制
御される遅延により、第４図に示すように出力される。 これに非同期の入力クロック信号（ＣＬＫＩＮ）が入力
された場合、第４図のＡの時点ではフリップフロップ（
２１）ので−の出力がハイとなるためし１の波形がオア
回路（３５）より出力される。 また、Ｂの時点ではフリップフロップ（２１）、〈２２
）、（２３）、（２４）の゛φ−出力がローとなり、フ
リップフロップ（２５）のす出力がハイとなるためｔ４
の波形がオア回路（３５）より出力される。
等の書き込み制御装置等に用いられるパルス幅変調回路
に使用される電圧制御型発振器のタップ選択回路のテス
トを行なう回路及びそのテスト方法に関する。 （従来の技術） 第２図はタップ選択回路を備えた電圧制御型発振器を示
すブロック回路図である。第３図はタップ選択回路を示
すブロック図、第４図は遅延素子を示す回路図、第５図
は各遅延素子から出力される信号のタイミングチャート
である。 先ず第２図に従いこの電圧制御型発振器について説明す
る。第２図において、（１０）はパルス遅延素子であり
、複数の遅延素子（１０−１）〜（１０−５）が縦続接
続され、最終段の遅延素子（ＩＱ−５）のｄ力端子が初
段の遅延素子（１０−］）の入力端子に利統されている
。 各遅延素子（１０−１）・・・の出力パルス幅は入力端
子（Ｖｒｅｆ）に印加される電圧により制御される。そ
して、各遅延素子（ＩＱ−１）・・・の出力はタップ選
択回路（２０）の入力端子（ＩＩ）〜（Ｉ５）に入力さ
れ、このタップ選択回路（２０）の入力端子（１０）に
非同期に入力されるクロック（ＣＬＫＩＮ）に最も近い
波形が選択されて出力される。 遅延回路素子（１０−１）・・・の詳細を第４図に示す
６第４図において、（４１） （４２）はｐチャネル
ＭＯＳトランジスタ、 （４３）はｎチャネルＭＯＳト
ランジスタである。それぞれ入力は（■）、出力は（０
）であり、Ｖｒｅｆ入力につながるｐチャネルトランジ
スタ（４］）が定電流源となるためＶｒｅｆの入力によ
って遅延を変化させることができ全体として電圧制御型
発振器（以下、ｖＣＯと略記する。）が実現できる。 而して、ｖＣＯの入力端子（Ｖｒｅｆ）に印加される電
圧により制御された各遅延素子（１０−１）・・・のパ
ルス幅に応じて一定時間たけ位相のずれた波形を出力端
子からタップ選択回路（２０）の入力端子へ出力する。 本実施例においては、第５図に示すように、位相のずれ
たクロック波形ｔ、１〜ｔ５が出力端子より出力され、
このグロック波形がタップ選択回路（２０）に与えられ
る。 タップ選択回路（２０）は、上記■Ｃ○（１）の出力端
子のなかから、上述した遅延素子（１０−１）・・・で
作成される信号とは全く非同期で発生されるクロック信
号に最も位相が近い波形を選択する。 タップ選択回路（２０）はフリップフロップ（２１）〜
（２５）を備え、フリップフロップ（２１）のＤ端子に
は入力端子（＋ｉ）から遅延素子（ｔｏ−１）の出力が
、フリップフロップ（２２）のＤ端子には入力端子（１
２）から遅延素子（１０−２）の出力が、フリップフロ
ップ（２３）のＤ端子には入力端子（Ｉ３）から遅延素
子（１０−３）の出力が、フリップフロップ（２４）の
Ｄ端子には入力端子（Ｉ４）から遅延素子（１０−４）
の出力が、フリップフロップ（２５）のＤ端子には入力
端子（Ｉ５）から遅延素子（１０−５）の出力が夫々与
えられる。 そして、各フリップフロップ（２１）〜（２５）のクロ
ック端子（ＣＫ）には、クロック信号（ＣＬＫＴＮ）が
入力される。 各フリップフロップ（２１）〜（２５）のす端子からの
出力はアンド回路（２６）〜（２９）の夫々−人力とし
て与えられ、フリップフロップ（２２）〜（２５）のＱ
端子出力は前段の“ロ一端子出力が入力されているアン
ド回路（２６）〜（２９）の値入力として与えられる。 アンド回路（２６）〜（２９）の各出力はアンド回路（
３０）〜（３４）の−人力として与えられ、各アンド回
路（３０）〜（３４）の値入力には、各遅延素子（１０
−１）〜（ｌｏ−５）の出力が夫々与えられる。 アンド回路（３０）〜（３４）の出力がオア回路（３５
）に与えられ、このオア回路（３５）から各遅延素子（
１０−１）・・・〜作成されるクロック信号とは全く非
同期で発生されたクロック信号（ＣＬＫＩＮ）に最も位
相が近い波形が出力される。 而して、上述したｖＣＯは各遅延素子（１０−１）・・
・の出力Ｌ１〜Ｌ５はＶｒｅｆより与えられる電圧に制
御される遅延により、第４図に示すように出力される。 これに非同期の入力クロック信号（ＣＬＫＩＮ）が入力
された場合、第４図のＡの時点ではフリップフロップ（
２１）ので−の出力がハイとなるためし１の波形がオア
回路（３５）より出力される。 また、Ｂの時点ではフリップフロップ（２１）、〈２２
）、（２３）、（２４）の゛φ−出力がローとなり、フ
リップフロップ（２５）のす出力がハイとなるためｔ４
の波形がオア回路（３５）より出力される。
【発明が解決しようとする課題）
このように、このタップ選択回路（２０）により非同期
の入力クロック信号（ＣＬＫＩＮ）に対して最も誤差の
少ない出力波形を得ることができる。しがしながら、こ
の回路を半導体集積回路内部に作った場合、Ｌ１〜ｔ５
の波形のうちどれが出力されているか知る方法がなく、
入力クロック信号（ＣＬＫ ＩＮ）に対して、最適な波
形を出力していることを保証することができないという
問題があった。 この発明は、上述したタップ選択回路が正しく動作して
いるか否かを確認し、タップ選択回路が正しく動作する
ことを保証するテスト回路およびテスト方法を提案する
ことをその課題とする。 ［課題を解決するための手段］ この発明は、複数の遅延素子を用いた電圧制御型発振器
と、この電圧制御型発振器の各遅延素子の出力の中から
非同期に入力されるクロック信号と最も近い出力を選択
するタップ選択回路を備え、前記タップ選択回路の入力
信号として前記各遅延素子からの出力信号とテスト用信
号を切替る選択手段を設け、前記タップ選択回路の各タ
ップ出力を順次選択して出力可能に構成したことを特徴
とする。 またこの発明は、複数の遅延素子を用いた電圧制御型発
振器と、この電圧制御型発振器の各遅延素子の出力の中
から非同期に入力されるクロック信号と最も近い出力を
選択するタップ選択回路を備え、前記タップ選択回路に
各遅延素子からの出力信号とテスト用信号を切替る選択
手段を設け、この選択手段にて１つのタップ出力のみ出
力可能にし、このタップ出力からクロックが出力される
ことを確認し、その後順次各タップ出力を選択手段にて
切替え、全てのタップ出力の動作を確認することを特徴
とする。 【作用］ この発明では、選択手段により、各遅延素子からの出力
信号とテスト用入力信号を切替ることで、タップ選択回
路の各回路素子が正確に動作するか否か確認することが
できる。 【実施例］ 以下、本発明の実施例を第１図に従い説明する。 尚、ｖＣ○（１）自体は第２図に示した従来例のものと
同様の構成であるので、ここでは説明を省略する。また
従来例と同一部分には同一符号を付し説明を省略する。 第１図は、この発明の特徴であるところのタップ選択回
路を示すブロック図である。 この第１図に示すように、各遅延素子（１０−］）・・
・からの出出力分とテスト用信号を切替る選択手段とし
てのセレクタ（３６）が各フリップフロップ（２１）〜
（２５）の前段に設けられる。すなわちセレクタ（３６
）には各遅延素子（１０−１）〜（１０−５）からの出
力が入力信号（Ｉ］）〜（Ｉ５）として入力されると共
に、テスト用信号（ＴＡ ｌ ）〜（ＴＡ５）が入力さ
れる。そして、セレクタ端子（ＳＥ）に入力される信号
によりどちらか一方の信号が出力端子（０１）〜（？５
５）より出力される。 そして、セレクタ（３６）の出力端子（Ｏｌ）からフリ
ップフロップ（２１）のＤ端子、出力端子（ｄ２）から
フリップフロップ（２２）のＤ端子、出力端子（６３）
がらりツブフロップ（２３）のＤ端子、出力端子の４）
からフリップフロップ（２４）のＤ端子、出力端子（６
５）からフリップフロップ（２５）のＤ端子に夫々信号
が出力される。 而して、この第１図に示すこの発明のテスト装置におい
て、テストを行なう場合にはセレクタ（３６）のセレク
タ端子（ＳＥ）にテストモードを選択する信号を与える
。そして、テスト用信号端子（ＴＡＩ）〜（ＴＡ５）に
ハイ及び全てにローを入力をして出力がロー固定される
事を確認する。次にテスト用入力端子（ＴＡＩ）だけを
ローにして正常なりロックがオア回路（３５）より出力
される事を確認する。続いて、この動作を各テスト用入
力端子（ＴＡＩ）、（ＴＡ２）、（ＴＡ３）、（ＴＡ４
）、（ＴＡ５）についても行ない、各々正常なりロック
がオア回路（３５）より出力されることを確認する。こ
れによりタップ選択回路が全ての入力を出力することが
可能である事を保証でき非同期で入力されるクロック信
号（ＣＬＫＩＮ）に対して最適な出力をしていることを
テストする事が出来る。 ここでは選択手段の一例としてセレクタ（３６）を用い
てタップ選択回路（２０）のフリップフロップのデータ
入力を外部からコントロールする方法について説明した
が、トランスミッションゲートや、アンドゲートを用い
てフリップフロップのデータ入力を外部からコントロー
ルする事により同様の効果を期待する事が出来る。 また、上述した実施例においては、テスト用入力端子を
直接外部出力ビンと接続する構成にしているが、出力ビ
ンを減らすためには、テスト用入力端子の前段にアドレ
スデコーダ回路を設け、アドレス指定により各テスト用
入力端子を選択するように構成することもできる。 上述したように、この発明のテスト装置を用いることで
、タップ選択回路（２０）の各フリップフロップの動作
を単独で確認することが可能となり、入力される全ての
信号が出力されることを出力ビンを増やすことなく保証
することが出来る。 【発明の効果】 以上説明したように、この発明によれば、選択手段によ
り、各遅延素子からの出力信号とテスト用人力信号を切
替ることで、タップ選択回路の各回路素子が正確に動作
するか否か確認することができ、入力される全ての信号
が出力されることを確認することが出来る。
の入力クロック信号（ＣＬＫＩＮ）に対して最も誤差の
少ない出力波形を得ることができる。しがしながら、こ
の回路を半導体集積回路内部に作った場合、Ｌ１〜ｔ５
の波形のうちどれが出力されているか知る方法がなく、
入力クロック信号（ＣＬＫ ＩＮ）に対して、最適な波
形を出力していることを保証することができないという
問題があった。 この発明は、上述したタップ選択回路が正しく動作して
いるか否かを確認し、タップ選択回路が正しく動作する
ことを保証するテスト回路およびテスト方法を提案する
ことをその課題とする。 ［課題を解決するための手段］ この発明は、複数の遅延素子を用いた電圧制御型発振器
と、この電圧制御型発振器の各遅延素子の出力の中から
非同期に入力されるクロック信号と最も近い出力を選択
するタップ選択回路を備え、前記タップ選択回路の入力
信号として前記各遅延素子からの出力信号とテスト用信
号を切替る選択手段を設け、前記タップ選択回路の各タ
ップ出力を順次選択して出力可能に構成したことを特徴
とする。 またこの発明は、複数の遅延素子を用いた電圧制御型発
振器と、この電圧制御型発振器の各遅延素子の出力の中
から非同期に入力されるクロック信号と最も近い出力を
選択するタップ選択回路を備え、前記タップ選択回路に
各遅延素子からの出力信号とテスト用信号を切替る選択
手段を設け、この選択手段にて１つのタップ出力のみ出
力可能にし、このタップ出力からクロックが出力される
ことを確認し、その後順次各タップ出力を選択手段にて
切替え、全てのタップ出力の動作を確認することを特徴
とする。 【作用］ この発明では、選択手段により、各遅延素子からの出力
信号とテスト用入力信号を切替ることで、タップ選択回
路の各回路素子が正確に動作するか否か確認することが
できる。 【実施例］ 以下、本発明の実施例を第１図に従い説明する。 尚、ｖＣ○（１）自体は第２図に示した従来例のものと
同様の構成であるので、ここでは説明を省略する。また
従来例と同一部分には同一符号を付し説明を省略する。 第１図は、この発明の特徴であるところのタップ選択回
路を示すブロック図である。 この第１図に示すように、各遅延素子（１０−］）・・
・からの出出力分とテスト用信号を切替る選択手段とし
てのセレクタ（３６）が各フリップフロップ（２１）〜
（２５）の前段に設けられる。すなわちセレクタ（３６
）には各遅延素子（１０−１）〜（１０−５）からの出
力が入力信号（Ｉ］）〜（Ｉ５）として入力されると共
に、テスト用信号（ＴＡ ｌ ）〜（ＴＡ５）が入力さ
れる。そして、セレクタ端子（ＳＥ）に入力される信号
によりどちらか一方の信号が出力端子（０１）〜（？５
５）より出力される。 そして、セレクタ（３６）の出力端子（Ｏｌ）からフリ
ップフロップ（２１）のＤ端子、出力端子（ｄ２）から
フリップフロップ（２２）のＤ端子、出力端子（６３）
がらりツブフロップ（２３）のＤ端子、出力端子の４）
からフリップフロップ（２４）のＤ端子、出力端子（６
５）からフリップフロップ（２５）のＤ端子に夫々信号
が出力される。 而して、この第１図に示すこの発明のテスト装置におい
て、テストを行なう場合にはセレクタ（３６）のセレク
タ端子（ＳＥ）にテストモードを選択する信号を与える
。そして、テスト用信号端子（ＴＡＩ）〜（ＴＡ５）に
ハイ及び全てにローを入力をして出力がロー固定される
事を確認する。次にテスト用入力端子（ＴＡＩ）だけを
ローにして正常なりロックがオア回路（３５）より出力
される事を確認する。続いて、この動作を各テスト用入
力端子（ＴＡＩ）、（ＴＡ２）、（ＴＡ３）、（ＴＡ４
）、（ＴＡ５）についても行ない、各々正常なりロック
がオア回路（３５）より出力されることを確認する。こ
れによりタップ選択回路が全ての入力を出力することが
可能である事を保証でき非同期で入力されるクロック信
号（ＣＬＫＩＮ）に対して最適な出力をしていることを
テストする事が出来る。 ここでは選択手段の一例としてセレクタ（３６）を用い
てタップ選択回路（２０）のフリップフロップのデータ
入力を外部からコントロールする方法について説明した
が、トランスミッションゲートや、アンドゲートを用い
てフリップフロップのデータ入力を外部からコントロー
ルする事により同様の効果を期待する事が出来る。 また、上述した実施例においては、テスト用入力端子を
直接外部出力ビンと接続する構成にしているが、出力ビ
ンを減らすためには、テスト用入力端子の前段にアドレ
スデコーダ回路を設け、アドレス指定により各テスト用
入力端子を選択するように構成することもできる。 上述したように、この発明のテスト装置を用いることで
、タップ選択回路（２０）の各フリップフロップの動作
を単独で確認することが可能となり、入力される全ての
信号が出力されることを出力ビンを増やすことなく保証
することが出来る。 【発明の効果】 以上説明したように、この発明によれば、選択手段によ
り、各遅延素子からの出力信号とテスト用人力信号を切
替ることで、タップ選択回路の各回路素子が正確に動作
するか否か確認することができ、入力される全ての信号
が出力されることを確認することが出来る。
第１図はこの発明の要部を示すブロック図である。
第２図はタップ選択回路を備えた電圧制御型発振器を示
すブロック回路図である。 第３図は従来のタップ選択回路を示すブロック図、第４
図は遅延素子を示す回路図、第５図は各遅延素子から出
力される信号のタイミングチャートである。 ２０・・・タップ選択回路、 ２１〜２５・・・フリップフロップ、 ３６・・・セレクタ。
すブロック回路図である。 第３図は従来のタップ選択回路を示すブロック図、第４
図は遅延素子を示す回路図、第５図は各遅延素子から出
力される信号のタイミングチャートである。 ２０・・・タップ選択回路、 ２１〜２５・・・フリップフロップ、 ３６・・・セレクタ。
Claims (2)
- （１）複数の遅延素子を用いた電圧制御型発振器と、こ
の電圧制御型発振器の各遅延素子の出力の中から非同期
に入力されるクロック信号と最も近い出力を選択するタ
ップ選択回路を備え、前記タップ選択回路の入力信号と
して前記各遅延素子からの出力信号とテスト用信号を切
替る選択手段を設け、前記タップ選択回路の各タップ出
力を順次選択して出力可能に構成したことを特徴とする
テスト回路を備えた電圧制御型発振器。 - （２）複数の遅延素子を用いた電圧制御型発振器と、こ
の電圧制御型発振器の各遅延素子の出力の中から非同期
に入力されるクロック信号と最も近い出力を選択するタ
ップ選択回路を備え、前記タップ選択回路に各遅延素子
からの出力信号とテスト用信号を切替る選択手段を設け
、この選択手段にて１つのタップ出力のみ出力可能にし
、このタップ出力からクロックが出力されることを確認
し、その後順次各タップ出力を選択手段にて切替え、全
てのタップ出力の動作を確認することを特徴とする電圧
制御型発振器のテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2278551A JPH04152276A (ja) | 1990-10-16 | 1990-10-16 | テスト回路を備えた電圧制御型発振器及びそのテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2278551A JPH04152276A (ja) | 1990-10-16 | 1990-10-16 | テスト回路を備えた電圧制御型発振器及びそのテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04152276A true JPH04152276A (ja) | 1992-05-26 |
Family
ID=17598840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2278551A Pending JPH04152276A (ja) | 1990-10-16 | 1990-10-16 | テスト回路を備えた電圧制御型発振器及びそのテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04152276A (ja) |
-
1990
- 1990-10-16 JP JP2278551A patent/JPH04152276A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6859081B2 (en) | Duty cycle correction circuit and delay locked loop having the same | |
| JP4309725B2 (ja) | デューティサイクル補正回路を備える半導体メモリ装置及び半導体メモリ装置でクロック信号を補間する回路 | |
| US5119045A (en) | Pulse width modulation circuit | |
| US7667509B2 (en) | Delay time adjusting method of delaying a phase of an output signal until a phase difference between an input signal and the output signal becomes an integral number of periods other than zero | |
| JP2003347908A (ja) | デューティサイクル修正が可能なデジタルｄｌｌ装置及びデューティサイクル修正方法 | |
| JPH10200380A (ja) | フリップフロップ回路 | |
| JP2007122804A (ja) | 同期型半導体装置 | |
| US20030006817A1 (en) | Digital phase interpolator for controlling delay time and method thereof | |
| US7239574B2 (en) | Synchronous storage device and control method therefor | |
| US6538483B2 (en) | Method and apparatus for data sampling | |
| KR100408727B1 (ko) | 클럭 동기 장치 | |
| US5592110A (en) | Phase comparison circuit for maintaining a stable phase locked loop circuit in the absence of the pulse of an input signal | |
| US7212055B2 (en) | Open-loop digital duty cycle correction circuit without DLL | |
| JP3114215B2 (ja) | クロック周波２逓倍器 | |
| JPH11145786A (ja) | フリップフロップのリセット回路 | |
| JPH04152276A (ja) | テスト回路を備えた電圧制御型発振器及びそのテスト方法 | |
| US6940331B2 (en) | Delayed tap signal generating circuit for controlling delay by interpolating two input clocks | |
| US11935577B2 (en) | Physical interface and associated signal processing method for clock domain transfer of quarter-rate data | |
| JP3630870B2 (ja) | システムクロック発生回路 | |
| JPH1013395A (ja) | 位相同期回路 | |
| US10790834B2 (en) | Semiconductor device | |
| CN117275543A (zh) | 具有占空比校正器的半导体装置 | |
| US20050083775A1 (en) | Data interface device for accessing SDRAM | |
| JPH05307422A (ja) | クロック切り換え回路 | |
| JPH05258476A (ja) | 信号処理回路 |