KR20000010720A - 다중 출력단을 갖는 디지털 아날로그 변환기 - Google Patents

Abstract

디지털 아날로그 변환기는 복수의 출력단 46을 갖는다. 각 출력단 46은 입력 디지털 신호값 내의 지수비트에 응답하는 코드 디코더 50의 제어하에 동작하는 멀티플렉서 52에 의해 선택되는 온신호, 오프신호 또는 펄스폭 변조된 신호 PWM을 출력하는 3상태 버퍼 54를 포함한다. 펄스폭 변조된 신호가 선택되면, 그것의 듀티 사이클은 입력 디지털 신호값 내의 가수비트에 응답하는 펄스폭 변조된 디코더 48에 의해 제어된다. 또 출력은 참조신호로서 사용되는 소정의 듀티 사이클의 펄스폭 변조된 신호를 제공하여 디지털 아날로그회로의 나머지의 동작에서의 변화를 보상한다.

Description

다중 출력단을 갖는 디지털 아날로그 변환기

본 발명은 디지털 아날로그 변환기에 관한 것이다.

공지된 디지털 아날로그 변환기는 레지스터 래더(resister ladder)를 내장한 시스템을 포함하고, 그것의 소자들은 입력 디지털 신호값에 응답하여 적당한 크기의 전체 출력 아날로그 신호를 산출하도록 선택적으로 에너지를 공급받는다. 또한, 펄스폭 변조(PWM)기술을 이용하여 디지털 아날로그 변환을 수행하는 것이 알려져 있다. 이들 PWM기술을 이용하여, 펄스폭 변조된 신호는 입력 디지털 신호값에 의해 제어되는 듀티 사이클을 발생한다. 그 후, 이 펄스폭 변조된 신호는 로패스 필터되고, 아날로그 신호는 펄스폭 변조된 신호의 듀티 사이클에 의존하는 값을 생성한다.

양쪽 디지털부 및 아날로그부를 포함하는 회로의 필드 내에 있어서는, 가능한 많은 회로가 디지털부 내에서 실행되는 것이 바람직하다. 이 디지털부는 비교적 저렴하고, 콤팩트하며, 전력이 효율적일 뿐만 아니라 아날로그부의 공차문제에 비교적 영향을 받지 않는 집적회로로서 실행될 수도 있다.

디지털 아날로그 변환기에 의해서, 일부 단에는 디지털회로에서 아날로그회로로의 변환이 있어야 한다. 이 인터페이스는 가능한 소수의 신호선이 회로의 아날로그부와 디지털부를 접속하는데 사용되어야 하는 것이 바람직하다는 점에서 더 제약조건을 발생한다. 이것에 대한 이유는 회로의 디지털부가 전형적으로 매우 작은 사이즈 및 제한된 이용가능한 입력/출력 접속 카운트를 갖는 집적회로로서 실행되기 때문이다. 이와 같이, 회로의 디지털부에서 회로의 아날로그부까지 필요한 접속개수가 많으면 많을수록, 디지털회로에 필요할 수도 있는 다른 기능들을 수행하는데 이용가능한 접속개수는 더 적다.

본 발명은 증가된 비율의 디지털회로가 사용될 수 있고, 회로의 디지털부와 회로의 아날로그부 사이의 접속개수를 적게 요구하는 개량된 디지털 아날로그 변환기를 제공할 때의 문제점을 해결한다.

일 관점으로부터 보면, 본 발명은 입력 디지털 신호값을 출력 아날로그 신호로 변환하는 디지털 아날로그 변환기를 구비하고, 상기 디지털 아날로그 변환기는,

상기 입력 디지털 신호값에 응답하여, 신호진폭을 갖는 온신호, 상기 신호진폭을 갖는 펄스폭 변조된 신호, 및 오프신호 중 하나인 구성소자 신호를 발생하고, 서로 다른 출력단에 대한 상기 온신호 및 상기 펄스폭 변조된 신호는 서로 다른 신호진폭을 갖고서 공통 합계노드와 병렬로 접속되어 합계신호를 발생하도록 하게 하는 복수의 출력단과,

상기 공통 합계노드에서 상기 합계신호의 어떤 펄스폭 변조된 구성소자를 로패스 필터링하여 상기 출력 아날로그 신호를 발생하는 로패스 필터를 구비한다.

본 발명은 서로 다른 신호진폭을 갖는 복수의 출력단을 이용하므로, 각 단은 온/오프 방법 또는 펄스폭 변조방법으로 동작할 수 있다. 이것은 과잉 개수의 출력단을 필요로 하는 일없이 충분히 좋은 분해능을 제공하는 펄스폭 변조를 높은 다이내믹 범위에 제공한다. 이 로패스 필터는 사실상 요구조건을 충족시키는 아날로그형이어야 하는 유일한 부분이므로 디지털 아날로그 변환기는 주로 디지털회로를 실행한다.

원활하고 효율적으로 출력 아날로그 신호의 범위를 포함하여 사용하도록 설계된 높은 다이내믹 범위를 제공하기 위해, 서로 다른 출력단에 대한 상기 온신호 및 상기 펄스폭 변조된 신호가 대수적으로 관련된 진폭을 갖는 것이 바람직하다는 것을 알게 되었다.

디지털회로 내에서, 그러한 대수적인 관계는 실행시에 상기 신호진폭이 출력값 사이의 2개의 인자에 의해 증가할 때 간소화된다.

이것에 대한 디지털 아날로그 변환기의 응답과 입력 디지털 신호값과의 관계는 다양한 형태를 취할 수도 있다. 그러나, 유익하게 간소화된 본 발명의 실시예는 상기 입력 디지털 신호값의 1개 또는 그 이상의 코드 비트가 상기 출력단 중에서 어느 것이 상기 온신호를 발생하고, 상기 출력단 중에서 어느 것이 상기 펄스폭 변조된 신호를 발생하며, 또 상기 출력단 중에서 어느 것이 상기 오프신호를 발생하는가를 제어하는 것이다.

1이상의 출력단은 펄스폭 변조된 구성소자 신호를 동시에 생성할 수 있을 것이다. 그러나, 입력 디지털 신호값을 나타내는데 이용할 수 있는 이 비트공간(또는 타임 슬롯, 1비트는 1개의 타임 슬롯을 나타낸다)은 원래 수요가 많다. 디지털적으로 샘플된 표현의 아날로그 신호를 저장하는데 필요한 저장용량은 매우 크기 때문에, 어떤 소정의 입력 디지털 신호값 내의 비트 공간은 최대 효과적으로 사용되어야 한다. 본 발명의 바람직한 실시예에 있어서, 일정한 입력 디지털 신호값에 관하여, 상기 출력단 중에서 한 개만 펄스폭 변조된 신호를 발생하는 펄스폭 변조된 출력단이고, 상기 펄스폭 변조된 출력단보다 낮은 신호진폭을 갖는 어떤 출력단은 온신호를 발생하고, 상기 펄스폭 변조된 출력단보다 높은 신호진폭을 갖는 어떤 출력단은 오프신호를 발생한다.

의미 있는 정도로 펄스폭 변조된 신호의 듀티 사이클을 지정하는데 필요한 비트 공간은 출력단이 온신호 또는 오프신호 중 어느 쪽을 생성하는가를 지정하는데 필요한 비트 공간과 비교하여 비교적 크다. 따라서, 오직 1개의 출력단만 어떤 일정한 시간에서 펄스폭 변조된 신호를 생성해야 하는 것이 바람직하다. 또한, 아날로그 신호 진폭 내에서 필요한 다이내믹 범위를 획득하려면 보다 낮은 순위의 출력단은 한 개의 바이어스를 제공하기 위해 온이어야 하고, 게다가 펄스폭 변조된 신호는 부가적인 좋은 제어도를 제공하여, 단조성을 향상시켜야 한다.

상기에 따르면, 상기 입력 디지털 신호값의 복수의 제어 필드 비트는 상기 펄스폭 변조된 신호에 대한 듀티 사이클을 선택하는 것이 바람직하다.

디지털 아날로그 변환기는 아날로그 신호의 양쪽 극성을 생성할 수 있어야 하기 때문에, 상기 입력 디지털 신호값의 부호 비트는 상기 출력 아날로그 신호의 극성을 선택하는 것이 바람직하다.

로패스 필터는 다양한 방법으로 실행될 수도 있다. 일어날 수 있는 한 개의 문제점은 출력 아날로그 신호의 절대값이 변하는 로패스 필터를 구동할 때 디지털회로 내의 제조공차 및 열 드리프트의 효과이다. 이 문제점을 해결하는 본 발명의 바람직한 실시예에 의하면, 상기 로패스 필터는 차동 증폭기를 포함하고, 상기 차동 증폭기에 대한 참조 입력은 소정의 듀티 사이클의 참조 신호로부터 도출된 참조 전압이다.

소정의 듀티 사이클을 갖는 참조신호로부터 도출되는 참조전압을 수정하는 차동 증폭기의 사용에 대한 조합은 출력단에 의해 생성된 구성소자 신호에서의 변화가 서로 상쇄되는 참조신호에서의 변화에 대응하여 동시에 일어난다는 것이다.

서로 다른 출력단의 신호진폭을 제어하는 간단하고, 효율적이며, 저렴한 방법은 각 출력단이 상기 출력단에 대한 상기 신호진폭을 제어하는 저항소자를 포함한다는 것이다.

서로 다른 출력단의 신호진폭 사이의 변화는 상기 저항소자가 공통 저항값을 갖고 공통 제조배치(manufacturing batch)로부터 비롯하는 1개 또는 그 이상의 레지스터로 형성될 때 보다 정확하게 제어될 수 있다.

본 발명은 다양한 실행에 있어서 높은 분해능, 높은 다이내믹 범위 및 압축성의 이점을 제공하지만, 본 발명은 특히 상기 저항소자 및 상기 로패스 필터 이외에, 상기 디지털 아날로그 변환기가 디지털 집적회로를 구비하는 실시예에 있어서 강한 이점을 제공한다.

공통 합계노드에 대하여 서로 다른 형태의 구성소자 신호를 효율적으로 구동하기 위해서, 각 출력단은 상기 구성소자 신호를 발생하는 3상태 버퍼를 포함하는 것이 바람직하다.

선택된 펄스폭 변조패턴은 다양한 형태를 취할 수 있다. 일반적으로 말하면, 신호 상태에 있어서의 변환은 전력을 소비한다. 전력 소비를 줄임으로써 휴대용 장치를 장시간 작동시킬 수 있고, 열강화를 줄일 수 있기 때문에, 전력소비를 줄이는 것은 소망의 목적으로서 간주된다. 그러나, 출력 아날로그 신호의 충실도 및 로패스 필터의 효율성을 향상시키기 위해, 상기 펄스폭 변조된 신호는 필요한 듀티 사이클의 가장 낮은 저주파수 푸리에 구성소자 내용과 상기 펄스폭 변조된 신호의 오버샘플링 주파수를 갖는다.

본 발명의 디지털 아날로그 변환기는 많은 다른 물리적인 실체를 나타내는 입력 디지털 신호값을 사용한다. 그러나, 본 발명은 특히 상기 입력 디지털 신호값이 디지털 오디오 샘플이고, 상기 출력 아날로그 신호가 오디오 트랜듀서를 구동할 때 유용하다.

또, 다른 관점으로부터 보면, 본 발명은 입력 디지털 신호값을 출력 아날로그 신호로 변환하는 디지털 아날로그 변환방법을 제공하고, 상기 디지털 아날로그 변환방법은,

신호진폭을 갖는 온신호, 상기 신호진폭을 갖는 펄스폭 변조된 신호, 및 오프신호 중 하나인 구성소자 신호를 발생하고, 서로 다른 출력단에 대한 상기 온신호 및 상기 펄스폭 변조된 신호는 서로 다른 신호진폭을 갖고, 공통 합계노드와 병렬로 접속되어 합계신호를 발생하도록 하게 하는 복수의 출력단의 각각에서 상기 입력 디지털 신호값에 응답하는 단계와,

상기 공통 합계노드에서 상기 합계신호의 어떤 펄스폭 변조된 구성소자를 로패스 필터링하여 상기 출력 아날로그 신호를 발생하는 단계를 구비한다.

다음에, 본 발명의 실시예에 관해서는 첨부된 도면을 참조하면서 단지 예시적으로만 설명할 것이다.

도 1은 입력 디지털 신호값의 일 실시예의 구성을 나타내고,

도 2는 도 1의 입력 디지털 신호값을 디지털 아날로그 변환하는 출력단을 나타내며,

도 3은 도 2에 나타낸 바와 같이 로패스 필터와 협력하는 1세트의 출력단을 나타내고,

도 4는 도 1, 도 2 및 도 3의 시스템의 디지털 아날로그 특성을 나타내며,

도 5는 도 1, 도 2 및 도 3의 시스템에 대하여 서로 다른 코드 선택 비트와 관련된 코드 스티어링을 나타내고,

도 6은 도 1, 도 2 및 도 3의 시스템에 대한 입력 디지털 신호값과 출력 아날로그 신호와의 매핑을 나타내며,

도 7은 입력 디지털 신호값의 다른 실시예의 구성을 나타내고,

도 8은 도 7의 입력 디지털 신호값을 디지털 아날로그 변환하는 출력단을 나타내며,

도 9는 도 8에 나타낸 바와 같이 로패스 필터와 협력하는 1세트의 출력단을 나타내고,

도 10은 도 7, 도 8 및 도 9의 시스템의 디지털 아날로그 특성을 나타내며,

도 11은 도 7, 도 8 및 도 9의 시스템에 대하여 서로 다른 코드 선택 비트와 관련된 코드 스티어링을 나타내고,

도 12는 도 7, 도 8 및 도 9의 시스템에 대하여 입력 디지털 신호값과 출력 아날로그 신호와의 매핑을 나타내며,

도 13은 도 7의 입력 디지털 신호값의 서로 다른 가수값에 대한 펄스폭 변조 인코딩을 나타내고,

도 14는 소정의 듀티 사이클의 참조신호, 참조전압 및 공급/레일 전압 사이의 관계를 나타내며,

도 15는 수정되지 않은 아날로그 신호와 참조전압에서의 매칭 변화를 나타내고,

도 16은 스테레오 오디오 신호가 2개의 2단 디지털 아날로그 변화기에 의해 생성된 후에 로패스 필터되어 증폭되는 다른 실시예를 나타낸다.

도 1은 입력 디지털 신호값 2를 나타낸다. 이 입력 디지털 신호값 2는 한 개의 부호 비트 4, 2개의 코드 선택(지수)비트 6 및 5개의 제어 필드(가수)비트 8로 구성된다. 이 부호비트 4는 디지털 아날로그 변환기에 의해 생성된 출력 아날로그 신호의 극성을 제어한다. 코드 선택 비트 6은 디지털 아날로그 변환기의 출력단 중에서 어느 것이 온신호, 오프신호 또는 펄스폭 변조된 신호를 생성하는가를 제어한다. 이것은 출력 아날로그 신호가 그 위에 존재하는 도 4에 나타낸 특성에 대하여 특정한 코드를 선택하는 것에 대응한다. 제어 필드 비트 8은 디지털 아날로그 변환기의 출력단 중 하나에 의해 생성되는 펄스폭 변조된 신호의 듀티 사이클을 제어한다. 이것은 코드 선택 비트 6에 의해 선택되었던 도 4의 코드에 따른 위치를 지정하는 것에 대응한다. 제어 필드 비트 8 중에서 5개의 비트에 의해 32개의 서로 다른 듀티 사이클이 지정될 수 있다.

도 2는 아날로그 디지털 변환기의 출력단 10을 나타낸다. 5비트 펄스폭 변조 디코더(사실상 모든 출력단 사이에 공용된) 12는 32개의 가능한 듀티 사이클 중에서 한 개를 갖는 펄스폭 변조된 신호 PWM으로 제어 필드 비트 8을 변환한다. 제어 필드 비트 00000은 16/32의 듀티 사이클을 생성한다. 제어 필드 비트 01111은 17/32∼30/32의 듀티 사이클을 생성하는 00001과 01110 사이에 제어필드 비트를 삽입하여 31/32의 듀티 사이클을 생성한다. 제어 필드 비트 10000은 0/32의 듀티 사이클을 생성한다. 제어 필드 비트 11111은 듀티 사이클 1/32∼14/32를 생성하는 10000과 11111 사이에 제어 필드 비트를 삽입하여 15/32가 듀티 사이클을 생성한다.

코드 디코더 14는 코드 선택 비트 6에 응답하여 멀티플렉서 16에 공급되는 코드 스티어링(chord-steering) 출력을 생성한다. 코드 선택 비트 6의 내용에 의존하여, 코드 디코더 14는 코드 스티어링 비트에 의해 멀티플렉서 16을 제어하여 멀티플렉서 16에 의해 출력되는 온신호 18, 오프신호 20 및 펄스폭 변조된 신호를 선택한다. 코드 스티어링 신호와 코드 선택 비트 6의 매핑은 다른 출력단마다 다르기 때문에, 어떤 일정한 코드 선택 비트에 대하여, 멀티플렉서 중 하나가 펄스폭 변조된 신호를 선택할 것이고, 보다 높은 순위의 멀티플렉서는 온신호 18을 선택할 것이며, 보다 낮은 순위의 멀티플렉서는 오프신호 20을 선택할 것이다.

신호비트 4는 3상태 버퍼 22에 입력을 제공한다. 이 3상태 버퍼 22는 멀티플렉서 16의 출력에 의해 게이트되고, 그것의 출력을 집적회로의 출력패드 24에 공급한다. 도 2에서 출력패드 24의 좌측에 있는 구성소자들은 모두 집적회로의 부분이다. 그 후, 출력패드 24로부터의 신호는 출력단의 순서에 의존하는 특정한 값을 갖는 저항소자 26에 전달된다. 저항소자 26은 동일한 값의 레지스터의 회로망으로 형성되고, 동일한 제조배치로부터 형성된다. 이와 같이, 서로 다른 출력단 10에 있어서 각 저항소자 26의 저항값 사이에 정확한 대수 관계가 이루어질 수 있다.

도 3은 4개의 출력단을 갖는 디지털 아날로그 변환기를 나타낸다. 이들 출력단 10은 각 저항소자 26을 통해서 공통 합계노드 28에 접속된다. 이 공통 합계노드 28은 그것의 출력을, 피드백 회로망 34를 갖는 차동 증폭기 32를 구비하는 로패스 필터 30에 전달한다. 참조전압 V/2는 차동 증폭기 32의 비반전 입력에 공급되고, 각 출력단 10으로부터의 구성소자 신호의 합은 공통 합계노드로부터 차동 증폭기 32의 반전입력에 공급된다. 피드백 회로망 34는 펄스폭 변조된 신호의 가장 낮은 푸리에 구성소자보다 실질적으로 낮은 차단 주파수를 갖는 로패스 필터링 특성을 산출하도록 표준실행에 따라 선택된 구성소자 값을 갖는다.

참조전압 V/2는 참조신호 로패스 필터 36을 통해서 전달되는 50%의 듀티 사이클을 갖는 참조신호 RS를 생성하여 참조전압 V/2를 산출하는 집적회로(3상태 출력 버퍼에서의 제조차가 수정될 수 있도록 출력단에 대하여 동일한 3상태 출력버퍼를 갖는다)의 출력패드를 통해서 참조신호회로 27로부터 도출된다. 이와 같이, 레일전압의 변화 등으로 인한, 집적회로에 의해 생성된 신호의 절대값의 변화는, 차동 증폭기 32에 의해 기준점으로서 사용되는 참조전압 V/2에서 동일한 변화가 발생하기 때문에 보상된다.

도 4는 도 3의 회로의 디지털 아날로그 특성을 나타낸다. 이 아날로그 신호는 -480I∼+480I의 범위에 걸쳐서 변하고, 여기서 I는 아날로그신호에서 가장 작은 증가를 제공하는 소정의 전류이다(이 경우에, 대략 V/(8*R)로써 주어지면, 여기서 V는 3상태 버퍼 22가 온될 때 출력패드 24를 구동하는 전압이다). 960I의 이 다이내믹 범위는 10비트를 선형적으로 인코드할 것이다. 그러나, 도 1과 관련하여 설명한 신호의 대수표현은 8비트를 갖는 다이내믹 범위를 달성한다. 입력 디지털 신호값 00∼1f(16진법)는 제 1 코드 38 내에 있고, 각각 1만큼 간격을 둔 32개의 가능한 출력 아날로그 신호 레벨을 제공한다. 제 2 코드 40은 또한 32개의 가능한 아날로그 신호레벨을 제공하지만, 이 시간은 2*I만큼 간격을 둔다. 이 동일한 제 2 코드 40은 4*I 및 8*I만큼 간격을 두고 있는 각 아날로그 신호레벨을 갖는 제 3 코드 42 및 제 4 코드 44로 이어진다. 입력 디지털 신호값의 최상위 비트는 음의 출력 아날로그 신호를 나타내는 "1"이고, 대응하는 음의 코드 38', 40', 42' 및 44'가 사용된다.

아날로그 신호의 다이내믹 범위는 크지만, 보다 높은 레벨의 분해능은 종래의 선형 인코딩보다는 낮다. 그러나, 오디오 신호와 같은 많은 실수명 애플리케이션에 있어서, 이것은, 대수의 특성이 사람의 청취 응답과 잘 매치하여, 오디오 샘플에 대해서 이용할 수 있는 비트 공간을 가장 잘 이용하기 때문에, 중요하지 않다.

도 5는 코드 선택 비트 또는 지수 비트(EXP) 및 서로 다른 출력단 10 내의 각 멀리플렉서에 공급된 코드 스티어링 신호 사이의 관계를 나타낸다. 가장 낮은 순위의 출력단은 가장 큰 크기의 저항소자(이 경우에 8*R)를 갖는 단이고, 그것의 선택된 출력은 EN[0]으로 표시된다. 가장 낮은 코드 38, 38'이 선택될 때, 가장 낮은 순위의 출력단은 보다 높은 순위의 출력단이 오프된 상태에도 불구하고 펄스폭 변조된 구성소자를 생성한다. 지수가 증가함에 따라, 펄스폭 변조된 신호를 생성하는 출력단은 보다 낮은 순위의 출력단이 주로 온상태이고, 나머지의 보다 높은 출력단이 오프인 상태로, 순서대로 이동한다. 가장 높은 순위의 코드 44, 44'가 지수값 11에 의해 선택될 때, 가장 높은 순위의 출력단(저항소자 R에 대응)은 펄스폭 변조된 신호를 생성하고, 보다 낮은 순위의 출력단은 모두 온신호를 생성한다.

도 6은 구성소자 신호 Iout[n]과 로패스 필터된 합계신호 Itot에 대한 입력 디지털 신호값의 부호, 지수, 가수 비트 사이의 관계를 나타낸다. 펄스폭 변조된 신호를 생성하고 있는 이들 출력단에 대하여, 도 6에 주어진 값은 그 단에 대한 상대적인 신호진폭과 곱셈된 일정한 가수에 대한 듀티 사이클이다.

도 7 내지 도 13은 본 발명의 제 2 실시예를 나타낸다. 이 실시예는 상술한 제 1 실시예와 동일한 원리로 동작하지만, 이 경우에는 3비트 지수(코드 선택 비트) 및 4비트 가수(제어 필드 비트)를 사용한다. 이것에 대해서는 도 7에 도시되어 있다.

도 8은 이 경우에 4비트 펄스폭 변조된 디코더 48 및 3개의 지수비트에 응답하는 코드 디코더 50을 포함하는 출력단 46을 나타낸다. 멀티플렉서 52 및 3상태 버퍼 54는 이전에 설명한 것과 동일한 방법으로 동작한다.

도 9는 도 8에 나타낸 8개의 출력단 46으로 구성된 디지털 아날로그 변환기를 나타낸다. 이 경우에, 저항소자는 R과 128*R 사이의 저항값의 범위 내에 있다. 모든 출력단 46으로부터의 출력 구성소자 신호 전류는 로패스 필터되기 전에 공통 합계노드 56에 전달된다. 참조신호회로 47은 참조신호 로패스 필터 49에 의해 로패스 필터되는 50%의 듀티 사이클 참조신호를 생성한다.

도 10은 도 9의 디지털 아날로그 변환기의 특성을 나타낸다. 이 특성은 서로 다른 지수값에 의해 각각 선택되는 8개의 코드로 구성된다. 각 코드 내의 가장 높은 값은 16I, 48I, 112I, 240I, 496I, 1008I, 2032I 및 4080I이다. 이 특성의 전체 다이내믹 범위는 8160I이다. 이 다이내믹 범위는 선형 표현으로 나타내기 위해 통상 13비트를 요구할 것이다. 이 대수의 표현에 있어서, 이것은 최종의 코드 내에서 128I까지 증가하는 스텝 사이즈의 비용으로 단지 8비트 내에 포함된다. 각 코드는 16개의 가능한 균등하게 간격을 둔 레벨을 갖는다.

도 11은 지수값과 코드 디코더 50의 코드 스티어링 출력 사이의 관계를 나타낸다. 이 관계의 패턴은 이전 실시예의 도 5에 나타낸 것과 같다. 지수가 증가함에 따라, 펄스폭 변조된 신호를 생성하고 있는 출력단은 보다 낮은 단이 온이고, 보다 높은 단이 오프인 상태로 순서대로 증가한다.

도 12는 제 2 실시예에서의 구성소자와 전체 신호에 대한 부호, 지수 및 가수 사이의 관계를 나타낸다. 제 1 실시예와 비교하여, 보다 높은 다이내믹 범위는 보다 큰 스텝 사이즈의 비용으로 획득된다. 오디오 신호의 디지털 아날로그 변환에 있어서 이것이 가치 있는 교환이라는 것을 알게 되었다.

도 13은 도 8의 4비트 펄스폭 변조된 디코더 48에 의해 출력된 펄스폭 변조된 신호와 가수값과의 관계를 나타낸다. 1000의 가수값은 모두 16개의 타임 슬롯(오버샘플링 주파수 *16)을 통해서 오프상태에서 존재하는 펄스폭 변조된 신호로 표시된 0/16의 듀티 사이클을 생성한다. 0000의 가수값(제어 필드 비트)은 펄스폭 변조된 신호가 샘플된 타임 슬롯 각 16개 사이에서 오프와 온을 교대시키는 50%의 듀티 사이클을 얻을 수 있다. 8개의 연속적인 온 타임 슬롯 전에 오는 8개의 연속적인 오프 타임 슬롯을 갖기 때문에 50%의 듀티 사이클을 얻을 수 있을 것이다. 그러나, 이러한 디코딩은 로패스 필터가 제거하기 더 어려운 보다 큰 저주파수 푸리에 구성소자 내용을 가질 것이다. 따라서, 도출된 아날로그 신호의 충실도를 향상시키기 위해, 가장 높은 주파수 패턴이 사용된다.

도 8의 실시예에 있어서, 입력 디지털 신호값은 출력되기 전에 디지털 신호 처리 정도에 영향을 받는다. 이 디지털 신호 처리는 디지털 아날로그 변환기에 의해 도입된 위상 시프트의 주파수로 변화 등의 인자를 보상하는데 사용될 수 있다. 펄스폭 변조된 신호에 대해서 100%의 듀티 사이클이 요구되면, 이것은 디지털 신호 처리의 전처리회로에 샘플 데이터를 공급함으로써 획득되고, 이 전처리회로는 4비트 펄스폭 변조된 디코더 48에 과범위의 신호가 공급되는 과범위 상태로 이것들을 밀어 넣는다. 이것은 도 13의 하부라인에 나타나 있다.

도 14는 0과 공급전압 Vrail 사이에서 변하는 레벨과 50%의 듀티 사이클을 갖는 정형파로 구성된 참조신호 58을 나타낸다. 이 참조신호의 평균(로패스 필터된)값은 레일전압의 1/2이고, 참조전압으로서 회로 내의 어떤 다른 곳에 공급된다.

도 15는 a/b가 실질적으로 c/d와 같도록 수정되지 않은 아날로그 신호(공통 노드 신호)에서의 열화로 인한 변화가 참조전압에서의 변화와 어떻게 매치되는가를 나타낸다. 이와 같이, 전압 드리프트, 오프셋 및 회로 내의 공차에 의한 일부 다른 문제들은 참조 입력 레벨로서 참조전압이 공급되는 차동 증폭기에 의해 수정될 수도 있다.

도 16은 관련된 로패스 필터와 그것과 관련된 증폭기를 각각 갖는 2개의 2단 오디오 채널 AOL, AOR을 갖는 또 다른 실시예를 나타낸다. 참조전압 Vref는 로패스 필터되는 출력 Aref에 의해 제공된다. 이 참조전압 Vref는 양쪽 채널의 필터 및 증폭회로에 공급되어 집적회로에 의해 생성되는 신호 AOL, AOR 및 Aref의 변화를 보상한다.

Claims (15)

1. 입력 디지털 신호값(2)을 출력 아날로그 신호(V out)로 변환하는 디지털 아날로그 변환기에 있어서,

   상기 입력 디지털 신호값에 응답하여 신호진폭을 갖는 온신호(1), 상기 신호진폭을 갖는 펄스폭 변조된 신호(PWM) 및 오프신호(0)를 발생하고, 서로 다른 출력단에 대한 상기 온신호 및 상기 펄스폭 변조된 신호는 서로 다른 신호 진폭을 갖고서 공통 합계노드와 병렬로 접속되어 합계신호를 발생하도록 하게 하는 복수의 출력단(10)과,

   상기 공통 합계노드에서 상기 합계신호의 어떤 펄스폭 변조된 구성소자를 로패스 필터링하여 상기 출력 아날로그 신호를 발생하는 로패스 필터(32, 34)를 구비한 것을 특징으로 하는 디지털 아날로그 변환기.
2. 제 1 항에 있어서,

   서로 다른 출력단에 대한 상기 온신호 및 상기 펄스폭 변조된 신호는 대수적으로 관련된 진폭을 갖는 것을 특징으로 하는 디지털 아날로그 변환기.
3. 제 2 항에 있어서,

   상기 신호진폭은 출력값 사이의 2개의 인자에 의해 증가하는 것을 특징으로 하는 디지털 아날로그 변환기.
4. 제 2 항 및 제 3 항 중 어느 한 항에 있어서,

   상기 입력 디지털 신호값의 1개 또는 그 이상의 코드 비트(6)는 상기 출력단 중에서 어느 것이 상기 온신호를 발생하고, 상기 출력단 중에서 어느 것이 상기 펄스폭 변조된 신호를 발생하며, 상기 출력단 중에서 어느 것이 상기 오프신호를 발생하는가를 제어하는 것을 특징으로 하는 디지털 아날로그 변환기.
5. 제 4 항에 있어서,

   주어진 입력 디지털 신호값에 대하여, 상기 출력단 중 한 개만 펄스폭 변조된 신호를 발생하는 펄스폭 변조된 출력단이고, 상기 펄스폭 변조된 출력단보다 낮은 신호진폭을 갖는 어떤 출력단은 온신호를 발생하고, 상기 펄스폭 변조된 출력단보다 높은 신호진폭을 갖는 어떤 출력단은 오프신호를 발생하는 것을 특징으로 하는 디지털 아날로그 변환기.
6. 제 5 항에 있어서,

   상기 입력 디지털 신호값의 복수의 제어 필드 비트(8)는 상기 펄스폭 변조된 신호에 대한 듀티 사이클을 선택하는 것을 특징으로 하는 디지털 아날로그 변환기.
7. 선행의 청구항 중 어느 한 항에 있어서,

   상기 입력 디지털 신호값의 신호 비트(4)는 상기 출력 아날로그 신호의 극성을 선택하는 것을 특징으로 하는 디지털 아날로그 변환기.
8. 선행의 청구항 중 어느 한 항에 있어서,

   상기 로패스 필터는 차동 증폭기(32)를 포함하고, 상기 차동 증폭기에 대한 참조입력(V/2)은 소정의 듀티 사이클의 참조신호로부터 도출된 참조전압인 것을 특징으로 하는 디지털 아날로그 변환기.
9. 선행의 청구항 중 어느 한 항에 있어서,

   각 출력단은 상기 출력단에 대한 상기 신호진폭을 제어하기 위해 저항소자(R)를 포함하는 것을 특징으로 하는 디지털 아날로그 변환기.
10. 제 9 항에 있어서,

    상기 저항소자는 공통 저항값을 갖고 공통 제조배치로부터 생기는 1개 또는 그 이상의 레지스터로 구성되는 것을 특징으로 하는 디지털 아날로그 변환기.
11. 제 8 항 및 제 9 항 중 어느 한 항에 있어서,

    상기 저항소자 및 상기 로패스 필터 이외에, 상기 디지털 아날로그 변환기는 디지털 집적회로를 구비한 것을 특징으로 하는 디지털 아날로그 변환기.
12. 선행의 청구항 중 어느 한 항에 있어서,

    각 출력단은 상기 구성소자 신호를 발생하는 3상태 버퍼(22)를 포함하는 것을 특징으로 하는 디지털 아날로그 변환기.
13. 선행의 청구항 중 어느 한 항에 있어서,

    상기 펄스폭 변조된 신호는 필요한 듀티 사이클에 대한 가장 낮은 저주파수 푸리에 구성소자 내용 및 상기 펄스폭 변조된 신호의 오버샘플링 주파수를 갖는 것을 특징으로 하는 디지털 아날로그 변환기.
14. 선행의 청구항 중 어느 한 항에 있어서,

    상기 입력 디지털 신호값은 디지털 오디오 샘플이고, 상기 출력 아날로그 신호는 오디오 트랜듀서를 구동하는 것을 특징으로 하는 디지털 아날로그 변환기.
15. 입력 디지털 신호값을 출력 아날로그 신호로 변환하는 디지털 아날로그 변환방법에 있어서,

    신호진폭을 갖는 온신호(1), 상기 신호진폭을 갖는 펄스폭 변조된 신호(PWM) 및 오프신호(0)를 발생하고, 서로 다른 출력단에 대한 상기 온신호 및 상기 펄스폭 변조된 신호는 서로 다른 신호 진폭을 갖고서 공통 합계노드와 병렬로 접속되어 합계신호를 발생하도록 하게 하는 복수의 출력단(10)에서 상기 입력 디지털 신호값에 응답하는 단계와,

    상기 공통 합계노드에서 상기 합계신호의 어떤 펄스폭 변조된 구성소자를 로패스 필터링하여 상기 출력 아날로그 신호를 발생하는 단계를 구비한 것을 특징으로 하는 디지털 아날로그 변환방법.