JPS6124332A - A/d変換のビツト数向上方式 - Google Patents
A/d変換のビツト数向上方式Info
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- JPS6124332A JPS6124332A JP14470884A JP14470884A JPS6124332A JP S6124332 A JPS6124332 A JP S6124332A JP 14470884 A JP14470884 A JP 14470884A JP 14470884 A JP14470884 A JP 14470884A JP S6124332 A JPS6124332 A JP S6124332A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は゛、A/D変換のビット数向上方式に関する。
出力データのと、ト数が予め定められているアナログ−
ディジタル(A/D )変換回路を内蔵したワン・チッ
プのプロセッサを使用するとき、出力データのビット数
を増やして変換の分解能を向上するには、従来、所望の
分解能をもつA/D変換回路を付加し接続している。し
かし、亮分解能のA’/D変換回路は高価格であるため
、とれを付加することにより適用機器が高価格になり且
つ余分にスペースを要するので機器が大形化するという
欠点がある。
ディジタル(A/D )変換回路を内蔵したワン・チッ
プのプロセッサを使用するとき、出力データのビット数
を増やして変換の分解能を向上するには、従来、所望の
分解能をもつA/D変換回路を付加し接続している。し
かし、亮分解能のA’/D変換回路は高価格であるため
、とれを付加することにより適用機器が高価格になり且
つ余分にスペースを要するので機器が大形化するという
欠点がある。
本発明の目的は、上述の欠点を除去し既存のA/D変換
向路商略品数が少ない回路を付加することによりビット
数を向上でき、従って低価格で且つ小形に実現し得るA
/D変換のビット数向上刃式を提供することにある。
向路商略品数が少ない回路を付加することによりビット
数を向上でき、従って低価格で且つ小形に実現し得るA
/D変換のビット数向上刃式を提供することにある。
本発明の方式は、アナログ入力信号の電圧に直流電圧を
加算して所定の電圧間隔をもち且つ互いに相異なる複数
の変換用入力電圧を発生する電圧発生回路と、おのおの
一つの前記変換用入力電圧を与えられる複数の入力端を
有し各該入力端に与えられた電圧をそれぞれディジタル
・データに変換して送出するアナログ−ディジタル(A
/D )変換回路と、前記ディジタル・データに対し各
該データの値を全て加算する演算を含む演算処理を施し
て変換出力データとする処理手段とを備えている。
加算して所定の電圧間隔をもち且つ互いに相異なる複数
の変換用入力電圧を発生する電圧発生回路と、おのおの
一つの前記変換用入力電圧を与えられる複数の入力端を
有し各該入力端に与えられた電圧をそれぞれディジタル
・データに変換して送出するアナログ−ディジタル(A
/D )変換回路と、前記ディジタル・データに対し各
該データの値を全て加算する演算を含む演算処理を施し
て変換出力データとする処理手段とを備えている。
次に図面を参照して本発明の詳細な説明する。
第1図および第2図はそれぞれ、本発明の一実施例を示
すプロ、り図および特性図である。ワンチップのプロセ
、す1は、中央処理部(CPU)10と共に、複数の入
力端aないしdをもつアナログ−ディジタル変換回路(
A/D)11を内蔵している。A/D11は、CPUl
0から送られてくるタイミング制御用のクロクク信号に
応じて、入力端aないしdに印加されているアナログ電
圧をディジタル・データに変換し、各データを順次にC
PUl0へ送る。各データは予め定めたビット数(例え
ば8ビツト)をもつディジタル・データである。
すプロ、り図および特性図である。ワンチップのプロセ
、す1は、中央処理部(CPU)10と共に、複数の入
力端aないしdをもつアナログ−ディジタル変換回路(
A/D)11を内蔵している。A/D11は、CPUl
0から送られてくるタイミング制御用のクロクク信号に
応じて、入力端aないしdに印加されているアナログ電
圧をディジタル・データに変換し、各データを順次にC
PUl0へ送る。各データは予め定めたビット数(例え
ば8ビツト)をもつディジタル・データである。
入力アナログ信号の電圧ViU、バッファとして設けた
増幅器2を通ったあと、所定の直流電圧VDを分圧する
ために設けた抵抗R1ないしR@およびダイオードDか
ら成る回路を通って、予め定めた直流電圧を加算された
変換用人力嘗1圧として入力端aないしdに送られる。
増幅器2を通ったあと、所定の直流電圧VDを分圧する
ために設けた抵抗R1ないしR@およびダイオードDか
ら成る回路を通って、予め定めた直流電圧を加算された
変換用人力嘗1圧として入力端aないしdに送られる。
増幅器2は、増幅度が1であり電圧Viをそのまま出力
するが、出力インピーダンスが殆んどゼロであり、抵抗
鶏ないしR6およびダイオードDを通り接地端に流れる
電流の大きさが変動しても出力電圧に変換を生ぜず、バ
ッファとして作用する。なおt圧Viがサンプル・ホー
ルド(8/H)回路から送られてくる場合には、8/H
回路は通常、出力インピーダンスが低い出力用増幅器を
内蔵しているから、増幅器2を省略できる。ダイオード
Dは、直列接続した抵抗ルーないしR6のうちの抵抗R
・、ないしR6の両端間の電圧を一定に保持するための
定電圧ダイオードである。従って、入力端aには電圧■
iに抵抗ル、の両端間電圧を加えた電圧が印加され、入
力端bKは入力端aの電圧に更に抵抗R2の両端間電圧
を加えた電圧が印加され、入力端Cには入力端すの電圧
に更に抵抗R1の両端間電圧を加えた電圧が印加され、
また入力端dには入力端Cの笥、圧に更に抵抗ル。の両
端間電圧を加えた電圧が印加される。
するが、出力インピーダンスが殆んどゼロであり、抵抗
鶏ないしR6およびダイオードDを通り接地端に流れる
電流の大きさが変動しても出力電圧に変換を生ぜず、バ
ッファとして作用する。なおt圧Viがサンプル・ホー
ルド(8/H)回路から送られてくる場合には、8/H
回路は通常、出力インピーダンスが低い出力用増幅器を
内蔵しているから、増幅器2を省略できる。ダイオード
Dは、直列接続した抵抗ルーないしR6のうちの抵抗R
・、ないしR6の両端間の電圧を一定に保持するための
定電圧ダイオードである。従って、入力端aには電圧■
iに抵抗ル、の両端間電圧を加えた電圧が印加され、入
力端bKは入力端aの電圧に更に抵抗R2の両端間電圧
を加えた電圧が印加され、入力端Cには入力端すの電圧
に更に抵抗R1の両端間電圧を加えた電圧が印加され、
また入力端dには入力端Cの笥、圧に更に抵抗ル。の両
端間電圧を加えた電圧が印加される。
第2図において、実線で示した特性3は、A/D11の
変換特性、すなわち入力端aないしdに印加される変換
用入力電圧である入力電圧とこれをディジタル変換して
得られる個別のデータ値との間の変換特性を示す。A/
I)1iの量子化ステップの電圧をΔで表わし、識別レ
ベルの電圧を7丁(j)(但しjは整数を示す)で表わ
すと、電圧vTU)は電圧」・Δおよび(j+1)・Δ
の中央すなわち、 Vr(j)=(j+−)・Δ ・・・・・・・・
・(1)と表わされ、入力電圧(例えば端子aの電圧V
、)が電圧Vr(j−1)およびV T (J )の間
すなわち、VT (j−1)≦V、 −vT(jl
= = −(2)であれば、端子aに対応する個
別データ値は整数jになる、。
変換特性、すなわち入力端aないしdに印加される変換
用入力電圧である入力電圧とこれをディジタル変換して
得られる個別のデータ値との間の変換特性を示す。A/
I)1iの量子化ステップの電圧をΔで表わし、識別レ
ベルの電圧を7丁(j)(但しjは整数を示す)で表わ
すと、電圧vTU)は電圧」・Δおよび(j+1)・Δ
の中央すなわち、 Vr(j)=(j+−)・Δ ・・・・・・・・
・(1)と表わされ、入力電圧(例えば端子aの電圧V
、)が電圧Vr(j−1)およびV T (J )の間
すなわち、VT (j−1)≦V、 −vT(jl
= = −(2)であれば、端子aに対応する個
別データ値は整数jになる、。
本実施例では、それぞれ特性3で示す変換特性で入力端
aないしd(D9!圧■3ないしVdを16のおのディ
ジタル変換して得られる4つの個別データ値をCPU1
Oへ送り、CPUl0でこの4つの個別データ値を加算
したあと2だけ減算する処理を行い、この処理のデータ
を変換出力とする。電圧δを電圧ΔのKK選定し、入力
端aの電圧■3と電圧Viとの差すなわち抵抗R1の両
端間電圧か電圧δ/2になるよう、更に抵抗R2ないし
R4の各両端間電圧が電圧δになるように、を圧Vn1
ダイオードDのツェナー電圧および抵抗R1ないしR6
の各位を設定しである。第2図に例示したディジタル変
捗し、た個別データ値はいずれも整数jであり、また電
圧■。およびVdをディジタル変換した個別データ値は
いずれも整数(j+1)である。このとき、CPU10
で前述の処理を施したあとの処理後データ値は、j+j
+(j+1)+(jば、処理後データ値は整数4jにな
る。同様に、!l数kに対し仮想の識別レベルの電圧W
T(財)を、wT(k)=(k+ ) ・ δ
・・・・・・・・・(3)と定義する
と、 W、(k−1)≦Vi< wT(k) ・
−・・・・・・(4)であれば、この電圧Viに応答し
て得られる処理後データ値は整数kになる。電圧Viを
入力電圧とみなして、これに対する処理後データ値を図
示すると、破線で示した特性4の変換特性が得られる。
aないしd(D9!圧■3ないしVdを16のおのディ
ジタル変換して得られる4つの個別データ値をCPU1
Oへ送り、CPUl0でこの4つの個別データ値を加算
したあと2だけ減算する処理を行い、この処理のデータ
を変換出力とする。電圧δを電圧ΔのKK選定し、入力
端aの電圧■3と電圧Viとの差すなわち抵抗R1の両
端間電圧か電圧δ/2になるよう、更に抵抗R2ないし
R4の各両端間電圧が電圧δになるように、を圧Vn1
ダイオードDのツェナー電圧および抵抗R1ないしR6
の各位を設定しである。第2図に例示したディジタル変
捗し、た個別データ値はいずれも整数jであり、また電
圧■。およびVdをディジタル変換した個別データ値は
いずれも整数(j+1)である。このとき、CPU10
で前述の処理を施したあとの処理後データ値は、j+j
+(j+1)+(jば、処理後データ値は整数4jにな
る。同様に、!l数kに対し仮想の識別レベルの電圧W
T(財)を、wT(k)=(k+ ) ・ δ
・・・・・・・・・(3)と定義する
と、 W、(k−1)≦Vi< wT(k) ・
−・・・・・・(4)であれば、この電圧Viに応答し
て得られる処理後データ値は整数kになる。電圧Viを
入力電圧とみなして、これに対する処理後データ値を図
示すると、破線で示した特性4の変換特性が得られる。
式(3)および(4)を式(1)および(2)と比較対
照すれば明らかなように、特性4の変換特性は、量子化
ステップの電圧ΔのKK相当する電圧aを量子化ステッ
プとした変換特性に等価であり1分解能を4倍向上して
データのビット数を2ビツト増やしたのと等価な変換特
性である。
照すれば明らかなように、特性4の変換特性は、量子化
ステップの電圧ΔのKK相当する電圧aを量子化ステッ
プとした変換特性に等価であり1分解能を4倍向上して
データのビット数を2ビツト増やしたのと等価な変換特
性である。
通常、ワン・チップのプロセッサは複数チャンネルの入
力為子をもつA/D変換回路、例えば8チヤンネルの入
力端子をもつ8ビツトのA/D変換回路、を内蔵したも
のが多く、低価格で容易に入手できる。これに本実施例
を適用して、例えば2チヤンネル入力で10ビツトのA
/D変換を行うことができる。
力為子をもつA/D変換回路、例えば8チヤンネルの入
力端子をもつ8ビツトのA/D変換回路、を内蔵したも
のが多く、低価格で容易に入手できる。これに本実施例
を適用して、例えば2チヤンネル入力で10ビツトのA
/D変換を行うことができる。
なお、本実施例では、ビット数を2ビツト増やす場合を
示したが、一般にaビット(αは整数)増やす場合には
、2個のチャンネル入力端子をもつ人/D変換回路を用
い、各入力端子間電圧δをΔ/(2)に設定すれば良い
。また変換特性での識別レベルの設定方式が異なる場合
には、それに応じて抵抗孔、の両端間電圧と、CPUl
0での処理法とを変更する。例えば、 Vy”(j)=j・Δ ・−・・・・・・・
(5)で表わされる電圧VT (j)を識別レベルと
する場合には、第1図に破線矢印で示すごとく、抵抗R
1を除去して、端子3に増幅器2の出力電圧を直接接続
すると共に、CPUl0では4つの個別データ値を加算
するだけの処理を行えば良い。
示したが、一般にaビット(αは整数)増やす場合には
、2個のチャンネル入力端子をもつ人/D変換回路を用
い、各入力端子間電圧δをΔ/(2)に設定すれば良い
。また変換特性での識別レベルの設定方式が異なる場合
には、それに応じて抵抗孔、の両端間電圧と、CPUl
0での処理法とを変更する。例えば、 Vy”(j)=j・Δ ・−・・・・・・・
(5)で表わされる電圧VT (j)を識別レベルと
する場合には、第1図に破線矢印で示すごとく、抵抗R
1を除去して、端子3に増幅器2の出力電圧を直接接続
すると共に、CPUl0では4つの個別データ値を加算
するだけの処理を行えば良い。
以上に説明したごとく、本発明には既存のA/D変抄回
路に部品数が少ない回路を付加して分解能を向上しビッ
ト数を増やすことができ、従って低価格で且つ小形な回
路でA/D変換のピッl向上方式が得られるという効果
がある。
路に部品数が少ない回路を付加して分解能を向上しビッ
ト数を増やすことができ、従って低価格で且つ小形な回
路でA/D変換のピッl向上方式が得られるという効果
がある。
第1図および第2図はそれぞれ、本発明の一莢施例を示
すブロック図および特性図である。 l・・・・・・プロセッサ、10・・・・・・中央処理
部、11・・・・・・アナログ−ディジタル変抄回路、
2・・・・・・増幅器、a、b、c、d・・・・・・入
力端、D・・・・・・ダイオード、几、ないしR6・・
・・・・抵抗。 第1図
すブロック図および特性図である。 l・・・・・・プロセッサ、10・・・・・・中央処理
部、11・・・・・・アナログ−ディジタル変抄回路、
2・・・・・・増幅器、a、b、c、d・・・・・・入
力端、D・・・・・・ダイオード、几、ないしR6・・
・・・・抵抗。 第1図
Claims (2)
- (1)アナログ入力信号の電圧に直流電圧を加算して所
定の電圧間隔をもち且つ互いに相異なる複数の変換用入
力電圧を発生する電圧発生回路と、おのおの一つの前記
変換用入力電圧を与えられる複数の入力端を有し各該入
力端に与えられた電圧をそれぞれディジタル・データに
変換して送出するアナログ−ディジタル(A/D)変換
回路と、前記ディジタル・データに対し各該データの値
を全て加算する演算を含む演算処理を施して変換出力デ
ータとする処理手段とを備えたことを特徴とするA/D
変換のビット数向上方式。 - (2)前記変換用入力電圧の前記電圧間隔は、前記A/
D変換回路の量子化ステップの電圧を2のべき乗の整数
で除算した電圧に等しく設定した特許請求の範囲第(1
)項記載のA/D変換のビット数向上方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14470884A JPS6124332A (ja) | 1984-07-12 | 1984-07-12 | A/d変換のビツト数向上方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14470884A JPS6124332A (ja) | 1984-07-12 | 1984-07-12 | A/d変換のビツト数向上方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6124332A true JPS6124332A (ja) | 1986-02-03 |
Family
ID=15368438
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14470884A Pending JPS6124332A (ja) | 1984-07-12 | 1984-07-12 | A/d変換のビツト数向上方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6124332A (ja) |
-
1984
- 1984-07-12 JP JP14470884A patent/JPS6124332A/ja active Pending
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