JPS6124332A - Ａ／ｄ変換のビツト数向上方式 - Google Patents
Ａ／ｄ変換のビツト数向上方式Info
- Publication number
- JPS6124332A JPS6124332A JP14470884A JP14470884A JPS6124332A JP S6124332 A JPS6124332 A JP S6124332A JP 14470884 A JP14470884 A JP 14470884A JP 14470884 A JP14470884 A JP 14470884A JP S6124332 A JPS6124332 A JP S6124332A
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- voltage
- conversion
- input
- data
- voltages
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は゛、Ａ／Ｄ変換のビット数向上方式に関する。
出力データのと、ト数が予め定められているアナログ−
ディジタル（Ａ／Ｄ ）変換回路を内蔵したワン・チッ
プのプロセッサを使用するとき、出力データのビット数
を増やして変換の分解能を向上するには、従来、所望の
分解能をもつＡ／Ｄ変換回路を付加し接続している。し
かし、亮分解能のＡ’／Ｄ変換回路は高価格であるため
、とれを付加することにより適用機器が高価格になり且
つ余分にスペースを要するので機器が大形化するという
欠点がある。
ディジタル（Ａ／Ｄ ）変換回路を内蔵したワン・チッ
プのプロセッサを使用するとき、出力データのビット数
を増やして変換の分解能を向上するには、従来、所望の
分解能をもつＡ／Ｄ変換回路を付加し接続している。し
かし、亮分解能のＡ’／Ｄ変換回路は高価格であるため
、とれを付加することにより適用機器が高価格になり且
つ余分にスペースを要するので機器が大形化するという
欠点がある。
本発明の目的は、上述の欠点を除去し既存のＡ／Ｄ変換
向路商略品数が少ない回路を付加することによりビット
数を向上でき、従って低価格で且つ小形に実現し得るＡ
／Ｄ変換のビット数向上刃式を提供することにある。
向路商略品数が少ない回路を付加することによりビット
数を向上でき、従って低価格で且つ小形に実現し得るＡ
／Ｄ変換のビット数向上刃式を提供することにある。
本発明の方式は、アナログ入力信号の電圧に直流電圧を
加算して所定の電圧間隔をもち且つ互いに相異なる複数
の変換用入力電圧を発生する電圧発生回路と、おのおの
一つの前記変換用入力電圧を与えられる複数の入力端を
有し各該入力端に与えられた電圧をそれぞれディジタル
・データに変換して送出するアナログ−ディジタル（Ａ
／Ｄ ）変換回路と、前記ディジタル・データに対し各
該データの値を全て加算する演算を含む演算処理を施し
て変換出力データとする処理手段とを備えている。
加算して所定の電圧間隔をもち且つ互いに相異なる複数
の変換用入力電圧を発生する電圧発生回路と、おのおの
一つの前記変換用入力電圧を与えられる複数の入力端を
有し各該入力端に与えられた電圧をそれぞれディジタル
・データに変換して送出するアナログ−ディジタル（Ａ
／Ｄ ）変換回路と、前記ディジタル・データに対し各
該データの値を全て加算する演算を含む演算処理を施し
て変換出力データとする処理手段とを備えている。
次に図面を参照して本発明の詳細な説明する。
第１図および第２図はそれぞれ、本発明の一実施例を示
すプロ、り図および特性図である。ワンチップのプロセ
、す１は、中央処理部（ＣＰＵ）１０と共に、複数の入
力端ａないしｄをもつアナログ−ディジタル変換回路（
Ａ／Ｄ）１１を内蔵している。Ａ／Ｄ１１は、ＣＰＵｌ
０から送られてくるタイミング制御用のクロクク信号に
応じて、入力端ａないしｄに印加されているアナログ電
圧をディジタル・データに変換し、各データを順次にＣ
ＰＵｌ０へ送る。各データは予め定めたビット数（例え
ば８ビツト）をもつディジタル・データである。
すプロ、り図および特性図である。ワンチップのプロセ
、す１は、中央処理部（ＣＰＵ）１０と共に、複数の入
力端ａないしｄをもつアナログ−ディジタル変換回路（
Ａ／Ｄ）１１を内蔵している。Ａ／Ｄ１１は、ＣＰＵｌ
０から送られてくるタイミング制御用のクロクク信号に
応じて、入力端ａないしｄに印加されているアナログ電
圧をディジタル・データに変換し、各データを順次にＣ
ＰＵｌ０へ送る。各データは予め定めたビット数（例え
ば８ビツト）をもつディジタル・データである。
入力アナログ信号の電圧ＶｉＵ、バッファとして設けた
増幅器２を通ったあと、所定の直流電圧ＶＤを分圧する
ために設けた抵抗Ｒ１ないしＲ＠およびダイオードＤか
ら成る回路を通って、予め定めた直流電圧を加算された
変換用人力嘗１圧として入力端ａないしｄに送られる。
増幅器２を通ったあと、所定の直流電圧ＶＤを分圧する
ために設けた抵抗Ｒ１ないしＲ＠およびダイオードＤか
ら成る回路を通って、予め定めた直流電圧を加算された
変換用人力嘗１圧として入力端ａないしｄに送られる。
増幅器２は、増幅度が１であり電圧Ｖｉをそのまま出力
するが、出力インピーダンスが殆んどゼロであり、抵抗
鶏ないしＲ６およびダイオードＤを通り接地端に流れる
電流の大きさが変動しても出力電圧に変換を生ぜず、バ
ッファとして作用する。なおｔ圧Ｖｉがサンプル・ホー
ルド（８／Ｈ）回路から送られてくる場合には、８／Ｈ
回路は通常、出力インピーダンスが低い出力用増幅器を
内蔵しているから、増幅器２を省略できる。ダイオード
Ｄは、直列接続した抵抗ルーないしＲ６のうちの抵抗Ｒ
・、ないしＲ６の両端間の電圧を一定に保持するための
定電圧ダイオードである。従って、入力端ａには電圧■
ｉに抵抗ル、の両端間電圧を加えた電圧が印加され、入
力端ｂＫは入力端ａの電圧に更に抵抗Ｒ２の両端間電圧
を加えた電圧が印加され、入力端Ｃには入力端すの電圧
に更に抵抗Ｒ１の両端間電圧を加えた電圧が印加され、
また入力端ｄには入力端Ｃの笥、圧に更に抵抗ル。の両
端間電圧を加えた電圧が印加される。
するが、出力インピーダンスが殆んどゼロであり、抵抗
鶏ないしＲ６およびダイオードＤを通り接地端に流れる
電流の大きさが変動しても出力電圧に変換を生ぜず、バ
ッファとして作用する。なおｔ圧Ｖｉがサンプル・ホー
ルド（８／Ｈ）回路から送られてくる場合には、８／Ｈ
回路は通常、出力インピーダンスが低い出力用増幅器を
内蔵しているから、増幅器２を省略できる。ダイオード
Ｄは、直列接続した抵抗ルーないしＲ６のうちの抵抗Ｒ
・、ないしＲ６の両端間の電圧を一定に保持するための
定電圧ダイオードである。従って、入力端ａには電圧■
ｉに抵抗ル、の両端間電圧を加えた電圧が印加され、入
力端ｂＫは入力端ａの電圧に更に抵抗Ｒ２の両端間電圧
を加えた電圧が印加され、入力端Ｃには入力端すの電圧
に更に抵抗Ｒ１の両端間電圧を加えた電圧が印加され、
また入力端ｄには入力端Ｃの笥、圧に更に抵抗ル。の両
端間電圧を加えた電圧が印加される。
第２図において、実線で示した特性３は、Ａ／Ｄ１１の
変換特性、すなわち入力端ａないしｄに印加される変換
用入力電圧である入力電圧とこれをディジタル変換して
得られる個別のデータ値との間の変換特性を示す。Ａ／
Ｉ）１ｉの量子化ステップの電圧をΔで表わし、識別レ
ベルの電圧を７丁（ｊ）（但しｊは整数を示す）で表わ
すと、電圧ｖＴＵ）は電圧」・Δおよび（ｊ＋１）・Δ
の中央すなわち、 Ｖｒ（ｊ）＝（ｊ＋−）・Δ ・・・・・・・・
・（１）と表わされ、入力電圧（例えば端子ａの電圧Ｖ
、）が電圧Ｖｒ（ｊ−１）およびＶ Ｔ （Ｊ ）の間
すなわち、ＶＴ （ｊ−１）≦Ｖ、 −ｖＴ（ｊｌ
＝ ＝ −（２）であれば、端子ａに対応する個
別データ値は整数ｊになる、。
変換特性、すなわち入力端ａないしｄに印加される変換
用入力電圧である入力電圧とこれをディジタル変換して
得られる個別のデータ値との間の変換特性を示す。Ａ／
Ｉ）１ｉの量子化ステップの電圧をΔで表わし、識別レ
ベルの電圧を７丁（ｊ）（但しｊは整数を示す）で表わ
すと、電圧ｖＴＵ）は電圧」・Δおよび（ｊ＋１）・Δ
の中央すなわち、 Ｖｒ（ｊ）＝（ｊ＋−）・Δ ・・・・・・・・
・（１）と表わされ、入力電圧（例えば端子ａの電圧Ｖ
、）が電圧Ｖｒ（ｊ−１）およびＶ Ｔ （Ｊ ）の間
すなわち、ＶＴ （ｊ−１）≦Ｖ、 −ｖＴ（ｊｌ
＝ ＝ −（２）であれば、端子ａに対応する個
別データ値は整数ｊになる、。
本実施例では、それぞれ特性３で示す変換特性で入力端
ａないしｄ（Ｄ９！圧■３ないしＶｄを１６のおのディ
ジタル変換して得られる４つの個別データ値をＣＰＵ１
Ｏへ送り、ＣＰＵｌ０でこの４つの個別データ値を加算
したあと２だけ減算する処理を行い、この処理のデータ
を変換出力とする。電圧δを電圧ΔのＫＫ選定し、入力
端ａの電圧■３と電圧Ｖｉとの差すなわち抵抗Ｒ１の両
端間電圧か電圧δ／２になるよう、更に抵抗Ｒ２ないし
Ｒ４の各両端間電圧が電圧δになるように、を圧Ｖｎ１
ダイオードＤのツェナー電圧および抵抗Ｒ１ないしＲ６
の各位を設定しである。第２図に例示したディジタル変
捗し、た個別データ値はいずれも整数ｊであり、また電
圧■。およびＶｄをディジタル変換した個別データ値は
いずれも整数（ｊ＋１）である。このとき、ＣＰＵ１０
で前述の処理を施したあとの処理後データ値は、ｊ＋ｊ
＋（ｊ＋１）＋（ｊば、処理後データ値は整数４ｊにな
る。同様に、！ｌ数ｋに対し仮想の識別レベルの電圧Ｗ
Ｔ（財）を、ｗＴ（ｋ）＝（ｋ＋ ） ・ δ
・・・・・・・・・（３）と定義する
と、 Ｗ、（ｋ−１）≦Ｖｉ＜ ｗＴ（ｋ） ・
−・・・・・・（４）であれば、この電圧Ｖｉに応答し
て得られる処理後データ値は整数ｋになる。電圧Ｖｉを
入力電圧とみなして、これに対する処理後データ値を図
示すると、破線で示した特性４の変換特性が得られる。
ａないしｄ（Ｄ９！圧■３ないしＶｄを１６のおのディ
ジタル変換して得られる４つの個別データ値をＣＰＵ１
Ｏへ送り、ＣＰＵｌ０でこの４つの個別データ値を加算
したあと２だけ減算する処理を行い、この処理のデータ
を変換出力とする。電圧δを電圧ΔのＫＫ選定し、入力
端ａの電圧■３と電圧Ｖｉとの差すなわち抵抗Ｒ１の両
端間電圧か電圧δ／２になるよう、更に抵抗Ｒ２ないし
Ｒ４の各両端間電圧が電圧δになるように、を圧Ｖｎ１
ダイオードＤのツェナー電圧および抵抗Ｒ１ないしＲ６
の各位を設定しである。第２図に例示したディジタル変
捗し、た個別データ値はいずれも整数ｊであり、また電
圧■。およびＶｄをディジタル変換した個別データ値は
いずれも整数（ｊ＋１）である。このとき、ＣＰＵ１０
で前述の処理を施したあとの処理後データ値は、ｊ＋ｊ
＋（ｊ＋１）＋（ｊば、処理後データ値は整数４ｊにな
る。同様に、！ｌ数ｋに対し仮想の識別レベルの電圧Ｗ
Ｔ（財）を、ｗＴ（ｋ）＝（ｋ＋ ） ・ δ
・・・・・・・・・（３）と定義する
と、 Ｗ、（ｋ−１）≦Ｖｉ＜ ｗＴ（ｋ） ・
−・・・・・・（４）であれば、この電圧Ｖｉに応答し
て得られる処理後データ値は整数ｋになる。電圧Ｖｉを
入力電圧とみなして、これに対する処理後データ値を図
示すると、破線で示した特性４の変換特性が得られる。
式（３）および（４）を式（１）および（２）と比較対
照すれば明らかなように、特性４の変換特性は、量子化
ステップの電圧ΔのＫＫ相当する電圧ａを量子化ステッ
プとした変換特性に等価であり１分解能を４倍向上して
データのビット数を２ビツト増やしたのと等価な変換特
性である。
照すれば明らかなように、特性４の変換特性は、量子化
ステップの電圧ΔのＫＫ相当する電圧ａを量子化ステッ
プとした変換特性に等価であり１分解能を４倍向上して
データのビット数を２ビツト増やしたのと等価な変換特
性である。
通常、ワン・チップのプロセッサは複数チャンネルの入
力為子をもつＡ／Ｄ変換回路、例えば８チヤンネルの入
力端子をもつ８ビツトのＡ／Ｄ変換回路、を内蔵したも
のが多く、低価格で容易に入手できる。これに本実施例
を適用して、例えば２チヤンネル入力で１０ビツトのＡ
／Ｄ変換を行うことができる。
力為子をもつＡ／Ｄ変換回路、例えば８チヤンネルの入
力端子をもつ８ビツトのＡ／Ｄ変換回路、を内蔵したも
のが多く、低価格で容易に入手できる。これに本実施例
を適用して、例えば２チヤンネル入力で１０ビツトのＡ
／Ｄ変換を行うことができる。
なお、本実施例では、ビット数を２ビツト増やす場合を
示したが、一般にａビット（αは整数）増やす場合には
、２個のチャンネル入力端子をもつ人／Ｄ変換回路を用
い、各入力端子間電圧δをΔ／（２）に設定すれば良い
。また変換特性での識別レベルの設定方式が異なる場合
には、それに応じて抵抗孔、の両端間電圧と、ＣＰＵｌ
０での処理法とを変更する。例えば、 Ｖｙ”（ｊ）＝ｊ・Δ ・−・・・・・・・
（５）で表わされる電圧ＶＴ （ｊ）を識別レベルと
する場合には、第１図に破線矢印で示すごとく、抵抗Ｒ
１を除去して、端子３に増幅器２の出力電圧を直接接続
すると共に、ＣＰＵｌ０では４つの個別データ値を加算
するだけの処理を行えば良い。
示したが、一般にａビット（αは整数）増やす場合には
、２個のチャンネル入力端子をもつ人／Ｄ変換回路を用
い、各入力端子間電圧δをΔ／（２）に設定すれば良い
。また変換特性での識別レベルの設定方式が異なる場合
には、それに応じて抵抗孔、の両端間電圧と、ＣＰＵｌ
０での処理法とを変更する。例えば、 Ｖｙ”（ｊ）＝ｊ・Δ ・−・・・・・・・
（５）で表わされる電圧ＶＴ （ｊ）を識別レベルと
する場合には、第１図に破線矢印で示すごとく、抵抗Ｒ
１を除去して、端子３に増幅器２の出力電圧を直接接続
すると共に、ＣＰＵｌ０では４つの個別データ値を加算
するだけの処理を行えば良い。
以上に説明したごとく、本発明には既存のＡ／Ｄ変抄回
路に部品数が少ない回路を付加して分解能を向上しビッ
ト数を増やすことができ、従って低価格で且つ小形な回
路でＡ／Ｄ変換のピッｌ向上方式が得られるという効果
がある。
路に部品数が少ない回路を付加して分解能を向上しビッ
ト数を増やすことができ、従って低価格で且つ小形な回
路でＡ／Ｄ変換のピッｌ向上方式が得られるという効果
がある。
第１図および第２図はそれぞれ、本発明の一莢施例を示
すブロック図および特性図である。 ｌ・・・・・・プロセッサ、１０・・・・・・中央処理
部、１１・・・・・・アナログ−ディジタル変抄回路、
２・・・・・・増幅器、ａ、ｂ、ｃ、ｄ・・・・・・入
力端、Ｄ・・・・・・ダイオード、几、ないしＲ６・・
・・・・抵抗。 第１図
すブロック図および特性図である。 ｌ・・・・・・プロセッサ、１０・・・・・・中央処理
部、１１・・・・・・アナログ−ディジタル変抄回路、
２・・・・・・増幅器、ａ、ｂ、ｃ、ｄ・・・・・・入
力端、Ｄ・・・・・・ダイオード、几、ないしＲ６・・
・・・・抵抗。 第１図
Claims (2)
- （１）アナログ入力信号の電圧に直流電圧を加算して所
定の電圧間隔をもち且つ互いに相異なる複数の変換用入
力電圧を発生する電圧発生回路と、おのおの一つの前記
変換用入力電圧を与えられる複数の入力端を有し各該入
力端に与えられた電圧をそれぞれディジタル・データに
変換して送出するアナログ−ディジタル（Ａ／Ｄ）変換
回路と、前記ディジタル・データに対し各該データの値
を全て加算する演算を含む演算処理を施して変換出力デ
ータとする処理手段とを備えたことを特徴とするＡ／Ｄ
変換のビット数向上方式。 - （２）前記変換用入力電圧の前記電圧間隔は、前記Ａ／
Ｄ変換回路の量子化ステップの電圧を２のべき乗の整数
で除算した電圧に等しく設定した特許請求の範囲第（１
）項記載のＡ／Ｄ変換のビット数向上方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14470884A JPS6124332A (ja) | 1984-07-12 | 1984-07-12 | Ａ／ｄ変換のビツト数向上方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14470884A JPS6124332A (ja) | 1984-07-12 | 1984-07-12 | Ａ／ｄ変換のビツト数向上方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6124332A true JPS6124332A (ja) | 1986-02-03 |
Family
ID=15368438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14470884A Pending JPS6124332A (ja) | 1984-07-12 | 1984-07-12 | Ａ／ｄ変換のビツト数向上方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6124332A (ja) |
-
1984
- 1984-07-12 JP JP14470884A patent/JPS6124332A/ja active Pending
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