JPH06252757A - ディジタル・アナログ変換装置 - Google Patents

Abstract

(57)【要約】 【目的】平滑するＬＰＦの時定数を小さくしても安定し
た出力が得られ、且つ変換スピードの早いディジタル・
アナログ変換回路を実現するとともに集積回路からの出
力信号線を抑えることのできるディジタル・アナログ変
換装置の提供を目的とする。 【構成】本発明のディジタル・アナログ変換装置は、Ｎ
ビット（Ｎは整数）のカウント信号を出力するカウンタ
手段１と、このカウンタ手段１の出力信号を所定位置の
ビットを入れ置き換えることにより変換するビット出力
変換手段２と、任意のＮビットのディジタル信号が入力
され、この任意のＮビットのディジタル信号と前記ビッ
ト出力変換手段２の出力の大小を比較して前記入力ディ
ジタル信号に応じたデューティ比のパルスを出力する大
小比較手段３と、前記大小比較手段３の出力を平滑する
ためのフィルタ手段４とを具備したことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル信号処理を
行った信号をアナログ信号に変換するディジタル・アナ
ログ変換装置に関する。

【０００２】

【従来の技術】一般に、人間が理解可能な信号としてア
ナログ信号が上げられるが、現在電気的信号処理を行う
場合、アナログ信号をディジタル信号に変換し信号処理
をするケースが増えている。その理由としては、ディジ
タル信号の方が数値の演算が容易に行えるため情報の圧
縮が出き、たとえばアナログ信号で信号処理をする場合
には、規模が大きくなるほどノイズに対して影響を受け
易いが、ディジタル信号処理ではノイズに対する心配が
ないためである。

【０００３】このようにディジタル信号処理は大きな利
点を持っているが、人間が直接理解しうる信号はやはり
アナログ信号にほかならない。したがってアナログ信号
をディジタル信号に変換したり、また逆にディジタル信
号をアナログ信号変換する装置の必要性が出てくる。

【０００４】そこで、一例としてディジタル信号をアナ
ログ信号に変換する場合を考えてみる。

【０００５】ディジタル信号は、Ｄ（ｎ）、Ｄ（ｎ−
１）、Ｄ（ｎ−２）、‥‥Ｄ（２）、Ｄ（１）、Ｄ
（φ）と示すようにｎビットの２進数データから一つの
信号レベルを表している。そしてそれぞれのデータの重
みの関係を表すと、Ｄ（ｎ）＝Ｄ（ｎ−１）＊２
となる。

【０００６】このようなディジタル信号をアナログ信号
に変換するディジタル・アナログ回路の従来例を図４及
び図５に示す。ここで、図４はＲ−２Ｒ抵抗ラダー方式
を示す回路図であり、図５は加算方式を示す回路図であ
る。

【０００７】図４において、このＲ−２Ｒ抵抗ラダー方
式の端子Ｄ（０）〜Ｄ（７）はディジタル信号入力端子
であり、Ｄ（０）が最下位ビット（ＬＳＢ）、Ｄ（７）
が最上位ビットである。また、これらの端子には図示は
しないが各々スイッチ手段が設けられ、すべて２Ｒの抵
抗が並列に設けられて構成している。さらに一定の基準
電圧Ｖｒが供給されている。

【０００８】上記のような構成のＲ−２Ｒ抵抗ラダー方
式の回路では、たとえばディジタル値がすべて１すなわ
ち最大値のディジタル信号が入力した場合、この時のア
ナログ出力電圧Ｖｍａｘは、

【数１】 また、図５に示す加算方式のディジタル・アナログ回路
では、ディジタル信号入力端子Ｄ（０）〜Ｄ（７）が図
４と同様に設けられ、Ｄ（０）が最下位ビット（ＬＳ
Ｂ）、Ｄ（７）が最上位ビットとなっている。また、図
示はしないがこれらには各々スイッチ手段が設けられて
おり、基準電圧Ｖｒが供給されている。

【０００９】つまり、重み付けされた電流が図示はしな
いが出力抵抗によって加算され、アナログ出力電圧を得
ている。

【００１０】上記のように２つの方式においては、いず
れも抵抗比によりアナログ信号を得ている。しかし、確
かに理論的にはディジタル信号をアナログ信号に変換で
きるが、実際にこの回路を実現しようとすると大きな問
題がある。それは使用する抵抗の精度である。

【００１１】たとえば、抵抗１つ１つを測定し、こうし
て選択された高精度の抵抗を使用するのであれば問題は
ないが、通常は集積回路でディジタル・アナログ回路を
構成するのが一般的である。しかしながらこの場合、集
積回路の半導体で抵抗を構成することになり、すなわち
高精度にするには非常に困難である。また、このような
回路を集積回路に内蔵した場合、ディジタル信号がアナ
ログ信号に漏れ込み、互いに悪影響を及ぼしやすいとい
う不具合が生じる。またそれとは逆に集積回路に対し
て、ディジタル・アナログ回路を外付けにする場合を考
えてみると、集積回路からの出力信号線がディジタルデ
ータのビット数必要になり、それにともない出力ピンが
それだけ多くなるという不都合が生じてしまう。

【００１２】そこで高精度の抵抗を使用しないで精度と
安定度に優れたディジタル・アナログ回路を考えると、
パルス積分方式のものが考えられる。

【００１３】図６はパルス積分方式のアナログ変換装置
を示す構成図であり、図７は従来のパルス波形を示し、
図８は図６の動作を説明する説明図である。

【００１４】図６の装置は、出力端子Ｑａ〜Ｑｈを有
し、ロウレベル・ハイレベルの一周期を決定するための
基準カウンタ回路６１と、この基準カウンタ回路６１の
出力とディジタル信号入力端子Ｄ（０）〜Ｄ（７）から
入力されるディジタル信号の大小を比較する大小コンパ
レータ６２と、この大小コンパレータ６２の出力パルス
を積分し平滑を行うためのＬＰＦ６３とで構成されてい
る。また、アナログ信号に変換された後、アナログ信号
検出端子６ａによって出力するようになっている。

【００１５】したがって、この方式によれば、基準カウ
ンタ回路６１と大小コンパレータ６２とで構成されるデ
ィジタルデューティ比較回路により、任意のＮビットの
ディジタル信号を１ビットのパルス波形信号（パルスの
デューティ比に変換）として得ることができる。そし
て、この回路を集積回路に内蔵すれば、出力信号を一本
にすることができる。

【００１６】動作原理としては、ある１周期でロウレベ
ル期間とハイレベル期間の比を変換することで、アナロ
グ信号のレベルを変化させようとするものである。つま
り、図７に示すようなデューティ比の異なる信号をコン
デンサＣと抵抗Ｒで構成される１次ＬＰＦにより平滑を
行うことで、アナログ出力が得られるようにしている。
図８において、たとえば前記カウンタ回路６１の出力
を３ビットとした場合、前記カウンタ回路６１の出力が
そのまま大小コンパレータ６２に入力され、この大小コ
ンパレータ６２で比較を行う数値が規則的に増加してい
る。このため、大小コンパレータ６２の出力信号は、た
とえば、アナログ信号に変換したいディジタルデータ値
を４とした場合、カウンタ値０から３までがハイレベル
になり、４から７までがロウレベルとなっている。そし
てこの信号を前記ＬＰＦ６３により積分平滑を行うこと
でアナログ信号を得ることができる。しかしながら上記
のような場合では、大小コンパレータ６２の出力信号は
図８に示すような周期で出力されており、つまりＬＰＦ
６３のカットオフ周波数が低く、このためＬＰＦ時定数
の大きい数値を必要としてしまう。すなわち結果的には
ディジタル・アナログ変換のスピードが遅くなってしま
っていた。

【００１７】また、前記ＬＰＦの時定数を小さくすると
図９に示すように出力電圧は、ディジタルデータ値の中
心値の近いほど電圧変動が大きくなる。すなわち安定度
が得られないという問題がある。

【００１８】したがって、このパルス積分方式のディジ
タル・アナログ回路は、ＬＰＦによりパルスの平滑を行
っているのでリプルの無い安定した出力を得るために
は、前述したように十分大きな時定数を持ったＬＰＦが
必要となり、そのため変換スピードが遅くなってしまう
という欠点があった。

【００１９】

【発明が解決しようとする課題】以上の如く、ディジタ
ル信号をアナログ信号に変換する回路において、パルス
積分方式は精度と安定度には非常に優れているが、パル
スを平滑するためのＬＰＦの時定数を大きくしなければ
ならず、変換スピードが遅いという問題点があった。ま
た、ディジタル・アナログ回路を外付けにすると集積回
路からの出力信号線がディジタルデータのビット数分必
要になるという問題点があった。

【００２０】そこで本発明は、この問題に鑑みてなされ
たもので、平滑するＬＰＦの時定数を小さくしても安定
して出力が得られ、且つ変換するスピードの早いディジ
タル・アナログ変換回路を実現するとともに集積回路か
らの出力信号線を抑えることのできるディジタル・アナ
ログ変換装置の提供を目的とする。

【００２１】

【課題を解決するための手段】本発明によるディジタル
・アナログ変換装置は、Ｎビット（Ｎは整数）のカウン
ト信号を出力するカウンタ手段と、このカウンタ手段の
出力信号を所定位置のビットを入れ置き換えることによ
り変換するビット出力変換手段と、任意のＮビットのデ
ィジタル信号が入力され、この任意のＮビットのディジ
タル信号と前記ビット出力変換手段の出力の大小を比較
して前記入力ディジタル信号に応じたデューティ比のパ
ルスを出力する大小比較手段と、前記大小比較手段の出
力を平滑するためのフィルタ手段とを具備したことを特
徴とする。

【００２２】

【作用】上記手段により、ロウレベル・ハイレベル１周
期の中でハイレベル期間パルスを１周期の間で均等に分
散させることにより、ＬＰＦ時定数を小さくすることが
できる。また、回路規模的には従来の回路と同規模で実
現することができる。

【００２３】

【実施例】実施例について図面を参照して説明する。図
１は本発明のディジタル・アナログ変換装置の一実施例
を示す構成図である。 図１において、ディジタル・ア
ナログ変換装置は、出力端子Ｑａ〜Ｑｈを有し、ロウレ
ベルハイレベルの１周期を決定するための基準カウント
回路１と、この基準カウント回路１の出力のうち上位ビ
ットと下位ビットを中心のビットを対称にビットを並び
変えるビット出力変換手段としてのビット出力変換回路
２と、このビット出力変換回路２の出力とアナログ信号
に変換したいディジタル信号の大小を比較する大小コン
パレータ３と、この大小コンパレータ３の出力パルスを
積分し平滑を行うためのＬＰＦ４とで構成されている。
また、アナログ信号を出力するアナログ信号検出端子１
ａが設けられている。

【００２４】このような構成のディジタル・アナログ変
換装置は、図６の従来例にはビット出力変換回路２を用
いて構成されており、他の構成用件は従来例と同様であ
る。したがって回路としてはビット番号の接続を変換し
ているだけなので、回路増加とは成らず、コスト的にも
従来と同様である。

【００２５】ここで図１の動作を図２乃至図８を比較参
照して詳細に説明する。

【００２６】図２は、図１のディジタル・アナログ変換
装置の動作を説明する図であり、カウンタ出力を３ビッ
トとした場合の例を示している。まず、従来例である図
６においては、カウンタ回路６１の出力はそのまま大小
コンパレータ６２に入力している。したがって、大小コ
ンパレータ６２で比較を行う数値は規則的に増加してい
く。一方、図１については、カウンタ回路１の出力がビ
ット出力変換回路２を介して大小コンパレータ３に入力
されている。このため、本実施例においても、従来例と
同様にカウンタ１の出力は規則的に増加していく。しか
しながら、図１に示すようにビット出力変換回路２を通
ることにより、大小コンパレータ３で比較を行う数値は
カウンタ１の１周期の中で分散される結果となる。

【００２７】また、図６及び図１におけるカウンタ回路
の出力が共に規則的に増加していることから、アナログ
信号に変換したいディジタルデータ値との大小比較を行
うと、たとえばディジタルデータ値が４であった場合、
図８に示すように大小コンパレータ６２の出力信号は、
カウンタ０から３までがハイレベル、４から７までがロ
ウレベルとなる。そして、前記信号をＬＰＦ６３により
積分平滑を行うことでアナログ信号が得られることにな
る。

【００２８】ところが、図１においては、カウンタ１の
出力はビット出力変換回路２により、図２に示すように
０、４、２、６、１、５、３、７とカウンタ値の順番が
バラバラとなり、ディジタルデータ値が４であった場
合、大小コンパレータ３の出力信号は、ハイ、ロウ、ハ
イ、ロウ、ハイ、ロウ、ハイ、ロウ、といった具合に１
つおきにレベルが変化する。そして、前記信号をＬＰＦ
４により積分平滑を行うことで前記図８と同様にアナロ
グ信号を得ることができる。

【００２９】さて、ここで図８と図２に示される大小コ
ンパレータの出力を比較すると、従来の出力に比べ、本
実施例の出力は４倍の周期で信号が出力されているのが
判る。つまり、周波数が４倍となっているということは
ＬＰＦのカットオフ周波数を上げることが出来るという
ことである。すなわち、これはＬＰＦ時定数を小さくす
ることであり、結果的にディジタル・アナログ変換のス
ピードが上がるということになる。

【００３０】したがって、ディジタル・アナログ変換装
置において、図１におけるビット出力変換回路２を用い
ることにより、回路規模的に付加回路を増やすことな
く、また現状のコストでＬＰＦの時定数を小さくするこ
とができ、すなわちディジタル・アナログ変換のスピー
ドを上げることを可能とした。

【００３１】次に、本実施例のディジタル・アナログ変
換装置の安定度について図３及び図９を比較参照しなが
ら説明する。

【００３２】図３は図１の装置の出力電圧の変動を示す
特性図であり、図９は従来の図６の装置の出力電圧の変
動を示す特性図である。尚、図３及び図９においては、
出力電圧の変動が分かりやすいようにともにＬＰＦの時
定数を小さくした場合にし、またディジタル値を８ビッ
トとしている。図３乃至図９において、縦軸は出力電圧
を示し、横軸はディジタル値を示している。

【００３３】まず、ディジタル値０及び２５５の場合で
あるが、大小コンパレータ出力はすべてロウレベルかハ
イレベルのため出力電圧の変動は無い。そこでディジタ
ル値１及び２５４と、さらに中心値１２８の場合での出
力電圧の変動を見てみる。

【００３４】たとえば、最初にディジタル値１を出力し
た場合には、図３における電圧変動と図９における電圧
変動は同じであり、（Ａ）レベルとなる。また、８ビッ
ト２５４を出力した場合にも、やはり図３と図９におけ
る電圧変動は同じであり（Ａ）レベルとなる。しかしな
がら８ビット中心値１２８の場合、図９においての電圧
変動は、（Ｂ）レベルとなり、（Ａ）レベルの大きさに
比べかなり出力電圧の変動が大きくなる。ところが、本
発明の場合においては図３における出力電圧の変動は、
（Ｃ）レベルとなり、（Ａ）レベルに比べて小さくな
る。つまり、これは中心値に近い程パルスの周波数成分
が高くなるためである。

【００３５】以上の如く、たとえば従来例と同様の時定
数のＬＰＦを使用した場合においても、本発明の出力電
圧の変動の最大値は、従来の出力電圧の変動の最小値と
同様であり、特にディジタルの中心値においては、かな
りの安定度が得られることができる。したがって、従来
に比べ変換の安定度に関しても大きく効果を上げること
ができる。また、このディジタル・アナログの出力電圧
を各種の制御信号として使用する場合、ディジタルの中
心値を制御信号の調整範囲の中心とすることにより、高
精度の制御が可能となることは勿論である。

【００３６】

【発明の効果】以上述べたように本発明によれば、１周
期の中でハイレベル期間のパルスを１周期の間で均等に
分散させることにより、ＬＰＦ時定数を小さくすること
を可能にするとともにパルス積分方式で安定度を上げ、
且つ変換スピードを上げることが実現できる。また、回
路規模的には従来の回路と同様の規模で性能アップを実
現できる。

【図面の簡単な説明】

【図１】図１乃至図３は本発明に係るディジタル・アナ
ログ変換装置の一実施例を示し、図１は構成図である。

【図２】図１の装置の動作を説明する説明図である。

【図３】図１の装置の出力電圧変動を示す特性図であ
る。

【図４】Ｒ−２Ｒ抵抗ラダー方式を示すディジタル・ア
ナログ変換回路図である。

【図５】加算方式を示すディジタル・アナログ変換回路
図である。

【図６】従来におけるディジタル・アナログ変換装置を
示す構成図である。

【図７】従来のパルス波形を示す波形図である。

【図８】図６の装置の動作を説明する説明図である。

【図９】図６の装置の出力電圧変動を示す特性図であ
る。

【符号の説明】

１、６１…基準カウンタ回路 ２…ビット出力変換回路 ３、６２…大小コンパレータ ４、６３…ＬＰＦ １ａ、４ａ、５ａ、６ａ、…アナログ信号検出端子

Claims (1)

【特許請求の範囲】
1. 【請求項１】Ｎビット（Ｎは整数）のカウント信号を出
   力するカウンタ手段と、 このカウンタ手段の出力信号を所定位置のビットを入れ
   置き換えることにより変換するビット出力変換手段と、 任意のＮビットのディジタル信号が入力され、この任意
   のＮビットのディジタル信号と前記ビット出力変換手段
   の出力の大小を比較して前記入力ディジタル信号に応じ
   たデューティ比のパルスを出力する大小比較手段と、 前記大小比較手段の出力を平滑するためのフィルタ手段
   とを具備したことを特徴とするディジタル・アナログ変
   換装置。