JPH06197021A - アナログデイジタル変換回路 - Google Patents
アナログデイジタル変換回路Info
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- JPH06197021A JPH06197021A JP35683792A JP35683792A JPH06197021A JP H06197021 A JPH06197021 A JP H06197021A JP 35683792 A JP35683792 A JP 35683792A JP 35683792 A JP35683792 A JP 35683792A JP H06197021 A JPH06197021 A JP H06197021A
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Abstract
(57)【要約】
【目的】本発明は、アナログデイジタル変換回路におい
て、従来に比して小さいチツプ面積によつて非線形特性
のアナログデイジタル変換回路を実現する。 【構成】直列接続された複数の抵抗に入力アナログ信号
を入力し、この抵抗列を介して非線形の電圧勾配によつ
て入力信号を減衰する。続いて減衰された減衰アナログ
信号を一定の電圧勾配が与えられる基準電圧と比較手段
において比較する。これにより非線形の変換特性を簡易
な接続のみによつて実現でき、従来のような非線形回路
やデイジタルアナログ変換回路を同一チツプ内に設けな
くとも良く、従来に比して回路面積を一段と小さくする
ことができる。
て、従来に比して小さいチツプ面積によつて非線形特性
のアナログデイジタル変換回路を実現する。 【構成】直列接続された複数の抵抗に入力アナログ信号
を入力し、この抵抗列を介して非線形の電圧勾配によつ
て入力信号を減衰する。続いて減衰された減衰アナログ
信号を一定の電圧勾配が与えられる基準電圧と比較手段
において比較する。これにより非線形の変換特性を簡易
な接続のみによつて実現でき、従来のような非線形回路
やデイジタルアナログ変換回路を同一チツプ内に設けな
くとも良く、従来に比して回路面積を一段と小さくする
ことができる。
Description
【０００１】
【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段（図２） 作用（図１及び図３） 実施例（図１〜図３） （１）抵抗分割によるフルスケール拡大の原理（図１） （２）実施例の全体構成（図２） （３）実施例の動作及び効果（図３） （４）他の実施例 発明の効果
【０００２】
【産業上の利用分野】本発明はアナログデイジタル変換
回路に関し、特に並列（フラツシユ）型のアナログデイ
ジタル変換回路に適用して好適なものである。
回路に関し、特に並列（フラツシユ）型のアナログデイ
ジタル変換回路に適用して好適なものである。
【０００３】
【従来の技術】従来、オーデイオ機器や計測器等の各分
野では録音又は再生対象であるオーデイオ信号等、各種
のアナログ信号をデイジタル信号として信号処理するた
め各種のアナログデイジタル変換回路（以下、Ａ−Ｄ変
換回路という）が使用分野や要求される精度等に応じて
使い分けられている。
野では録音又は再生対象であるオーデイオ信号等、各種
のアナログ信号をデイジタル信号として信号処理するた
め各種のアナログデイジタル変換回路（以下、Ａ−Ｄ変
換回路という）が使用分野や要求される精度等に応じて
使い分けられている。
【０００４】例えばデイジタル信号のビツト数を一定値
以下に抑え込む必要がある場合には、アナログ信号を非
線形に圧縮してデイジタル信号に変換する方式のＡ−Ｄ
変換回路が用いられる。例えばこの種のＡ−Ｄ変換回路
では、演算増幅器に入力される入力信号ＶINの圧縮比を
定めるデイジタルアナログ変換回路（以下、Ｄ−Ａ変換
回路という）と、Ａ−Ｄ変換された出力をＤ−Ａ変換回
路に帰還して信号レベルを決定する出力レベル検出回路
をＡ−Ｄ変換回路と同一チツプ内に配置するのが一般的
である。
以下に抑え込む必要がある場合には、アナログ信号を非
線形に圧縮してデイジタル信号に変換する方式のＡ−Ｄ
変換回路が用いられる。例えばこの種のＡ−Ｄ変換回路
では、演算増幅器に入力される入力信号ＶINの圧縮比を
定めるデイジタルアナログ変換回路（以下、Ｄ−Ａ変換
回路という）と、Ａ−Ｄ変換された出力をＤ−Ａ変換回
路に帰還して信号レベルを決定する出力レベル検出回路
をＡ−Ｄ変換回路と同一チツプ内に配置するのが一般的
である。
【０００５】
【発明が解決しようとする課題】ところがこの回路構成
ではＡ−Ｄ変換回路の他に圧縮のための回路が必要とな
つて部品点数が多くならざるを得ず、面積が大きくなる
ために集積化には不向きであつた。またＡ−Ｄ変換出力
を帰還するためにはＤ−Ａ変換回路等が必要でクロツク
信号のタイミング制御が複雑となり、かつ入力信号の遅
延のため高速化に不向きであつた。このためこの種の機
能を有し、かつ小型のＡ−Ｄ変換回路の実現が望まれて
いる。
ではＡ−Ｄ変換回路の他に圧縮のための回路が必要とな
つて部品点数が多くならざるを得ず、面積が大きくなる
ために集積化には不向きであつた。またＡ−Ｄ変換出力
を帰還するためにはＤ−Ａ変換回路等が必要でクロツク
信号のタイミング制御が複雑となり、かつ入力信号の遅
延のため高速化に不向きであつた。このためこの種の機
能を有し、かつ小型のＡ−Ｄ変換回路の実現が望まれて
いる。
【０００６】本発明は以上の点を考慮してなされたもの
で、従来に比して小さいチツプ面積によつて非線形の変
換特性を実現することができるアナログデイジタル変換
回路を提案しようとするものである。
で、従来に比して小さいチツプ面積によつて非線形の変
換特性を実現することができるアナログデイジタル変換
回路を提案しようとするものである。
【０００７】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、基準電圧ＶREFT及びＶREFBを一定
の電圧勾配によつて分圧した複数の基準電位ＶREFiと入
力アナログ信号ＶINとを比較手段Ｃに入力し、比較結果
に基づいて入力アナログ信号ＶINをデイジタル信号に変
換して出力するアナログデイジタル変換回路において、
複数の抵抗ｒiが直列接続されてなる抵抗列ｒに入力ア
ナログ信号ＶINを入力し、当該抵抗列ｒを介して非線形
の電圧勾配によつて減衰された入力アナログ信号ＶINを
減衰アナログ信号ＶINi として複数の比較手段Ｃに入力
し、当該減衰アナログ信号ＶINiと複数の基準電位ＶREF
iとの比較結果に基づいて入力アナログ信号ＶINi をデ
イジタル信号に変換する。
め本発明においては、基準電圧ＶREFT及びＶREFBを一定
の電圧勾配によつて分圧した複数の基準電位ＶREFiと入
力アナログ信号ＶINとを比較手段Ｃに入力し、比較結果
に基づいて入力アナログ信号ＶINをデイジタル信号に変
換して出力するアナログデイジタル変換回路において、
複数の抵抗ｒiが直列接続されてなる抵抗列ｒに入力ア
ナログ信号ＶINを入力し、当該抵抗列ｒを介して非線形
の電圧勾配によつて減衰された入力アナログ信号ＶINを
減衰アナログ信号ＶINi として複数の比較手段Ｃに入力
し、当該減衰アナログ信号ＶINiと複数の基準電位ＶREF
iとの比較結果に基づいて入力アナログ信号ＶINi をデ
イジタル信号に変換する。
【０００８】また本発明においては、複数の抵抗が直列
接続される抵抗列ｒの各抵抗ｒi には各抵抗値の間に非
線形の関係が成り立ち、抵抗列ｒは各抵抗によつて入力
アナログ信号ＶINを順次減衰し、各抵抗ｒi の接続中点
より減衰アナログ信号ＶINを出力する。
接続される抵抗列ｒの各抵抗ｒi には各抵抗値の間に非
線形の関係が成り立ち、抵抗列ｒは各抵抗によつて入力
アナログ信号ＶINを順次減衰し、各抵抗ｒi の接続中点
より減衰アナログ信号ＶINを出力する。
【０００９】
【作用】直列接続された複数の抵抗ｒi に入力アナログ
信号ＶINを入力し、この抵抗列ｒを介して非線形の電圧
勾配によつて減衰された減衰アナログ信号ＶINi と一定
の電圧勾配が与えられる基準電圧ＶREFiとを比較手段Ｃ
において比較することにより、非線形の変換特性を有す
るアナログデイジタル変換回路を従来に比して一段と小
さい回路面積によつて構成することができる。
信号ＶINを入力し、この抵抗列ｒを介して非線形の電圧
勾配によつて減衰された減衰アナログ信号ＶINi と一定
の電圧勾配が与えられる基準電圧ＶREFiとを比較手段Ｃ
において比較することにより、非線形の変換特性を有す
るアナログデイジタル変換回路を従来に比して一段と小
さい回路面積によつて構成することができる。
【００１０】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００１１】（１）抵抗分割によるフルスケール拡大の
原理 参照電位ＶREF の電圧勾配に対して異なる電圧勾配によ
つて入力アナログ信号ＶINを減衰し、減衰された減衰ア
ナログ信号と参照電位ＶREF を比較することにより入力
アナログ信号ＶINのフルスケールを参照電位ＶREF のフ
ルスケールまで拡大する。
原理 参照電位ＶREF の電圧勾配に対して異なる電圧勾配によ
つて入力アナログ信号ＶINを減衰し、減衰された減衰ア
ナログ信号と参照電位ＶREF を比較することにより入力
アナログ信号ＶINのフルスケールを参照電位ＶREF のフ
ルスケールまで拡大する。
【００１２】ここでは入力アナログ信号ＶINの電圧勾配
を参照電位の電圧勾配に対して２分の１に設定し、入力
アナログ信号ＶINのフルスケールを参照電位ＶREF のフ
ルスケールまで２倍に拡大する場合について８ビツト分
解能を有するＡ−Ｄ変換回路を例にとつて説明する。
を参照電位の電圧勾配に対して２分の１に設定し、入力
アナログ信号ＶINのフルスケールを参照電位ＶREF のフ
ルスケールまで２倍に拡大する場合について８ビツト分
解能を有するＡ−Ｄ変換回路を例にとつて説明する。
【００１３】図１において横軸はコンパレータの段数を
示し、縦軸に各コンパレータに入力される参照電位ＶRE
F 及び減衰アナログ信号ＶINi の電位を示している。こ
こで２５５個のコンパレータ群の両端に位置するコンパ
レータＣ１及びＣ２５５には基準電位の最大電位ＶREFT
及び最小電位ＶREFBがそれぞれ与えられており、中間に
位置するコンパレータＣ２〜Ｃ２５４には最大電位ＶRE
FT及び最小電位ＶREFBを結ぶ実線上に一定電圧ごと並ぶ
２５３個の参照電位ＶREFiが与えられている。
示し、縦軸に各コンパレータに入力される参照電位ＶRE
F 及び減衰アナログ信号ＶINi の電位を示している。こ
こで２５５個のコンパレータ群の両端に位置するコンパ
レータＣ１及びＣ２５５には基準電位の最大電位ＶREFT
及び最小電位ＶREFBがそれぞれ与えられており、中間に
位置するコンパレータＣ２〜Ｃ２５４には最大電位ＶRE
FT及び最小電位ＶREFBを結ぶ実線上に一定電圧ごと並ぶ
２５３個の参照電位ＶREFiが与えられている。
【００１４】一方、入力アナログ信号ＶINは直列接続さ
れた２５６個の分圧抵抗のそれぞれによつて参照電位の
電圧勾配（図１において実線で示す）に対して半分の電
圧勾配（図１において点線で示す）で減少されて各コン
パレータＣ１〜Ｃ２５５に与えられる。このため１番目
のコンパレータＣ１と２５５番目のコンパレータＣ２５
５には参照電位のフルスケール（すなわちＶREFT−ＶRE
FB）に対して２分の１の電位差が生じることになる。
れた２５６個の分圧抵抗のそれぞれによつて参照電位の
電圧勾配（図１において実線で示す）に対して半分の電
圧勾配（図１において点線で示す）で減少されて各コン
パレータＣ１〜Ｃ２５５に与えられる。このため１番目
のコンパレータＣ１と２５５番目のコンパレータＣ２５
５には参照電位のフルスケール（すなわちＶREFT−ＶRE
FB）に対して２分の１の電位差が生じることになる。
【００１５】従つて入力アナログ信号ＶINを参照電位の
最大値ＶREFTからフルスケールの中央値まで変化させれ
ば、すなわち参照電位のフルスケールの上半分を入力ア
ナログ信号のフルスケールとすれば、入力アナログ信号
ＶINに対して定まる一連の減衰アナログ信号と参照電位
ＶREFiとの電位の大小関係が反転するコンパレータの位
置は１番目のコンパレータＣ１から２５５番目のコンパ
レータＣ２５５まで移動する。
最大値ＶREFTからフルスケールの中央値まで変化させれ
ば、すなわち参照電位のフルスケールの上半分を入力ア
ナログ信号のフルスケールとすれば、入力アナログ信号
ＶINに対して定まる一連の減衰アナログ信号と参照電位
ＶREFiとの電位の大小関係が反転するコンパレータの位
置は１番目のコンパレータＣ１から２５５番目のコンパ
レータＣ２５５まで移動する。
【００１６】これにより減衰アナログ信号の電位と参照
電位の大小関係が逆転するコンパレータＣi の位置を求
めれば入力アナログ信号ＶINをデイジタルデータに変換
することができる。このとき入力アナログ信号ＶINのフ
ルスケールは参照電位ＶREF のフルスケールに対して２
分の１で良いため、入力アナログ信号ＶINの駆動段にか
かる負荷は小さくなり、ＳＮ比を向上できる。
電位の大小関係が逆転するコンパレータＣi の位置を求
めれば入力アナログ信号ＶINをデイジタルデータに変換
することができる。このとき入力アナログ信号ＶINのフ
ルスケールは参照電位ＶREF のフルスケールに対して２
分の１で良いため、入力アナログ信号ＶINの駆動段にか
かる負荷は小さくなり、ＳＮ比を向上できる。
【００１７】（２）実施例の全体構成 図２において、１は全体としてＮビツトの分解能を有す
る非線形型Ａ−Ｄ変換回路を示し、分圧抵抗列ｒによつ
て発生された減衰信号ＶＩと基準抵抗列Ｒによつて発生
された基準電圧ＶＲをコンパレータＣにおいて比較し、
比較結果をエンコーダ２及び出力回路３を介して出力す
るようになされている。
る非線形型Ａ−Ｄ変換回路を示し、分圧抵抗列ｒによつ
て発生された減衰信号ＶＩと基準抵抗列Ｒによつて発生
された基準電圧ＶＲをコンパレータＣにおいて比較し、
比較結果をエンコーダ２及び出力回路３を介して出力す
るようになされている。
【００１８】ここで分圧抵抗列ｒは、ｎ個の分圧抵抗ｒ
i （i ＝１、２、３……ｎ）の直列接続よりなり、入力
信号ＶINを所定の割合で減衰し、ｎ＋１個の減衰信号Ｖ
Ｉ（ＶIN0 〜ＶINn ）を各コンパレータＣ（Ｃ0 、Ｃ1
、Ｃ2 ……Ｃn ）に供給するようになされている。
i （i ＝１、２、３……ｎ）の直列接続よりなり、入力
信号ＶINを所定の割合で減衰し、ｎ＋１個の減衰信号Ｖ
Ｉ（ＶIN0 〜ＶINn ）を各コンパレータＣ（Ｃ0 、Ｃ1
、Ｃ2 ……Ｃn ）に供給するようになされている。
【００１９】また基準抵抗列Ｒは、ｎ個の基準抵抗Ｒi
（i ＝１、２、３……ｎ）の直列接続よりなり、基準電
位ＶREFT及びＶREFBを分割してｎ＋１個の参照電圧ＶＲ
（ＶR1〜ＶRn）を発生してコンパレータＣの他方の入力
端に供給するようになされている。
（i ＝１、２、３……ｎ）の直列接続よりなり、基準電
位ＶREFT及びＶREFBを分割してｎ＋１個の参照電圧ＶＲ
（ＶR1〜ＶRn）を発生してコンパレータＣの他方の入力
端に供給するようになされている。
【００２０】因に分圧抵抗列ｒ及び基準抵抗列Ｒの各抵
抗列にはそれぞれ同一の電流を供給する電流源Ｉ１及び
Ｉ２が接続されており、共通接続点に各分圧抵抗ｒｉ及
び準抵抗Ｒｉの抵抗値に比例した電圧降下を生じさせる
ようになされている。
抗列にはそれぞれ同一の電流を供給する電流源Ｉ１及び
Ｉ２が接続されており、共通接続点に各分圧抵抗ｒｉ及
び準抵抗Ｒｉの抵抗値に比例した電圧降下を生じさせる
ようになされている。
【００２１】ここで分圧抵抗ｒｉの抵抗値にはコンパレ
ータＣによる比較結果を非線形とし、かつ入力ダイナミ
ツクレンジを２分の１とするため、次式
ータＣによる比較結果を非線形とし、かつ入力ダイナミ
ツクレンジを２分の１とするため、次式
【数１】
【数２】 に示す条件が要求される。
【００２２】このとき各分圧抵抗ｒi の抵抗値を定める
抵抗比αは、（１）式を（２）式に代入することにより
求めることができる。まず（１）式を（２）式の左辺に
代入すると、次式
抵抗比αは、（１）式を（２）式に代入することにより
求めることができる。まず（１）式を（２）式の左辺に
代入すると、次式
【数３】 が得られる。
【００２３】この実施例の場合、各基準抵抗Ｒi （ｉ＝
１、２……ｎ）の抵抗値はいずれも等しいためこれをＲ
1 とすると、（３）式は次式のように変形することがで
きる。
１、２……ｎ）の抵抗値はいずれも等しいためこれをＲ
1 とすると、（３）式は次式のように変形することがで
きる。
【数４】
【００２４】ここで一端が基準電位ＶREFTに接続される
分圧抵抗ｒ1 及び基準抵抗Ｒ1 の抵抗値が互いに等しい
とすると、（４）式の両辺から抵抗値の項を消去するこ
とができ、次式
分圧抵抗ｒ1 及び基準抵抗Ｒ1 の抵抗値が互いに等しい
とすると、（４）式の両辺から抵抗値の項を消去するこ
とができ、次式
【数５】 となる。
【００２５】この（５）式より抵抗比αの値を求めるた
め、抵抗比αを未知数βを用いて、次式
め、抵抗比αを未知数βを用いて、次式
【数６】 とおく。このとき抵抗比αのｎ乗を未知数βの展開式を
用いて２次の項まで求めると、次式
用いて２次の項まで求めると、次式
【数７】 が得られ、この（７）式を用いて（５）式を整理する
と、次式
と、次式
【数８】 のように未知数βと定数ｎの式となる。
【００２６】この（８）式を整理して未知数βを求める
と、次式
と、次式
【数９】 となり、（６）式に代入すれば抵抗比αは、次式
【数１０】 に定めれば良いことが分かる。
【００２７】従つて３ビツトの分解能を有するＡ−Ｄ変
換回路１の場合、分圧抵抗ｒ及び基準抵抗Ｒに（１）式
及び（２）式の条件を満足させるには各抵抗値が７／８
（＝１−１／８）の割合で順に小さくなる８個の抵抗値
を接続すれば良い。
換回路１の場合、分圧抵抗ｒ及び基準抵抗Ｒに（１）式
及び（２）式の条件を満足させるには各抵抗値が７／８
（＝１−１／８）の割合で順に小さくなる８個の抵抗値
を接続すれば良い。
【００２８】（３）実施例の動作及び効果 以上の構成において、分圧抵抗ｒi の抵抗比αが１の場
合とそれ以外の場合に分けて説明する。分圧抵抗ｒの抵
抗比αが１のとき、ｎ個の分圧抵抗ｒi は基準抵抗列Ｒ
が発生する参照電位ＶＲ（図３において基準電位ＶREFT
及びＶREFBを結ぶ直線）に対して入力信号ＶINi を２分
の１の傾きかつ一定の割合で減衰させる。
合とそれ以外の場合に分けて説明する。分圧抵抗ｒの抵
抗比αが１のとき、ｎ個の分圧抵抗ｒi は基準抵抗列Ｒ
が発生する参照電位ＶＲ（図３において基準電位ＶREFT
及びＶREFBを結ぶ直線）に対して入力信号ＶINi を２分
の１の傾きかつ一定の割合で減衰させる。
【００２９】このため各コンパレータＣに入力される各
減衰信号ＶINi は、最上位の減衰信号ＶIN0 に対して参
照電位のフルスケール（すなわちＶREFT−ＶREFB）の２
分の１内に全て含まれ、線形に圧縮された各減衰信号Ｖ
INi がコンパレータＣに入力されることになる。
減衰信号ＶINi は、最上位の減衰信号ＶIN0 に対して参
照電位のフルスケール（すなわちＶREFT−ＶREFB）の２
分の１内に全て含まれ、線形に圧縮された各減衰信号Ｖ
INi がコンパレータＣに入力されることになる。
【００３０】従つて入力信号ＶINがダイナミツクレンジ
内を変動する際における各減衰信号ＶINi が参照電位Ｖ
REFiと交差するコンパレータＣの位置（図３において白
丸で示す）は、入力信号ＶINが減少するに従つて参照電
位の傾きを示す直線上を左上隅から右下隅に順に移動
し、入力信号ＶINが参照電位のフルスケールの２分の１
になつたとき右下隅に交点が移る。
内を変動する際における各減衰信号ＶINi が参照電位Ｖ
REFiと交差するコンパレータＣの位置（図３において白
丸で示す）は、入力信号ＶINが減少するに従つて参照電
位の傾きを示す直線上を左上隅から右下隅に順に移動
し、入力信号ＶINが参照電位のフルスケールの２分の１
になつたとき右下隅に交点が移る。
【００３１】このように分圧抵抗ｒi の抵抗比αを一定
とし、かつ分圧抵抗ｒi の抵抗値を全て基準抵抗Ｒi の
抵抗値の２分の１としたことにより、Ａ−Ｄ変換回路１
に入力する入力信号ＶINのダイナミツクレンジは参照電
位の２分の１で良い。この結果、入力信号ＶINを増幅す
る増幅段の負担が軽減され、ＳＮ比も従来に比して一段
と向上される。
とし、かつ分圧抵抗ｒi の抵抗値を全て基準抵抗Ｒi の
抵抗値の２分の１としたことにより、Ａ−Ｄ変換回路１
に入力する入力信号ＶINのダイナミツクレンジは参照電
位の２分の１で良い。この結果、入力信号ＶINを増幅す
る増幅段の負担が軽減され、ＳＮ比も従来に比して一段
と向上される。
【００３２】一方、分圧抵抗ｒの抵抗比αが１より小さ
いとき、入力信号ＶINは直列接続されたｎ個の分圧抵抗
ｒi によつて順に減衰され、ｎ段目の分圧抵抗ｒn より
出力される減衰信号ＶINn の電位は抵抗比αが１の場合
と同様に入力信号ＶINの電位に対して参照電位のフルス
ケール（すなわちＶREFT−ＶREFB）の２分の１分低い電
位となる。
いとき、入力信号ＶINは直列接続されたｎ個の分圧抵抗
ｒi によつて順に減衰され、ｎ段目の分圧抵抗ｒn より
出力される減衰信号ＶINn の電位は抵抗比αが１の場合
と同様に入力信号ＶINの電位に対して参照電位のフルス
ケール（すなわちＶREFT−ＶREFB）の２分の１分低い電
位となる。
【００３３】ところでこの場合、分圧抵抗ｒi の抵抗値
は段数が大きくなるに従つて等比的に小さくなるように
設定されているため、各分圧抵抗ｒi の接続中点より出
力される減衰信号ＶINi が描く曲線は下に凸の曲線とな
る。このため入力信号ＶINの電位に対して減衰信号ＶIN
i が参照電位ＶREFiより初めて大きくなるコンパレータ
Ｃi の位置は抵抗比αが１の場合に比して大きな方に移
動する。
は段数が大きくなるに従つて等比的に小さくなるように
設定されているため、各分圧抵抗ｒi の接続中点より出
力される減衰信号ＶINi が描く曲線は下に凸の曲線とな
る。このため入力信号ＶINの電位に対して減衰信号ＶIN
i が参照電位ＶREFiより初めて大きくなるコンパレータ
Ｃi の位置は抵抗比αが１の場合に比して大きな方に移
動する。
【００３４】この入力信号ＶINの大きさと、減衰信号Ｖ
INi が参照電位ＶREFiより大きくなる位置との関係をコ
ンパレータＣの位置を用いて表すこととし、抵抗比αが
１の場合に減衰信号ＶINi が並ぶ直線上に黒丸を用いて
表示すると、変換曲線は図３のような上に凸の曲線にな
る。
INi が参照電位ＶREFiより大きくなる位置との関係をコ
ンパレータＣの位置を用いて表すこととし、抵抗比αが
１の場合に減衰信号ＶINi が並ぶ直線上に黒丸を用いて
表示すると、変換曲線は図３のような上に凸の曲線にな
る。
【００３５】この場合、抵抗比αが１より小さいときに
おける減衰信号ＶINi と参照電位ＶREFiとの大小関係が
切り換わる位置は、抵抗比αが１の場合における直線上
の白丸の位置（ｎ／１０、２ｎ／１０、……、ｎ／２、
……）から曲線上の黒丸の位置（４ｎ／１０、ｎ／２、
……、８ｎ／１０、……）に移り、非線形の入出力特性
が現れることが分る。
おける減衰信号ＶINi と参照電位ＶREFiとの大小関係が
切り換わる位置は、抵抗比αが１の場合における直線上
の白丸の位置（ｎ／１０、２ｎ／１０、……、ｎ／２、
……）から曲線上の黒丸の位置（４ｎ／１０、ｎ／２、
……、８ｎ／１０、……）に移り、非線形の入出力特性
が現れることが分る。
【００３６】この特性曲線によつて入力信号ＶINを符号
化することにより、出力回路３から出力されるデイジタ
ルデータは入力信号ＶINを非線形に圧縮した信号を符号
化したのと同じ出力となる。
化することにより、出力回路３から出力されるデイジタ
ルデータは入力信号ＶINを非線形に圧縮した信号を符号
化したのと同じ出力となる。
【００３７】またこのときＡ−Ｄ変換回路１に入力する
入力信号ＶINのダイナミツクレンジは参照電位の２分の
１で良いため、抵抗比αが１の場合と同様、入力信号Ｖ
INを増幅する増幅段の負担を軽減することができ、ＳＮ
比を従来に比して一段と向上することができる。
入力信号ＶINのダイナミツクレンジは参照電位の２分の
１で良いため、抵抗比αが１の場合と同様、入力信号Ｖ
INを増幅する増幅段の負担を軽減することができ、ＳＮ
比を従来に比して一段と向上することができる。
【００３８】以上の構成によれば、入力信号ＶINを減衰
してコンパレータＣに供給する分圧抵抗列ｒの抵抗値を
抵抗比αの等比数列の関係にすることにより、入力信号
ＶINを非線形に圧縮してＡ−Ｄ変換する場合と同じ変換
結果を得ることができる。これにより従来方式のＡ−Ｄ
変換回路では必要であつたＤ−Ａ変換回路や圧縮回路を
集積回路内からなくすことができ、回路面積を一段と小
さくすることができる。また出力信号を入力側に帰還し
なくとも良いため高速処理に適し、タイミング制御も簡
易にすることができる。
してコンパレータＣに供給する分圧抵抗列ｒの抵抗値を
抵抗比αの等比数列の関係にすることにより、入力信号
ＶINを非線形に圧縮してＡ−Ｄ変換する場合と同じ変換
結果を得ることができる。これにより従来方式のＡ−Ｄ
変換回路では必要であつたＤ−Ａ変換回路や圧縮回路を
集積回路内からなくすことができ、回路面積を一段と小
さくすることができる。また出力信号を入力側に帰還し
なくとも良いため高速処理に適し、タイミング制御も簡
易にすることができる。
【００３９】（４）他の実施例 なお上述の実施例においては、Ａ−Ｄ変換回路に入力さ
れる入力信号ＶINを等価的に２倍に拡大する場合につい
て述べたが、本発明はこれに限らず、任意の倍率に拡大
する場合にも広く適用し得る。
れる入力信号ＶINを等価的に２倍に拡大する場合につい
て述べたが、本発明はこれに限らず、任意の倍率に拡大
する場合にも広く適用し得る。
【００４０】また上述の実施例においては、入力信号Ｖ
INを減衰する分圧抵抗列ｒの全抵抗値を基準抵抗列Ｒの
全抵抗値の２分の１に設定する場合について述べたが、
本発明はこれに限らず、任意の比に設定しても良い。
INを減衰する分圧抵抗列ｒの全抵抗値を基準抵抗列Ｒの
全抵抗値の２分の１に設定する場合について述べたが、
本発明はこれに限らず、任意の比に設定しても良い。
【００４１】さらに上述の実施例においては、分圧抵抗
ｒi の抵抗値を変数ｉについて等比数列となるように設
定する場合について述べたが、本発明はこれに限らず、
分圧抵抗が変数ｉについて指数関数や２次関数等、他の
関数によつて与えられるようにしても良い。
ｒi の抵抗値を変数ｉについて等比数列となるように設
定する場合について述べたが、本発明はこれに限らず、
分圧抵抗が変数ｉについて指数関数や２次関数等、他の
関数によつて与えられるようにしても良い。
【００４２】さらに上述の実施例においては、分圧抵抗
ｒi の抵抗値を基準抵抗Ｒi の抵抗値に対して小さく
し、入力信号ＶINを等価的に拡大してＡ−Ｄ変換する場
合について述べたが、本発明はこれに限らず、分圧抵抗
ｒi の抵抗値を基準抵抗Ｒi の抵抗値に対して大きく
し、入力信号ＶINを等価的に圧縮してＡ−Ｄ変換しても
良い。
ｒi の抵抗値を基準抵抗Ｒi の抵抗値に対して小さく
し、入力信号ＶINを等価的に拡大してＡ−Ｄ変換する場
合について述べたが、本発明はこれに限らず、分圧抵抗
ｒi の抵抗値を基準抵抗Ｒi の抵抗値に対して大きく
し、入力信号ＶINを等価的に圧縮してＡ−Ｄ変換しても
良い。
【００４３】さらに上述の実施例においては、入力信号
ＶINを全範囲に亘つて非線形に拡大してＡ−Ｄ変換する
場合について述べたが、本発明はこれに限らず、一部範
囲についてのみ非線形に拡大し、他の範囲は線形に拡大
してＡ−Ｄ変換しても良い。
ＶINを全範囲に亘つて非線形に拡大してＡ−Ｄ変換する
場合について述べたが、本発明はこれに限らず、一部範
囲についてのみ非線形に拡大し、他の範囲は線形に拡大
してＡ−Ｄ変換しても良い。
【００４４】さらに上述の実施例においては、分圧抵抗
列ｒ及び基準抵抗列Ｒにそれぞれ接続される定電流源Ｉ
１及びＩ２に同一の電流を流す場合について述べたが、
本発明はこれに限らず、任意の比の電流が流れるように
設定しても良い。
列ｒ及び基準抵抗列Ｒにそれぞれ接続される定電流源Ｉ
１及びＩ２に同一の電流を流す場合について述べたが、
本発明はこれに限らず、任意の比の電流が流れるように
設定しても良い。
【００４５】さらに上述の実施例においては、本発明を
並列型のＡ−Ｄ変換回路に適用する場合について述べた
が、本発明はこれに限らず、他の方式のＡ−Ｄ変換回路
にも適用し得る。
並列型のＡ−Ｄ変換回路に適用する場合について述べた
が、本発明はこれに限らず、他の方式のＡ−Ｄ変換回路
にも適用し得る。
【００４６】
【発明の効果】上述のように本発明によれば、直列接続
された複数の抵抗に入力アナログ信号を入力し、この抵
抗列を介して非線形の電圧勾配によつて入力信号を減衰
し、減衰された減衰アナログ信号を一定の電圧勾配が与
えられる基準電圧と比較することにより、非線形の変換
特性を有するアナログデイジタル変換回路を従来に比し
て一段と小さい回路面積によつて実現することができ
る。
された複数の抵抗に入力アナログ信号を入力し、この抵
抗列を介して非線形の電圧勾配によつて入力信号を減衰
し、減衰された減衰アナログ信号を一定の電圧勾配が与
えられる基準電圧と比較することにより、非線形の変換
特性を有するアナログデイジタル変換回路を従来に比し
て一段と小さい回路面積によつて実現することができ
る。
【図１】本発明によるアナログデイジタル変換回路に用
いられる変換原理の説明に供する特性曲線図である。
いられる変換原理の説明に供する特性曲線図である。
【図２】本発明によるアナログデイジタル変換回路の一
実施例を示す接続図である。
実施例を示す接続図である。
【図３】その動作の説明に供する特性曲線図である。
１……Ａ−Ｄ変換回路、２……エンコーダ、３……出力
回路、Ｒ……基準抵抗列、Ｒi ……基準抵抗、ｒ……分
圧抵抗列、ｒi ……分圧抵抗、Ｃ……コンパレータ。
回路、Ｒ……基準抵抗列、Ｒi ……基準抵抗、ｒ……分
圧抵抗列、ｒi ……分圧抵抗、Ｃ……コンパレータ。
Claims (5)
- 【請求項１】基準電圧を一定の電圧勾配によつて分圧し
た複数の基準電位と入力アナログ信号とを比較手段に入
力し、比較結果に基づいて上記入力アナログ信号をデイ
ジタル信号に変換して出力するアナログデイジタル変換
回路において、 複数の抵抗が直列接続されてなる抵抗列に上記入力アナ
ログ信号を入力し、 当該抵抗列を介して非線形の電圧勾配によつて減衰され
た上記入力アナログ信号を減衰アナログ信号として上記
複数の比較手段に入力し、 当該減衰アナログ信号と上記複数の基準電位との比較結
果に基づいて上記入力アナログ信号をデイジタル信号に
変換することを特徴とするアナログデイジタル変換回
路。 - 【請求項２】複数の抵抗が直列接続される上記抵抗列の
各抵抗には各抵抗値の間に非線形の関係が成り立ち、 上記抵抗列は上記各抵抗によつて上記入力アナログ信号
を順次減衰し、上記各抵抗の接続中点より上記減衰アナ
ログ信号を出力することを特徴とする請求項１に記載の
アナログデイジタル変換回路。 - 【請求項３】複数の抵抗が直列接続される上記抵抗列の
各抵抗には各抵抗値の間に等比数列の関係が成り立つこ
とを特徴とする請求項１に記載のアナログデイジタル変
換回路。 - 【請求項４】上記抵抗列全体の抵抗値は、上記基準電圧
に一定の電圧勾配を与える抵抗列全体の抵抗値の２分の
１に設定されることを特徴とする請求項３に記載のアナ
ログデイジタル変換回路。 - 【請求項５】上記抵抗列における各抵抗の抵抗値は、上
記基準電位に一定の電圧勾配を与える抵抗列の抵抗値に
比して小さな値に設定されることを特徴とする請求項１
に記載のアナログデイジタル変換回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35683792A JPH06197021A (ja) | 1992-12-22 | 1992-12-22 | アナログデイジタル変換回路 |
| US08/163,763 US5598161A (en) | 1992-12-18 | 1993-12-09 | Analog-to-digital converter having reduced circuit area |
| KR1019930027867A KR940017236A (ko) | 1992-12-18 | 1993-12-15 | 아날로그 디지탈 컨버터 |
| US08/611,085 US5594444A (en) | 1992-12-18 | 1996-03-05 | Analog-to-digital converter having reduced circuit area |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35683792A JPH06197021A (ja) | 1992-12-22 | 1992-12-22 | アナログデイジタル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06197021A true JPH06197021A (ja) | 1994-07-15 |
Family
ID=18451021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35683792A Pending JPH06197021A (ja) | 1992-12-18 | 1992-12-22 | アナログデイジタル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06197021A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009054277A (ja) * | 2003-02-28 | 2009-03-12 | Panasonic Corp | ディジタル等化装置 |
-
1992
- 1992-12-22 JP JP35683792A patent/JPH06197021A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009054277A (ja) * | 2003-02-28 | 2009-03-12 | Panasonic Corp | ディジタル等化装置 |
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