JP2000049607A - Ａ−ｄコンバータ - Google Patents
Ａ−ｄコンバータInfo
- Publication number
- JP2000049607A JP2000049607A JP10229477A JP22947798A JP2000049607A JP 2000049607 A JP2000049607 A JP 2000049607A JP 10229477 A JP10229477 A JP 10229477A JP 22947798 A JP22947798 A JP 22947798A JP 2000049607 A JP2000049607 A JP 2000049607A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- reference voltage
- conversion
- sampling
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 基準電圧に対して、入力電圧が比較的小さい
場合でも、入力電圧に対する分解能の割合が大きくな
り、入力に対して細かい分解能が得られるＡ−Ｄコンバ
ータを得る。 【構成】 サンプリング＆ホールディング回路１はＡ−
Ｄ変換が終了するまで電圧をコンパレータ３に対して入
力電圧を保持し、基準電圧変換回路４は直接直列抵抗ス
トリングに加えられていた外部からの基準電圧を変換さ
せる役割を持つ。コンパレータ３はサンプリング＆ホー
ルディング回路１で保持された外部入力のサンプリング
電圧と外部からの基準電圧Ｖref を基準電圧変換回路４
及び直列抵抗ストリング２を介し作成した電圧を比較す
る。Ａ−Ｄ変換レジスタ５は直列抵抗ストリング２の出
力する値がアナログ入力と一致するデータを最上位ビッ
トから１ビットずつ設定する。基準電圧変換レジスタ６
は基準電圧変換回路４の変換内容を示す。
場合でも、入力電圧に対する分解能の割合が大きくな
り、入力に対して細かい分解能が得られるＡ−Ｄコンバ
ータを得る。 【構成】 サンプリング＆ホールディング回路１はＡ−
Ｄ変換が終了するまで電圧をコンパレータ３に対して入
力電圧を保持し、基準電圧変換回路４は直接直列抵抗ス
トリングに加えられていた外部からの基準電圧を変換さ
せる役割を持つ。コンパレータ３はサンプリング＆ホー
ルディング回路１で保持された外部入力のサンプリング
電圧と外部からの基準電圧Ｖref を基準電圧変換回路４
及び直列抵抗ストリング２を介し作成した電圧を比較す
る。Ａ−Ｄ変換レジスタ５は直列抵抗ストリング２の出
力する値がアナログ入力と一致するデータを最上位ビッ
トから１ビットずつ設定する。基準電圧変換レジスタ６
は基準電圧変換回路４の変換内容を示す。
Description
【０００１】
【発明の属する技術分野】アナログ電圧信号をデジタル
信号化するＡ−Ｄコンバータに関し、特に、アナログ電
圧の変化の範囲が広く、対数的な変化（変化の大きさが
変化前の値に比例する様な変化）に対しては特に有効な
Ａ−Ｄコンバータに関する。
信号化するＡ−Ｄコンバータに関し、特に、アナログ電
圧の変化の範囲が広く、対数的な変化（変化の大きさが
変化前の値に比例する様な変化）に対しては特に有効な
Ａ−Ｄコンバータに関する。
【０００２】
【従来の技術】入力端子の電圧をサンプリング＆ホール
ド回路でサンプリングし、サンプリング終了後、ホール
ド状態になり、入力された電圧をＡ−Ｄ変換が終了する
まで保持する。この保持されたサンプリング電圧を、Ａ
−Ｄコンバータ内での設定電圧と電圧コンパレータで比
較する。設定電圧はＡ−Ｄコンバータ用の基準電圧端子
とＧＮＤ端子間に接続された直列抵抗ストリングにより
出力される。直列抵抗ストリングは、基準電圧端子とＧ
ＮＤ端子間を等価な電圧ステップに変化する為に、複数
の抵抗より構成される。分割数ＰのＡ−Ｄコンバータを
想定すると、（Ｐ−１）個の等価抵抗とその１／２の抵
抗値の抵抗２個による構成となる。
ド回路でサンプリングし、サンプリング終了後、ホール
ド状態になり、入力された電圧をＡ−Ｄ変換が終了する
まで保持する。この保持されたサンプリング電圧を、Ａ
−Ｄコンバータ内での設定電圧と電圧コンパレータで比
較する。設定電圧はＡ−Ｄコンバータ用の基準電圧端子
とＧＮＤ端子間に接続された直列抵抗ストリングにより
出力される。直列抵抗ストリングは、基準電圧端子とＧ
ＮＤ端子間を等価な電圧ステップに変化する為に、複数
の抵抗より構成される。分割数ＰのＡ−Ｄコンバータを
想定すると、（Ｐ−１）個の等価抵抗とその１／２の抵
抗値の抵抗２個による構成となる。
【０００３】基準電圧をＶref とすると、先ず、（（Ｐ
−１）／（２×Ｐ））Ｖref ≒（１／２）Ｖref とサン
プリング電圧を比較し、サンプリング電圧が大きけれ
ば、Ａ−Ｄ変換レジスタの最上位ビットがセット、小さ
ければリセットする。
−１）／（２×Ｐ））Ｖref ≒（１／２）Ｖref とサン
プリング電圧を比較し、サンプリング電圧が大きけれ
ば、Ａ−Ｄ変換レジスタの最上位ビットがセット、小さ
ければリセットする。
【０００４】次に、最上位ビットがセットされている場
合は（（（３／２）Ｐ−１）／（２×Ｐ））Ｖref ≒
（３／４）Ｖref と、セットされていない場合は
（（（１／２）Ｐ−１）／（２×Ｐ））Ｖref ≒（１／
４）Ｖref とサンプリング電圧を比較し、サンプリング
電圧が大きければ、Ａ−Ｄ変換レジスタの最上位から２
番目のビットがセット、小さければリセットする。
合は（（（３／２）Ｐ−１）／（２×Ｐ））Ｖref ≒
（３／４）Ｖref と、セットされていない場合は
（（（１／２）Ｐ−１）／（２×Ｐ））Ｖref ≒（１／
４）Ｖref とサンプリング電圧を比較し、サンプリング
電圧が大きければ、Ａ−Ｄ変換レジスタの最上位から２
番目のビットがセット、小さければリセットする。
【０００５】次に、最上位ビットがセットされていて、
かつ、最上位から２番目のビットがセットされている場
合は（（（７／４）Ｐ−１）／（２×Ｐ））Ｖref ≒
（７／８）Ｖref と、最上位ビットがセットされてい
て、かつ、最上位から２番目のビットがセットされてい
ない場合は（（（５／４）Ｐ−１）／（２×Ｐ））Ｖre
f≒（５／８）Ｖref と、最上位ビットがセットされて
いないで、かつ、最上位から２番目のビットがセットさ
れている場合は（（（３／４）Ｐ−１）／（２×Ｐ））
Ｖref ≒（３／８）Ｖref と、最上位ビットがセットさ
れていないで、かつ、最上位から２番目のビットがセッ
トされていない場合は（（（１／４）Ｐ−１）／（２×
Ｐ））Ｖref ≒（１／８）Ｖref と、サンプリング電圧
を比較し、サンプリング電圧が大きければ、Ａ−Ｄ変換
レジスタの最上位から３番目のビットがセット、小さけ
ればリセットする。
かつ、最上位から２番目のビットがセットされている場
合は（（（７／４）Ｐ−１）／（２×Ｐ））Ｖref ≒
（７／８）Ｖref と、最上位ビットがセットされてい
て、かつ、最上位から２番目のビットがセットされてい
ない場合は（（（５／４）Ｐ−１）／（２×Ｐ））Ｖre
f≒（５／８）Ｖref と、最上位ビットがセットされて
いないで、かつ、最上位から２番目のビットがセットさ
れている場合は（（（３／４）Ｐ−１）／（２×Ｐ））
Ｖref ≒（３／８）Ｖref と、最上位ビットがセットさ
れていないで、かつ、最上位から２番目のビットがセッ
トされていない場合は（（（１／４）Ｐ−１）／（２×
Ｐ））Ｖref ≒（１／８）Ｖref と、サンプリング電圧
を比較し、サンプリング電圧が大きければ、Ａ−Ｄ変換
レジスタの最上位から３番目のビットがセット、小さけ
ればリセットする。
【０００６】この様に逐次的な変換が、Ａ−Ｄのデジタ
ル出力のチャンネル数繰り返し、すべての変換が終了し
たら、Ａ−Ｄ変換レジスタの内容を外部出力し、保持し
ていたサンプリング電圧を放出する。
ル出力のチャンネル数繰り返し、すべての変換が終了し
たら、Ａ−Ｄ変換レジスタの内容を外部出力し、保持し
ていたサンプリング電圧を放出する。
【０００７】これがＡ−Ｄコンバータの中で、現在、最
も広く使われている逐次比較方式である。出力チャンネ
ル数をＮとすると２のＮ乗の分割数を持つＡ−Ｄコンバ
ータになる。Ｍというデジタル出力値を得たとすると、
次式の様になる。
も広く使われている逐次比較方式である。出力チャンネ
ル数をＮとすると２のＮ乗の分割数を持つＡ−Ｄコンバ
ータになる。Ｍというデジタル出力値を得たとすると、
次式の様になる。
【０００８】
【式１】
【式２】
【式３】又、分解能は次式になる。
【０００９】
【式４】
【００１０】
【発明が解決しようとする課題】従来のＡ−Ｄコンバー
タは、入力電圧とは無関係に、基準電圧と、分割数によ
り一定の分解能が決定される。その為に、基準電圧に対
して、入力電圧が比較的大きい場合、入力電圧に対する
分解能の割合が小さいが、入力電圧が比較的小さい場
合、入力電圧に対する分解能の割合が大きくなり、入力
に対して、細かい分解能が得られない問題点があった。
タは、入力電圧とは無関係に、基準電圧と、分割数によ
り一定の分解能が決定される。その為に、基準電圧に対
して、入力電圧が比較的大きい場合、入力電圧に対する
分解能の割合が小さいが、入力電圧が比較的小さい場
合、入力電圧に対する分解能の割合が大きくなり、入力
に対して、細かい分解能が得られない問題点があった。
【００１１】
【課題を解決するための手段】本発明は上記問題点を解
決するために、従来のＡ−Ｄコンバータに対して、基準
電圧を変換させる回路手段と基準電圧の変換の設定状態
を外部に知らせる回路手段を追加、制御する事により、
これを解決した。
決するために、従来のＡ−Ｄコンバータに対して、基準
電圧を変換させる回路手段と基準電圧の変換の設定状態
を外部に知らせる回路手段を追加、制御する事により、
これを解決した。
【００１２】
【実施例】以下、実施例により本発明のＡ−Ｄコンバー
タを説明する。
タを説明する。
【００１３】図１は、上記問題点を解決するための本発
明によるＡ−Ｄコンバータの実施例を示すブロック図で
ある。
明によるＡ−Ｄコンバータの実施例を示すブロック図で
ある。
【００１４】サンプリング＆ホールディング回路（１）
は、従来の逐次型Ａ−Ｄコンバータのそれと同様に、外
部入力の電圧をサンプリングし、サンプリング終了後、
ホールド状態になり、Ａ−Ｄ変換が終了するまで、電圧
をコンパレータ（３）に対して入力電圧を保持する。
は、従来の逐次型Ａ−Ｄコンバータのそれと同様に、外
部入力の電圧をサンプリングし、サンプリング終了後、
ホールド状態になり、Ａ−Ｄ変換が終了するまで、電圧
をコンパレータ（３）に対して入力電圧を保持する。
【００１５】直列抵抗ストリング（２）は、基準電圧変
換回路（４）の電圧出力とＧＮＤ端子間に接続され、そ
の間を等価な電圧ステップに変化する為に、複数の抵抗
より構成される。分割数ＰのＡ−Ｄコンバータを想定す
ると、（Ｐ−１）個の等価抵抗とその１／２の抵抗値の
抵抗２個による構成になる。
換回路（４）の電圧出力とＧＮＤ端子間に接続され、そ
の間を等価な電圧ステップに変化する為に、複数の抵抗
より構成される。分割数ＰのＡ−Ｄコンバータを想定す
ると、（Ｐ−１）個の等価抵抗とその１／２の抵抗値の
抵抗２個による構成になる。
【００１６】基準電圧変換回路（４）は、今回の発明に
より新設された回路であるが、今まで直接直列抵抗スト
リングに加えられていた外部からの基準電圧を、この回
路で変換させる役割を持つ。後で示す実施例の動作説明
では、基準電圧に対して、１／２、１／４、・・・とい
った電圧変換をさせている。
より新設された回路であるが、今まで直接直列抵抗スト
リングに加えられていた外部からの基準電圧を、この回
路で変換させる役割を持つ。後で示す実施例の動作説明
では、基準電圧に対して、１／２、１／４、・・・とい
った電圧変換をさせている。
【００１７】コンパレータ（３）は、サンプリング＆ホ
ールディング回路（１）で保持された外部入力のサンプ
リング電圧と、外部からの基準電圧Ｖref を基準電圧変
換回路（４）、及び、直列抵抗ストリング（２）を介
し、作成した電圧を比較する。
ールディング回路（１）で保持された外部入力のサンプ
リング電圧と、外部からの基準電圧Ｖref を基準電圧変
換回路（４）、及び、直列抵抗ストリング（２）を介
し、作成した電圧を比較する。
【００１８】Ａ−Ｄ変換レジスタ（５）は、直列抵抗ス
トリング（２）の出力する値が、アナログ入力と一致す
るデータを、最上位ビットから１ビットずつ設定するレ
ジスタである。
トリング（２）の出力する値が、アナログ入力と一致す
るデータを、最上位ビットから１ビットずつ設定するレ
ジスタである。
【００１９】基準電圧変換レジスタ（６）は、基準電圧
変換回路（４）が、どのような変換をさせているかを示
すレジスタで、後で示す実施例の動作説明では、基準電
圧に対して、１／２、１／４、・・・と（１／２）にさ
せる度にレジスタを１ずつカウントアップさている。制
御回路（７）は、以上に示した回路を制御する。
変換回路（４）が、どのような変換をさせているかを示
すレジスタで、後で示す実施例の動作説明では、基準電
圧に対して、１／２、１／４、・・・と（１／２）にさ
せる度にレジスタを１ずつカウントアップさている。制
御回路（７）は、以上に示した回路を制御する。
【００２０】次に、実際の動作の詳細説明をする。
【００２１】基準電圧をＶref とすると、先ず、基準電
圧変換回路（４）では、電圧を変更させず、直列抵抗ス
トリング（２）で内部的な基準電圧の（（Ｐ−１）／
（２×Ｐ））倍、つまり、（Ｐ−１）／（２×Ｐ））Ｖ
ref ≒（１／２）Ｖref とサンプリング電圧を比較し、
サンプリング電圧が大きければ、Ａ−Ｄ変換レジスタ
（５）の最上位ビットがセット、小さければ電圧変換レ
ジスタ（６）を１にカウントアップする。
圧変換回路（４）では、電圧を変更させず、直列抵抗ス
トリング（２）で内部的な基準電圧の（（Ｐ−１）／
（２×Ｐ））倍、つまり、（Ｐ−１）／（２×Ｐ））Ｖ
ref ≒（１／２）Ｖref とサンプリング電圧を比較し、
サンプリング電圧が大きければ、Ａ−Ｄ変換レジスタ
（５）の最上位ビットがセット、小さければ電圧変換レ
ジスタ（６）を１にカウントアップする。
【００２２】次に、Ａ−Ｄ変換レジスタ（５）の最上位
ビットがセットされている場合は、基準電圧変換回路
（４）では、電圧を変更させず、直列抵抗ストリング
（２）で内部的な基準電圧の（（３／２）Ｐ−１）／
（２×Ｐ））倍、つまり、（（３／２）Ｐ−１）／（２
×Ｐ））Ｖref ≒（３／４）Ｖref とサンプリング電圧
を比較し、サンプリング電圧が大きければ、Ａ−Ｄ変換
レジスタ（５）の最上位から２番目のビットがセット、
小さければリセットし、最上位ビットがセットされてい
ない場合は、基準電圧変換回路（４）で基準電圧を１／
２にし、直列抵抗ストリング（２）で内部的な基準電圧
の（（Ｐ−１）／（２×Ｐ））倍、つまり、（（Ｐ−
１）／２Ｐ）（１／２）Ｖref ≒（１／４）Ｖref とサ
ンプリング電圧を比較し、サンプリング電圧が大きけれ
ば、Ａ−Ｄ変換レジスタ（５）の最上位ビットがセッ
ト、小さければ基準電圧変換レジスタ（６）を２にカウ
ントアップする。
ビットがセットされている場合は、基準電圧変換回路
（４）では、電圧を変更させず、直列抵抗ストリング
（２）で内部的な基準電圧の（（３／２）Ｐ−１）／
（２×Ｐ））倍、つまり、（（３／２）Ｐ−１）／（２
×Ｐ））Ｖref ≒（３／４）Ｖref とサンプリング電圧
を比較し、サンプリング電圧が大きければ、Ａ−Ｄ変換
レジスタ（５）の最上位から２番目のビットがセット、
小さければリセットし、最上位ビットがセットされてい
ない場合は、基準電圧変換回路（４）で基準電圧を１／
２にし、直列抵抗ストリング（２）で内部的な基準電圧
の（（Ｐ−１）／（２×Ｐ））倍、つまり、（（Ｐ−
１）／２Ｐ）（１／２）Ｖref ≒（１／４）Ｖref とサ
ンプリング電圧を比較し、サンプリング電圧が大きけれ
ば、Ａ−Ｄ変換レジスタ（５）の最上位ビットがセッ
ト、小さければ基準電圧変換レジスタ（６）を２にカウ
ントアップする。
【００２３】次に、Ａ−Ｄ変換レジスタ（５）の最上位
ビットがセットされていて、かつ、最上位から２番目の
ビットがセットされている場合は、基準電圧変換回路
（４）では、電圧を変更させず、直列抵抗ストリング
（２）で内部的な基準電圧の（（（７／４）Ｐ−１）／
（２×Ｐ））倍、つまり、（（（７／４）Ｐ−１）／
（２×Ｐ））Ｖref ≒（７／８）Ｖref と、サンプリン
グ電圧を比較し、サンプリング電圧が大きければ、Ａ−
Ｄ変換レジスタ（５）の最上位から３番目のビットがセ
ット、小さければリセットさせ、最上位ビットがセット
されていて、かつ、基準電圧変換レジスタ（６）が１で
ある時は、基準電圧変換回路（４）で基準電圧を１／２
にし、直列抵抗ストリング（２）で、（（３／２）Ｐ−
１）／（２×Ｐ））倍、つまり、（（（３／２）Ｐ−
１）／（２×Ｐ））（１／２）Ｖref ≒（３／８）Ｖre
f と、サンプリング電圧を比較し、サンプリング電圧が
大きければ、Ａ−Ｄ変換レジスタ（５）の最上位から２
番目のビットがセット、小さければリセットさせ、最上
位ビットがリセットされていて、かつ、電圧変換レジス
タ（６）が２である時は、基準電圧変換回路（４）で基
準電圧を１／４にし、直列抵抗ストリング（２）で内部
的な基準電圧の（（Ｐ−１）／（２×Ｐ））倍、つま
り、（（Ｐ−１）／２Ｐ）（１／４）Ｖref ≒（１／
８）Ｖref とサンプリング電圧を比較し、サンプリング
電圧を比較し、サンプリング電圧が大きければ、Ａ−Ｄ
変換レジスタ（５）の最上位ビットがセット、小さけれ
ば基準電圧変換レジスタ（６）を３にカウントアップす
る。
ビットがセットされていて、かつ、最上位から２番目の
ビットがセットされている場合は、基準電圧変換回路
（４）では、電圧を変更させず、直列抵抗ストリング
（２）で内部的な基準電圧の（（（７／４）Ｐ−１）／
（２×Ｐ））倍、つまり、（（（７／４）Ｐ−１）／
（２×Ｐ））Ｖref ≒（７／８）Ｖref と、サンプリン
グ電圧を比較し、サンプリング電圧が大きければ、Ａ−
Ｄ変換レジスタ（５）の最上位から３番目のビットがセ
ット、小さければリセットさせ、最上位ビットがセット
されていて、かつ、基準電圧変換レジスタ（６）が１で
ある時は、基準電圧変換回路（４）で基準電圧を１／２
にし、直列抵抗ストリング（２）で、（（３／２）Ｐ−
１）／（２×Ｐ））倍、つまり、（（（３／２）Ｐ−
１）／（２×Ｐ））（１／２）Ｖref ≒（３／８）Ｖre
f と、サンプリング電圧を比較し、サンプリング電圧が
大きければ、Ａ−Ｄ変換レジスタ（５）の最上位から２
番目のビットがセット、小さければリセットさせ、最上
位ビットがリセットされていて、かつ、電圧変換レジス
タ（６）が２である時は、基準電圧変換回路（４）で基
準電圧を１／４にし、直列抵抗ストリング（２）で内部
的な基準電圧の（（Ｐ−１）／（２×Ｐ））倍、つま
り、（（Ｐ−１）／２Ｐ）（１／４）Ｖref ≒（１／
８）Ｖref とサンプリング電圧を比較し、サンプリング
電圧を比較し、サンプリング電圧が大きければ、Ａ−Ｄ
変換レジスタ（５）の最上位ビットがセット、小さけれ
ば基準電圧変換レジスタ（６）を３にカウントアップす
る。
【００２４】この様に、Ａ−Ｄ変換レジスタの最上位が
セットするか、若しくは、基準電圧変換回路（４）がハ
ード的限界で一番小さな電圧値になるまで、基準電圧を
変化させ、その基準電圧値で、従来のＡ−Ｄコンバータ
と同様に、Ａ−Ｄ変換レジスタの最上位ビットから最下
位ビットまで逐次的にＡ−Ｄのデジタル出力のチャンネ
ル数繰り返し、すべての変換が終了したら、Ａ−Ｄ変換
レジスタの内容を外部出力し、保持していたサンプリン
グ電圧を放出する。
セットするか、若しくは、基準電圧変換回路（４）がハ
ード的限界で一番小さな電圧値になるまで、基準電圧を
変化させ、その基準電圧値で、従来のＡ−Ｄコンバータ
と同様に、Ａ−Ｄ変換レジスタの最上位ビットから最下
位ビットまで逐次的にＡ−Ｄのデジタル出力のチャンネ
ル数繰り返し、すべての変換が終了したら、Ａ−Ｄ変換
レジスタの内容を外部出力し、保持していたサンプリン
グ電圧を放出する。
【００２５】これにより、従来のＡ−ＤコンバータのＡ
−Ｄ変換レジスタ値の他に、基準電圧変換レジスタ値が
得られる。この基準電圧変換レジスタ値は、指数的な意
味合いを持つ数値になり、Ａ−Ｄ変換レジスタ値をＭ、
基準電圧変換レジスタ値をＬ、外部からの基準電圧をＶ
ref 、Ａ−Ｄコンバータのビット数をＮとすると、次式
になる。
−Ｄ変換レジスタ値の他に、基準電圧変換レジスタ値が
得られる。この基準電圧変換レジスタ値は、指数的な意
味合いを持つ数値になり、Ａ−Ｄ変換レジスタ値をＭ、
基準電圧変換レジスタ値をＬ、外部からの基準電圧をＶ
ref 、Ａ−Ｄコンバータのビット数をＮとすると、次式
になる。
【００２６】
【式５】
【式６】
【式７】又、分解能は、
【式８】
【００２７】
【発明の効果】自然現象の多くは、対数的な変化をする
事が多く、それら数値をデジタル化するＡ−Ｄコンバー
タも対数的な検出をした方が良い場合がある。つまり、
測定される数値が小さい場合、分解能もそれに合わせて
細かくなる方が良いと言う用途は多い。
事が多く、それら数値をデジタル化するＡ−Ｄコンバー
タも対数的な検出をした方が良い場合がある。つまり、
測定される数値が小さい場合、分解能もそれに合わせて
細かくなる方が良いと言う用途は多い。
【００２８】通常の８ビットのＡ−Ｄコンバータ、Ｖre
f ＝５Ｖを想定すると、分解能は５／２５６≒０．０１
９５になる。この分解能は、すべてのレンジで適用され
る。分解能に対する入力電圧の割合を算出すると、当然
分子である分解能は変わらないので、入力電圧が小さく
なるに従って大きくなってしまう。Ｖref とサンプル電
圧を想定すると約０．３９％だが、（１／８）Ｖref の
サンプル電圧を想定すると約３．１３％になってしま
う。それに対して本発明のＡ−Ｄコンバータによれば約
０．３９％となり、高分解能を得ることができる。
f ＝５Ｖを想定すると、分解能は５／２５６≒０．０１
９５になる。この分解能は、すべてのレンジで適用され
る。分解能に対する入力電圧の割合を算出すると、当然
分子である分解能は変わらないので、入力電圧が小さく
なるに従って大きくなってしまう。Ｖref とサンプル電
圧を想定すると約０．３９％だが、（１／８）Ｖref の
サンプル電圧を想定すると約３．１３％になってしま
う。それに対して本発明のＡ−Ｄコンバータによれば約
０．３９％となり、高分解能を得ることができる。
【図１】Ａ−Ｄコンバータの実施例を示すブロック図で
ある。
ある。
１ サンプル＆ホールド回路 ２ 直列抵抗ストリング ３ コンパレータ ４ 基準電圧変換回路 ５ ａ−ｄ変換レジスタ ６ 基準電圧レジスタ ７ 制御回路
【数１】
【数２】
【数３】
【数４】
【数５】
【数６】
【数７】
【数８】
Claims (1)
- 【請求項１】 アナログ電圧信号をデジタル信号化する
Ａ−Ｄコンバータにおいて、基準電圧を内部的に変化さ
せる電圧変換手段とその変換の設定状態を外部に知らせ
る出力手段を設けた事を特徴とするＡ−Ｄコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10229477A JP2000049607A (ja) | 1998-07-31 | 1998-07-31 | Ａ−ｄコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10229477A JP2000049607A (ja) | 1998-07-31 | 1998-07-31 | Ａ−ｄコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000049607A true JP2000049607A (ja) | 2000-02-18 |
Family
ID=16892797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10229477A Pending JP2000049607A (ja) | 1998-07-31 | 1998-07-31 | Ａ−ｄコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000049607A (ja) |
-
1998
- 1998-07-31 JP JP10229477A patent/JP2000049607A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7049993B2 (en) | Analog-to-digital converter and microcomputer in which the same is installed | |
| US6304203B1 (en) | Successive approximation AD converter and microcomputer incorporating the same | |
| JP2000049607A (ja) | Ａ−ｄコンバータ | |
| US3938188A (en) | Analog to digital converter | |
| JPH07193507A (ja) | 直流信号測定用ａ／ｄ変換器 | |
| KR100206919B1 (ko) | 아날로그/디지탈 변환기의 전기적 특성 테스트 장치 | |
| JPH118557A (ja) | Ａ／ｄ変換器 | |
| JPS62298229A (ja) | 電圧−デジタルコ−ドコンバ−タ | |
| WO2022241698A1 (zh) | 模数转换电路、集成芯片、显示装置及模数转换方法 | |
| KR100224560B1 (ko) | 아날로그-디지탈 변환기 | |
| JPH03198426A (ja) | 逐次比較型ａ／ｄ変換器 | |
| JPH0241029A (ja) | アナログ・ディジタル変換回路 | |
| JP3437370B2 (ja) | アナログ・ディジタル変換器 | |
| JPS5928294B2 (ja) | Ａｄ変換器 | |
| JP2002330070A (ja) | フラッシュ型アナログデジタル変換器のひずみ補償法 | |
| KR100339542B1 (ko) | 고속 아날로그/디지털 변환기 | |
| JPH0578041U (ja) | ２重積分型ａ／ｄ変換器 | |
| JPS6041327A (ja) | アナログ・ディジタル変換装置 | |
| KR100492988B1 (ko) | 아날로그-디지탈변환회로 | |
| JPH075704Y2 (ja) | 多チャンネルａ／ｄ変換器 | |
| JPH05175845A (ja) | Ａ／ｄ変換回路 | |
| KR900001070B1 (ko) | 전파형 아날로그-디지탈 변환기 | |
| JPH06252757A (ja) | ディジタル・アナログ変換装置 | |
| JPH0243813A (ja) | Ａ／ｄ変換器 | |
| JPH0685675A (ja) | Ａ／ｄ変換器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050105 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060620 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061031 |