JPS62298229A - 電圧−デジタルコ−ドコンバ−タ - Google Patents
電圧−デジタルコ−ドコンバ−タInfo
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- JPS62298229A JPS62298229A JP61136343A JP13634386A JPS62298229A JP S62298229 A JPS62298229 A JP S62298229A JP 61136343 A JP61136343 A JP 61136343A JP 13634386 A JP13634386 A JP 13634386A JP S62298229 A JPS62298229 A JP S62298229A
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- 239000011159 matrix material Substances 0.000 claims description 12
- 230000004913 activation Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔発明の目的〕
（産業上の利用分野）
この発明は、例えばコンパータ装置のＤＣドライバに使
用し得る電圧−デジタルコードコンバータに関する。
用し得る電圧−デジタルコードコンバータに関する。
（従来の技術）
周知のように、５デジ、トのアナログ−デジタルコンバ
ータはその入力に３２個のコンパレータを有し、各コン
パレータの非反転入力端が共通ポイントに接続されると
共に、反転入力端が抵抗ドライバの出力に接続されてい
る。各コンパレータの出力にはバイナリコード１を得る
ための優先コーグが接続されている。
ータはその入力に３２個のコンパレータを有し、各コン
パレータの非反転入力端が共通ポイントに接続されると
共に、反転入力端が抵抗ドライバの出力に接続されてい
る。各コンパレータの出力にはバイナリコード１を得る
ための優先コーグが接続されている。
（発明が解決しようとする問題点）
このコンバータの欠点は２ｎ（ｎはコードのデジット容
量）に従うコードのデジット容量の増加につれて増加す
る入力コンパレータの数が膨大になると共に、優先；−
ダの必要によって複雑になってしまうことである。
量）に従うコードのデジット容量の増加につれて増加す
る入力コンパレータの数が膨大になると共に、優先；−
ダの必要によって複雑になってしまうことである。
従って、この発明の主たる目的は複雑性を低下した電圧
−デジタルコードコンバータを提供することである。
−デジタルコードコンバータを提供することである。
（問題点を解決するための手段）
この目的は、その入力に５個のコンパレータを有し、各
コンパレータの非反転入力端をコンバータ入力となる共
通ポイントに接続し、且つ反転入力端を基準電圧源に抵
抗マ） ＩＪクス（Ｒ−、’Ｒ）を介して接続してなる
電圧−デジタルコードコンバータによって達成される。
コンパレータの非反転入力端をコンバータ入力となる共
通ポイントに接続し、且つ反転入力端を基準電圧源に抵
抗マ） ＩＪクス（Ｒ−、’Ｒ）を介して接続してなる
電圧−デジタルコードコンバータによって達成される。
第１のコンパレータの出力は、残るコンパレータの抵抗
マトリクスの最上位デジットに接続される。第２のコン
パレータの出力は、それよシ低位デジットのコンパレー
タの抵抗マトリクスの対応するデジットに接続される。
マトリクスの最上位デジットに接続される。第２のコン
パレータの出力は、それよシ低位デジットのコンパレー
タの抵抗マトリクスの対応するデジットに接続される。
残るコンパレータの出力も同様に接続され、第５のコン
パレータの出力はどのマトリクスにも接続されていない
。
パレータの出力はどのマトリクスにも接続されていない
。
（作用および効果）
上述した電圧−デジタルコードコンバータの利点は、コ
ンパレータの数の減少および優先コーグが不要という理
由で、ノ・−ドウエア構成が簡易化されるという点にあ
る。
ンパレータの数の減少および優先コーグが不要という理
由で、ノ・−ドウエア構成が簡易化されるという点にあ
る。
（実施例）
この発明は、この発明に従うコンバータの好適な実施例
を示し且つ説明する図面を参照することによって理解さ
れる。
を示し且つ説明する図面を参照することによって理解さ
れる。
５デジツトのコンバータは、５個のコンノーレータ１〜
５と５個の抵抗マトリクス（Ｒ−２Ｒ）６〜１０を備え
ている。各コンノ４レータ１〜５の非反転入力端はコン
バータの入力ＵＮＩＸを与える共通ポイントに接続され
、基準電圧源ＵＯは各コンパレータ１〜５の反転入力端
に抵抗マトリクス６〜１０を介して接続される。ここで
、コンパレータｌの出力端は抵抗マトリクス７〜１０の
デジット１１に接続され、コンパレータ２の出力端は抵
抗マトリクス８〜１０のデジット１２に接続され、コン
パレータ３の出力端は抵抗マトリクス９，１０のデジッ
ト１３に接続され、且つコンパレータ４の出力端は抵抗
マトリクス１０のデジット１４に接続されている。
５と５個の抵抗マトリクス（Ｒ−２Ｒ）６〜１０を備え
ている。各コンノ４レータ１〜５の非反転入力端はコン
バータの入力ＵＮＩＸを与える共通ポイントに接続され
、基準電圧源ＵＯは各コンパレータ１〜５の反転入力端
に抵抗マトリクス６〜１０を介して接続される。ここで
、コンパレータｌの出力端は抵抗マトリクス７〜１０の
デジット１１に接続され、コンパレータ２の出力端は抵
抗マトリクス８〜１０のデジット１２に接続され、コン
パレータ３の出力端は抵抗マトリクス９，１０のデジッ
ト１３に接続され、且つコンパレータ４の出力端は抵抗
マトリクス１０のデジット１４に接続されている。
この発明に従う電圧−デジタルコンバータの動作は以下
のようである。
のようである。
各コンパレータ１〜５の非反転入力端には入力電圧ＵＢ
Ｘが供給され、且つ反転入力端には抵抗マトリクス６〜
１０を介して基準電圧ＵＯが供給される。上記抵抗マト
リクスによる変換後、第１のコンパレータの入力には基
準電圧ＵＯの１６／４８の電圧が供給され、以下同様に
第２のコンパレータには８／４８． ｇ ３ ノコンノ
母し−タＫＵ４／４８．第４のコンパレータには２／４
８および第５のコンパレータには１／４８の各電圧が供
給される。ここで、入力電圧ＵＢＸは基準電圧の２／３
と等しいかまたはそれ以下であシ且つ同極性でなければ
ならないと共に、各コンパレータの論理”１′の状態は
基準電圧と等しい電圧を出力しなければならず、同様に
論理パ０”の状態は零電圧を出力しなければならない。
Ｘが供給され、且つ反転入力端には抵抗マトリクス６〜
１０を介して基準電圧ＵＯが供給される。上記抵抗マト
リクスによる変換後、第１のコンパレータの入力には基
準電圧ＵＯの１６／４８の電圧が供給され、以下同様に
第２のコンパレータには８／４８． ｇ ３ ノコンノ
母し−タＫＵ４／４８．第４のコンパレータには２／４
８および第５のコンパレータには１／４８の各電圧が供
給される。ここで、入力電圧ＵＢＸは基準電圧の２／３
と等しいかまたはそれ以下であシ且つ同極性でなければ
ならないと共に、各コンパレータの論理”１′の状態は
基準電圧と等しい電圧を出力しなければならず、同様に
論理パ０”の状態は零電圧を出力しなければならない。
入力電圧ＵＢＸが零電位と等しい場合、各コンパレータ
の出力はそれらの反転入力端に正電圧が供給されている
ので零電位でおる。入力電圧ＵＢＸが基準電圧ＵＯの１
／４８〜２／４８の値であるときは、コンパレータ５が
”１″状態に設定されるので、結合出力は“００００１
″となる。入力電圧ＵＢＸが基準電圧Ｕｏの２／４８〜
３／４ｓの値であるときは、コン・９レータ４が″１″
状態に設定されるが、それは抵抗マトリクス１０のデジ
ット１１に対する基準電圧に等しい信号に転じると共に
、コンノ４レータ５の活性化信号レベルが基準電圧ＵＯ
の１／４８から３／４８に増加し且つそれが０”状態に
転じるので結合出力は’０００１０”となる。入力電圧
が基準電圧の３／４８〜４／４ ｓのときには、コンパ
レータ４が′１”状態を維持すると共に、コンパレータ
５がそれの反転入力端の電圧に関係して入力電圧が増加
することにより″１″状態に転じるので、結合出力は０
００１１”となる。残るバイナリ結合も上述と同様にし
て、基準電圧の１／４８の入力電圧の増加毎に得ること
ができる。
の出力はそれらの反転入力端に正電圧が供給されている
ので零電位でおる。入力電圧ＵＢＸが基準電圧ＵＯの１
／４８〜２／４８の値であるときは、コンパレータ５が
”１″状態に設定されるので、結合出力は“００００１
″となる。入力電圧ＵＢＸが基準電圧Ｕｏの２／４８〜
３／４ｓの値であるときは、コン・９レータ４が″１″
状態に設定されるが、それは抵抗マトリクス１０のデジ
ット１１に対する基準電圧に等しい信号に転じると共に
、コンノ４レータ５の活性化信号レベルが基準電圧ＵＯ
の１／４８から３／４８に増加し且つそれが０”状態に
転じるので結合出力は’０００１０”となる。入力電圧
が基準電圧の３／４８〜４／４ ｓのときには、コンパ
レータ４が′１”状態を維持すると共に、コンパレータ
５がそれの反転入力端の電圧に関係して入力電圧が増加
することにより″１″状態に転じるので、結合出力は０
００１１”となる。残るバイナリ結合も上述と同様にし
て、基準電圧の１／４８の入力電圧の増加毎に得ること
ができる。
図はこの発明による゛電圧−デジタルコードコレバータ
の一実施例を示す回路構成図である。 １〜５・・・コンパレータ、６〜１０・・・抵抗マトリ
クス、１１〜１４・・・デジット。
の一実施例を示す回路構成図である。 １〜５・・・コンパレータ、６〜１０・・・抵抗マトリ
クス、１１〜１４・・・デジット。
Claims (1)
- 各非反転入力端がコンバータ入力端となる共通ポイント
に接続されると共に、各反転入力端が基準電圧源に接続
される複数のコンパレータを具備し、該コンパレータ（
１〜５）がデジタルコードの数に等しく且つ上記基準電
圧源が最上位のコンパレータ（１）から最下位のコンパ
レータ（５）にかけて増加するデジット数を有する複数
の抵抗マトリクス（６〜１０）を介して各コンパレータ
（１〜５）に接続されると共に、最上位デジットのコン
パレータ（１）の出力がそれ以降のすべてのマトリクス
（７〜１０）の最上位デジット（１１）に接続され且つ
それ以降の各コンパレータ（２〜４）の出力が抵抗マト
リクス（８〜１０）の対応するデジット（１２〜１４）
に接続されてなることを特徴とする電圧−デジタルコー
ドコンバータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19863619013 DE3619013A1 (de) | 1986-06-13 | 1986-06-06 | Spannungs-digitalkode-umsetzer |
| JP61136343A JPS62298229A (ja) | 1986-06-13 | 1986-06-13 | 電圧−デジタルコ−ドコンバ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61136343A JPS62298229A (ja) | 1986-06-13 | 1986-06-13 | 電圧−デジタルコ−ドコンバ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62298229A true JPS62298229A (ja) | 1987-12-25 |
Family
ID=15172981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61136343A Pending JPS62298229A (ja) | 1986-06-13 | 1986-06-13 | 電圧−デジタルコ−ドコンバ−タ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS62298229A (ja) |
| DE (1) | DE3619013A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3734874A1 (de) * | 1987-08-12 | 1989-02-23 | Franz Wohlstreicher | Analog-digital-umsetzer |
| DE3911457A1 (de) * | 1989-04-05 | 1990-10-18 | Ifm Electronic Gmbh | Verfahren und schaltungsanordnung zur umsetzung einer analogen messspannung in ein digitales messsignal |
| WO1993003546A1 (en) * | 1991-07-26 | 1993-02-18 | David Andrew Bell | Analog-to-digital converter |
| DE19724247A1 (de) * | 1997-06-09 | 1998-12-10 | Siemens Ag | Analog-/Digital-Wandlervorrichtung |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2256412C3 (de) * | 1972-11-17 | 1981-01-15 | Hottinger Baldwin Messtechnik Gmbh, 6100 Darmstadt | Netzwerk für die Umsetzung analoger Werte in digitale Werte und Rückumsetzung dieser digitalen Werte in analoge Werte zum Zwecke der Meßwertspeicherung |
| US3968486A (en) * | 1974-06-20 | 1976-07-06 | Gerdes Richard C | Analog to digital converter |
| JPS558051B2 (ja) * | 1974-11-06 | 1980-03-01 |
-
1986
- 1986-06-06 DE DE19863619013 patent/DE3619013A1/de not_active Withdrawn
- 1986-06-13 JP JP61136343A patent/JPS62298229A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| DE3619013A1 (de) | 1987-12-10 |
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