JP4000003B2 - 可変利得増幅器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、可変利得増幅器に関するもので、特に、利得制御電圧もしくは利得制御電流を加えることにより、利得が変化する可変利得増幅器に関する。
【０００２】
【従来の技術】
近年、周波数の利用効率がよいＣＤＭＡ（Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）システムの開発が盛んである。ＣＤＭＡシステムにおいては、遠近問題などの理由により、広範囲で細かい送信電力制御が必要である。そのため、この要求を満たす高精度な可変利得増幅器の実現が望まれている。
【０００３】
図１２は、ギルバート（Ｇｉｌｂｅｒｔ）乗算器を用いた従来の可変利得増幅器（差動形）を示すものである。この回路は、素子ばらつきによる制御精度の劣化が小さいという特長がある。
【０００４】
図１２に示す回路において、制御電圧ＶY に対する電圧利得ＧV は、下記式（１）のようになる。ただし、Ａは定数であり、ＶT は熱電圧である。ｅｘｐは、指数関数を表す。
【０００５】
ＧV ＝Ａ／｛１＋ｅｘｐ（ＶY ／ＶT ）｝ … （１）
ｅｘｐ（ＶY ／ＶT ）>>１であるような範囲では、分母の“１”を無視することができる。よって、下記式（２）のように表すことができる。
【０００６】
ＧV ＝Ａｅｘｐ（−ＶY ／ＶT ） … （２）
一般に、高精度な利得制御を行うには、制御電圧ＶY と利得ＧV との関係が、ログリニア（ｌｏｇ−ｌｉｎｅａｒ）であることが望まれる。ｅｘｐ（ＶY ／ＶT ）>>１となる範囲であれば、従来の可変利得増幅器においても、制御電圧ＶY に対して近似的にログリニアの利得変化を実現できる。しかし、ｅｘｐ（ＶY ／ＶT ）>>１となる範囲では利得がかなり小さいため、消費電流および雑音の面で不利である。ＣＤＭＡのように、広範囲にわたって高精度の利得制御が求められるような用途においては、より広いログリニアな利得制御範囲をもつ回路が望まれる。
【０００７】
広範囲で、高精度のログリニアの制御特性を実現するには、上記式（１）の分母の“１”をキャンセルしなければならない。そのためには、下記式（３）が成り立てばよい。
【０００８】
ＶY ＝ＶT ｌｎ｛ｅｘｐ（ＫＶAGC ／ＶT ）−１｝ … （３）
ここで、Ｋ（＞０）は比例定数であり、ＶAGC （≧０）は可変利得増幅器の新たな制御電圧である。また、ｌｎは自然対数関数を表す。このとき、上記式（３）を上記式（１）に代入すると、下記式（４）が成り立つ。すなわち、制御電圧ＶAGC と利得ＧV とは最大利得値までログリニアとなる。
【０００９】
ＧV ＝Ａ／｛ｅｘｐ（ＫＶAGC ／ＶT ）｝ … （４）
図１３に示す可変利得増幅器において、図の左側に示す回路（利得制御電圧の変換部（ＶAGC →ＶY ））は、上記式（３）を実現するためのもので、Ｉ0 は定電流であり、Ｉ1 （≧０）には制御電圧ＶAGC に応じて、Ｉ0 ｅｘｐ（−ＫＶAGC ／ＶT ）という電流が流れる。
【００１０】
電流Ｉ1 ，Ｉ2 （＝Ｉ0 −Ｉ1 ）はトランジスタＱe ，Ｑf に流れ、ベース・エミッタ間電圧ＶBEQe，ＶBEQfを発生する。これらの差分ＶY ＝ＶBEQf−ＶBEQeは下記式（６）に示すようになり、上記式（３）の関係を満たす。
【００１１】
したがって、図１３の回路は、広範囲で、高精度のログリニアの利得制御特性を実現できる（詳細については、特開２０００−１９６３８６号公報参照）。
【００１２】
図１４は、図１２に示した可変利得増幅器と図１３に示した可変利得増幅器の、電圧利得特性を対比して示すものである。なお、図の横軸の制御電圧は規格化を行っている。
【００１３】
この図からも明らかなように、図１３の可変利得増幅器の方が、極めて広範囲（６０ｄＢ程度）にログリニアの利得特性が実現されていることが分かる。
【００１４】
【発明が解決しようとする課題】
上記したように、従来においては、線形の利得制御電圧（ＶAGC ）の入力に対して、利得が指数関数的に変化する、つまり指数関数的な利得制御特性Ｇ＝１／ｅｘｐ（ＫＶAGC ／ＶT ）を実現できるものの、利得が大きくなるほど、ダイナミックレンジが小さくなり歪みが発生しやすくなる（悪化しやすくなる）という問題があった。
【００１５】
すなわち、出力電圧波形の負の半周期においては、出力負荷の接続されているトランジスタＱa のコレクタ・エミッタ間電圧は小さくなる。出力電圧Ｖout の振幅が大きい場合、このコレクタ・エミッタ間電圧は、コレクタ・エミッタ飽和電圧よりも小さくなる。これにより、トランジスタＱa は飽和状態となり、出力波形の歪みが急激に増大する。トランジスタＱa のベース電圧は、利得が増加するほど高くなる。そのため、利得が大きくなるほど、ダイナミックレンジが小さくなり歪み特性は悪化しやすくなる。
【００１６】
そこで、この発明は、出力のダイナミックレンジが小さくなるのを防ぐことができ、歪み特性を改善することが可能な可変利得増幅器を提供することを目的としている。
【００１７】
【課題を解決するための手段】
本願発明の一態様によれば、利得制御信号に応じて利得を制御することが可能な可変利得増幅器であって、コレクタ端子から出力信号電圧が取り出される一方のトランジスタと、ベース端子およびコレクタ端子に対し、利得を制御するための第１の利得制御信号が供給される他方のトランジスタと、で構成される差動トランジスタ対と、前記一方のトランジスタおよび前記他方のトランジスタの共通エミッタ端子に接続され、入力信号電圧を与える第１の電圧／電流変換器と、前記一方のトランジスタのベース端子に一定のバイアス電圧を印加する電源回路と、前記他方のトランジスタの、少なくともベース端子に接続されたコンデンサとを具備したことを特徴とする可変利得増幅器が提供される。
また、本願発明の一態様によれば、利得制御信号に応じて利得を制御することが可能な可変利得増幅器であって、一方のトランジスタおよび他方のトランジスタによって構成され、前記一方のトランジスタのコレクタ端子から出力信号電圧が取り出され、前記他方のトランジスタを含む入力回路に対し、利得を制御するための第１の利得制御信号が供給される差動トランジスタ対と、前記一方のトランジスタおよび前記他方のトランジスタの共通エミッタ端子に接続され、入力信号電圧を与える第１の電圧／電流変換器と、前記一方のトランジスタのベース端子に一定のバイアス電圧を印加する電源回路と、前記他方のトランジスタの、少なくともベース端子に接続されたコンデンサとを具備し、前記入力回路は、前記他方のトランジスタとなる電流増幅用のＮＰＮトランジスタと電圧／電流変換用のＰＮＰトランジスタおよび電圧増幅用のＰＮＰトランジスタと電流／電圧変換用のＮＰＮトランジスタを含む、インバーテッドダーリントン回路からなる電流ミラー回路であることを特徴とする可変利得増幅器が提供される。
また、本願発明の一態様によれば、利得制御信号に応じて利得を制御することが可能な可変利得増幅器であって、一方のトランジスタおよび他方のトランジスタによって構成され、前記一方のトランジスタのコレクタ端子から出力信号電圧が取り出され、前記他方のトランジスタには利得を制御するための第１の利得制御信号が供給される差動トランジスタ対と、前記一方のトランジスタおよび前記他方のトランジスタの共通エミッタ端子に接続され、入力信号電圧を与える第１の電圧／電流変換器と、前記一方のトランジスタのベース端子に一定のバイアス電圧を印加する電源回路と、前記他方のトランジスタの、少なくともベース端子に接続されたコンデンサと、前記他方のトランジスタに接続され、利得を制御するための第２の利得制御信号が入力される入力回路とを具備し、前記入力回路は、前記第２の利得制御信号をもとに前記第１の利得制御信号を生成する電圧／電流変換用のＰＮＰトランジスタであることを特徴とする可変利得増幅器が提供される。
また、本願発明の一態様によれば、利得制御信号に応じて利得を制御することが可能な可変利得増幅器であって、一方のトランジスタおよび他方のトランジスタによって構成され、前記一方のトランジスタのコレクタ端子から出力信号電圧が取り出され、前記他方のトランジスタには利得を制御するための第１の利得制御信号が供給される差動トランジスタ対と、前記一方のトランジスタおよび前記他方のトランジスタの共通エミッタ端子に接続され、入力信号電圧を与える第１の電圧／電流変換器と、前記一方のトランジスタのベース端子に一定のバイアス電圧を印加する電源回路と、前記他方のトランジスタの、少なくともベース端子に接続されたコンデンサと、前記他方のトランジスタに接続され、利得を制御するための第２の利得制御信号が入力される入力回路とを具備し、前記入力回路は、前記第２の利得制御信号をもとに前記第１の利得制御信号を生成する、電流増幅用のＮＰＮトランジスタおよび電圧／電流変換用のＰＮＰトランジスタを含む、インバーテッドダーリントン回路であることを特徴とする可変利得増幅器が提供される。
また、本願発明の一態様によれば、利得制御信号に応じて利得を制御することが可能な可変利得増幅器であって、一方のトランジスタおよび他方のトランジスタによって構成され、前記一方のトランジスタのコレクタ端子から出力信号電圧が取り出され、前記他方のトランジスタには利得を制御するための第１の利得制御信号が供給される差動トランジスタ対と、前記一方のトランジスタおよび前記他方のトランジスタの共通エミッタ端子に接続され、入力信号電圧を与える第１の電圧／電流変換器と、前記一方のトランジスタのベース端子に一定のバイアス電圧を印加する電源回路と、前記他方のトランジスタの、少なくともベース端子に接続されたコンデンサと、前記他方のトランジスタに接続され、利得を制御するための第２の利得制御信号が入力される入力回路とを具備し、前記入力回路は、前記第２の利得制御信号をもとに前記第１の利得制御信号を生成する、電流増幅用のＰＮＰトランジスタおよび電流／電圧変換用のＰＮＰトランジスタを含む電流ミラー回路、および、第２の電圧／電流変換器を含むことを特徴とする可変利得増幅器が提供される。
さらに、本願発明の一態様によれば、利得制御信号に応じて利得を制御することが可能な可変利得増幅器であって、一方のトランジスタおよび他方のトランジスタによって構成され、前記一方のトランジスタのコレクタ端子から出力信号電圧が取り出され、前記他方のトランジスタには利得を制御するための第１の利得制御信号が供給される差動トランジスタ対と、前記一方のトランジスタおよび前記他方のトランジスタの共通エミッタ端子に接続され、入力信号電圧を与える第１の電圧／電流変換器と、前記一方のトランジスタのベース端子に一定のバイアス電圧を印加する電源回路と、前記他方のトランジスタの、少なくともベース端子に接続されたコンデンサと、前記他方のトランジスタに接続され、利得を制御するための第２の利得制御信号が入力される入力回路とを具備し、前記入力回路は、前記第２の利得制御信号をもとに前記第１の利得制御信号を生成する、電流増幅用のＮＰＮトランジスタと電圧／電流変換用のＰＮＰトランジスタおよび電圧増幅用のＰＮＰトランジスタと電流／電圧変換用のＮＰＮトランジスタを含む、インバーテッドダーリントン回路からなる電流ミラー回路、および、第２の電圧／電流変換器を含むことを特徴とする可変利得増幅器が提供される。
【００１８】
この発明の可変利得増幅器によれば、利得の大きさにかかわらず、出力トランジスタのベース電圧を一定に保つことができるようになる。これにより、広い利得範囲で低歪みに動作することが可能となるものである。
【００１９】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００２０】
（第１の実施形態）
図１は、本発明の第１の実施形態にかかる可変利得増幅器の基本的な回路構成例を示すものである。なお、ここでは利得制御電圧によって利得制御を行う電圧制御方式の単相形可変利得増幅器を例に説明する。
【００２１】
この可変利得増幅器は、利得制御電圧（第２の利得制御信号）ＶAGC によって利得が制御される回路であり、差動トランジスタ対（利得制御回路部）を構成するＮＰＮトランジスタ（一方，他方のトランジスタ）Ｑ1 ，Ｑ2 を有している。両トランジスタＱ1 ，Ｑ2 の共通エミッタ端子には、入力信号電圧Ｖｉｎが供給されている。出力トランジスタであるトランジスタＱ1 のコレクタ端子より、出力信号電圧Ｖout が取り出される。
【００２２】
トランジスタＱ1 のベース端子には、基準バイアス電圧ＶBIASが供給されている。また、トランジスタＱ1 のコレクタ端子には、負荷素子（第１の負荷素子）Ｚ1 を介して、電源ラインより電源電圧が供給されている。
【００２３】
トランジスタＱ2 のベース端子およびコレクタ端子は共通接続され、コンデンサＣ1 を介して接地電位に接続されている。また、トランジスタＱ2 のベース端子およびコレクタ端子は、利得制御信号変換部をなす電圧／電流変換用のＰＮＰトランジスタＱ3 のコレクタ端子に接続されている。
【００２４】
トランジスタＱ3 のエミッタ端子には、上記電源ラインより電源電圧が供給されている。また、トランジスタＱ3 のベース端子には、上記利得制御電圧ＶAGC が供給されるようになっている。
【００２５】
このような構成の可変利得増幅器は、電源電圧を基準とする正（または、負）の利得制御電圧ＶAGC が、ＰＮＰトランジスタＱ3 のベース端子に加えられる。すると、ＰＮＰトランジスタＱ3 のコレクタ電流が生成されて、ＮＰＮトランジスタＱ2 のコレクタに入力される。これにより、ＮＰＮトランジスタＱ2 のベース端子に、制御電圧（ＮＰＮトランジスタＱ1 ，Ｑ2 のベース間電圧）ＶY が発生する。その結果、利得を可変できる。
【００２６】
すなわち、この回路の場合、基準バイアス電圧ＶBIASが変化したとしても、利得制御電圧ＶAGC が変化しない限り、利得は変化しない。このため、基準バイアス電圧ＶBIASは必ずしも一定である必要はない。しかし、大出力の回路においては、基準バイアス電圧ＶBIASを一定に保つことにより、出力のダイナミックレンジを一定に保つことができるため、回路の歪みが悪化するのを防ぐことが可能となる。
【００２７】
また、利得制御電圧ＶAGC は、基準バイアス電圧ＶBIASとは完全に無関係に決められる。このため、図１２に示した従来の可変利得増幅器に比べ、制御電圧の自由度が高い、高周波用の可変利得増幅器とすることができる。
【００２８】
（第２の実施形態）
図２は、本発明の第２の実施形態にかかる可変利得増幅器の基本的な回路構成例を示すものである。なお、ここでは利得制御電流によって利得制御を行う電流制御方式の単相形可変利得増幅器を例に説明する。
【００２９】
この可変利得増幅器は、上述の図１に示した可変利得増幅器において、ＰＮＰトランジスタＱ3 ，Ｑ4 からなる電流ミラー回路が追加されて、利得制御電流（第１の利得制御信号）ＩAGC による利得の制御が行われるように構成されている。
【００３０】
すなわち、差動トランジスタ対を構成するＮＰＮトランジスタＱ1 ，Ｑ2 の共通エミッタ端子には、入力信号電圧Ｖｉｎが供給されている。トランジスタ（出力トランジスタ）Ｑ1 のコレクタ端子より、出力信号電圧Ｖout が取り出される。
【００３１】
トランジスタＱ1 のベース端子には、基準バイアス電圧ＶBIASが供給されている。また、トランジスタＱ1 のコレクタ端子には、負荷素子Ｚ1 を介して、電源ラインより電源電圧が供給されている。
【００３２】
トランジスタＱ2 のベース端子およびコレクタ端子は、コンデンサＣ1 に接続されている。また、トランジスタＱ2 のベース端子およびコレクタ端子は、ＰＮＰトランジスタＱ3 のコレクタ端子に接続されている。
【００３３】
トランジスタＱ3 のエミッタ端子には、上記電源ラインより電源電圧が供給されている。また、トランジスタＱ3 のベース端子は、電流／電圧変換用のＰＮＰトランジスタＱ4 のベース端子およびコレクタ端子に接続されている。
【００３４】
そして、このトランジスタＱ4 のベース端子およびコレクタ端子に対し、利得制御電流ＩAGC が供給されるようになっている。なお、トランジスタＱ4 のエミッタ端子には、上記電源ラインより電源電圧が供給されている。
【００３５】
この可変利得増幅器の場合、ＰＮＰトランジスタＱ3 ，Ｑ4 よって電流／電圧変換用の電流ミラー回路が構成されており、利得制御電流ＩAGC によって回路の利得が制御される以外、上述の図１に示した可変利得増幅器の場合と同様に動作する。
【００３６】
すなわち、トランジスタＱ4 のベース端子およびコレクタ端子に対して、利得制御電流ＩAGC が供給される。すると、トランジスタＱ3 のベース電圧が発生され、それにより、トランジスタＱ3 のコレクタ電流が生成される。このコレクタ電流がトランジスタＱ2 のコレクタ端子に入力されることで、制御電圧（ＮＰＮトランジスタＱ1 ，Ｑ2 のベース間電圧）ＶY が発生する。
【００３７】
このような構成によっても、トランジスタＱ1 のベース電圧（基準バイアス電圧ＶBIAS）を一定に保つことにより、回路のダイナミックレンジを一定に保つことができるので、歪みの悪化を防ぐことができる。したがって、利得制御電流ＩAGC を加えることにより、可変利得増幅器を大出力の高周波用回路とすることも容易に可能であり、しかも、広い範囲で、かつ、低歪みにより動作する回路とすることができる。
【００３８】
（第３の実施形態）
図３は、本発明の第３の実施形態にかかる可変利得増幅器の基本的な回路構成例を示すものである。なお、ここでは利得制御電圧によって利得制御を行う電圧制御方式の単相形可変利得増幅器を例に説明する。
【００３９】
この可変利得増幅器は、上述の図１に示した可変利得増幅器において、ＰＮＰトランジスタＱ3 に代えて、インバーテッドダーリントン接続された回路を用いるようにした場合の例である。
【００４０】
すなわち、電圧／電流変換用のＰＮＰトランジスタＱ3Pと電流増幅用のＮＰＮトランジスタＱ3Nとによって、上記ＰＮＰトランジスタＱ3 に相当する、インバーテッドダーリントン回路が構成されるとともに、上記ＮＰＮトランジスタＱ3NとＮＰＮトランジスタ（出力トランジスタ）Ｑ1 とによって差動トランジスタ対が構成されている。
【００４１】
両トランジスタＱ3N，Ｑ1 の共通エミッタ端子には、入力信号電圧Ｖｉｎが供給されている。トランジスタＱ1 のコレクタ端子より、出力信号電圧Ｖout が取り出される。
【００４２】
トランジスタＱ1 のベース端子には、基準バイアス電圧ＶBIASが供給されている。また、トランジスタＱ1 のコレクタ端子には、負荷素子Ｚ1 を介して、電源ラインより電源電圧が供給されている。
【００４３】
トランジスタＱ3Nのベース端子は、上記ＰＮＰトランジスタＱ3Pのコレクタ端子、および、コンデンサＣ1 を介して電源ラインに接続されている。また、トランジスタＱ3Nのコレクタ端子は、上記ＰＮＰトランジスタＱ3Pのエミッタ端子および上記電源ラインに接続されている。
【００４４】
そして、トランジスタＱ3Pのベース端子に対し、利得制御電圧ＶAGC が供給されるようになっている。すると、利得制御電圧ＶAGC によって、トランジスタＱ3Nのエミッタ電流（Ｉ2 ）が生成され、同時に、トランジスタＱ3Nのベース・エミッタ電圧が決まる。これにより、制御電圧ＶY が発生する。
【００４５】
トランジスタＱ3Nのエミッタ接地電流増幅率をβ3Nとすると、トランジスタＱ3Nのコレクタ電流は図３における電流Ｉ2 であることから、トランジスタＱ3Nのベース電流はＩ2 ／β3Nとなり、トランジスタＱ3Pのコレクタ電流はＩ2 ／β3Nとなる。
【００４６】
トランジスタＱ1 ，Ｑ2 に流れる電流の合計を同じとして図１，図３を比較したとき、図１のＰＮＰトランジスタＱ3 のコレクタ電流と、図３のＮＰＮトランジスタＱ3Nのコレクタ電流はほぼ同じであるが、図３のＰＮＰトランジスタＱ3Pのコレクタ電流は、図１のＰＮＰトランジスタＱ3 のコレクタ電流の１／β3Nとなる。β3Nは、通常、数十〜数百という値であるから、図３のＰＮＰトランジスタＱ3Pのコレクタ電流は非常に小さくなる。
【００４７】
ＩＣ製造プロセスのうちのいくつかのものでは、同じコレクタ電流を流すために必要なチップ面積に関して、ＮＰＮトランジスタよりもＰＮＰトランジスタの方が非常に大きい。このため、このようなＩＣの製造プロセスにおいては、ＰＮＰトランジスタに大電流を流すとチップ面積が非常に増大するため、図１の回路は大電流大出力の用途には不向きである。しかし、図３は、電流のほとんどがＮＰＮトランジスタに流れるため、大電流大出力の用途においてはチップ面積の面で有利となる。
【００４８】
このような構成によれば、トランジスタＱ1 のベース電圧（基準バイアス電圧ＶBIAS）を一定に保つことにより、回路のダイナミックレンジを一定に保つことができるので、歪みの悪化を防ぐことができる。したがって、利得制御電圧ＶAGC を加えることによって、可変利得増幅器を大電流大出力回路とした場合においても、小面積化が可能で、しかも、広い範囲で、かつ、低歪みにより動作する回路とすることができる。
【００４９】
また、安定な基準電圧を必要としないなど、素子数の削減が可能であるとともに、高周波用の可変利得増幅器としても有用である。
【００５０】
（第４の実施形態）
図４は、本発明の第４の実施形態にかかる可変利得増幅器の基本的な回路構成例を示すものである。なお、ここでは利得制御電圧によって利得制御を行う電圧制御方式の単相形可変利得増幅器を例に説明する。
【００５１】
この可変利得増幅器は、上述の図３に示した可変利得増幅器において、インバーテッドダーリントン回路を構成するＰＮＰトランジスタＱ3Pのエミッタ端子とＮＰＮトランジスタＱ3Nのコレクタ端子とに、負荷素子（第２の負荷素子）Ｚ2 を介して、電源ラインより電源電圧が供給されるように構成した場合の例である。
【００５２】
この例の可変利得増幅器の場合、上記負荷素子Ｚ2 が、インバーテッドダーリントン回路のばらつき防止用素子として機能する。そのため、より安定した動作が可能となるものである。
【００５３】
（第５の実施形態）
図５は、本発明の第５の実施形態にかかる可変利得増幅器の基本的な回路構成例を示すものである。なお、ここでは利得制御電圧によって利得制御を行う電圧制御方式の単相形可変利得増幅器を例に説明する。
【００５４】
この可変利得増幅器は、上述の図４に示した可変利得増幅器において、インバーテッドダーリントン回路を構成するＰＮＰトランジスタＱ3Pのエミッタ端子に、負荷素子Ｚ2 を介して、電源ラインより電源電圧が供給されるように構成した場合の例である。
【００５５】
この例の場合も、上記負荷素子Ｚ2 が、インバーテッドダーリントン回路のばらつき防止用素子として機能する。そのため、可変利得増幅器として、より安定した動作が可能となるものである。
【００５６】
（第６の実施形態）
図６は、本発明の第６の実施形態にかかる可変利得増幅器の基本的な回路構成例を示すものである。なお、ここでは利得制御電流によって利得制御を行う電流制御方式の単相形可変利得増幅器を例に説明する。
【００５７】
この可変利得増幅器は、上述の図２に示した可変利得増幅器において、ＰＮＰトランジスタＱ3 ，Ｑ4 からなる電流ミラー回路に代えて、インバーテッドダーリントン接続された電流ミラー回路を用いるようにした場合の例である。
【００５８】
すなわち、ＰＮＰトランジスタＱ3PとＮＰＮトランジスタＱ3NおよびＰＮＰトランジスタＱ4PとＮＰＮトランジスタＱ4Nによって、上記ＰＮＰトランジスタＱ3 ，Ｑ4 に相当する、インバーテッドダーリントン回路による電流ミラー回路が構成されるとともに、上記ＮＰＮトランジスタＱ3NとＮＰＮトランジスタ（出力トランジスタ）Ｑ1 とによって差動トランジスタ対が構成されている。
【００５９】
両トランジスタＱ3N，Ｑ1 の共通エミッタ端子には、入力信号電圧Ｖｉｎが供給されている。トランジスタＱ1 のコレクタ端子より、出力信号電圧Ｖout が取り出される。
【００６０】
トランジスタＱ1 のベース端子には、基準バイアス電圧ＶBIASが供給されている。また、トランジスタＱ1 のコレクタ端子には、負荷素子Ｚ1 を介して、電源ラインより電源電圧が供給されている。
【００６１】
トランジスタＱ3Nのベース端子は、上記ＰＮＰトランジスタＱ3Pのコレクタ端子、および、コンデンサＣ1 を介して電源ラインに接続されている。また、トランジスタＱ3Nのコレクタ端子は、上記ＰＮＰトランジスタＱ3Pのエミッタ端子および上記電源ラインに接続されている。
【００６２】
トランジスタＱ3Pのベース端子は、上記ＰＮＰトランジスタＱ4Pのベース端子、および、定電圧発生用素子としてのＰＮＰトランジスタＱ5 のエミッタ端子に接続されている。
【００６３】
トランジスタＱ4Pのエミッタ端子は、上記ＮＰＮトランジスタＱ4Nのコレクタ端子、および、電源ラインに接続されている。また、トランジスタＱ4Pのコレクタ端子は、上記ＮＰＮトランジスタＱ4Nのベース端子に接続されている。
【００６４】
トランジスタＱ4Nのエミッタ端子は、上記トランジスタＱ5 のベース端子に接続されている。
【００６５】
トランジスタＱ5 のコレクタ端子は接地されている。
【００６６】
そして、トランジスタＱ5 のベース端子およびトランジスタＱ4Nのエミッタ端子に対し、利得制御電流ＩAGC が供給されるようになっている。すると、利得制御電流ＩAGC によって、トランジスタＱ4Pのベース電圧が発生し、それによりトランジスタＱ3Nのエミッタ電流（Ｉ2 ）が生成され、同時に、トランジスタＱ3Nのベース・エミッタ電圧が決まる。これにより、制御電圧ＶY が発生する。
【００６７】
この例の場合も、上述の図３に示した可変利得増幅器の場合とほぼ同様の効果が期待できる。すなわち、トランジスタＱ1 のベース電圧（基準バイアス電圧ＶBIAS）を一定に保つことにより、回路のダイナミックレンジを一定に保つことができるので、歪みの悪化を防ぐことができる。したがって、利得制御電流ＩAGC を加えることによって、可変利得増幅器において、ＰＮＰトランジスタＱ3Pに小面積のトランジスタを使用でき、大電流大出力回路とした場合においても、小面積化が可能で、しかも、広い範囲で、かつ、低歪みにより動作する、高周波用の可変利得増幅器とすることができる。
【００６８】
（第７の実施形態）
図７は、本発明の第７の実施形態にかかる可変利得増幅器の基本的な回路構成例を示すものである。なお、ここでは利得制御電流によって利得制御を行う電流制御方式の単相形可変利得増幅器を例に説明する。
【００６９】
この可変利得増幅器は、上述の図６に示した可変利得増幅器において、インバーテッドダーリントン回路による電流ミラー回路を構成する、ＰＮＰトランジスタＱ3Pのエミッタ端子とＮＰＮトランジスタＱ3Nのコレクタ端子とに、負荷素子Ｚ2 を介して、また、ＰＮＰトランジスタＱ4Pのエミッタ端子とＮＰＮトランジスタＱ4Nのコレクタ端子とに、負荷素子（第３の負荷素子）Ｚ3 を介して、それぞれ電源ラインより電源電圧が供給されるように構成した場合の例である。
【００７０】
この例の可変利得増幅器の場合、上記負荷素子Ｚ2 ，Ｚ3 が、インバーテッドダーリントン回路のばらつき防止用素子として機能する。そのため、より安定した動作が可能となるものである。
【００７１】
（第８の実施形態）
図８は、本発明の第８の実施形態にかかる可変利得増幅器の基本的な回路構成例を示すものである。なお、ここでは利得制御電流によって利得制御を行う電流制御方式の単相形可変利得増幅器を例に説明する。
【００７２】
この可変利得増幅器は、上述の図７に示した可変利得増幅器において、インバーテッドダーリントン回路による電流ミラー回路を構成する、ＰＮＰトランジスタＱ3Pのエミッタ端子に、負荷素子Ｚ2 を介して、また、ＰＮＰトランジスタＱ4Pのエミッタ端子に、負荷素子Ｚ3 を介して、それぞれ電源ラインより電源電圧が供給されるように構成した場合の例である。
【００７３】
この例の場合も、上記負荷素子Ｚ2 ，Ｚ3 が、インバーテッドダーリントン回路のばらつき防止用素子として機能する。そのため、可変利得増幅器として、より安定した動作が可能となるものである。
【００７４】
（第９の実施形態）
図９は、本発明の第９の実施形態にかかる可変利得増幅器の基本的な回路構成例を示すものである。なお、ここでは利得制御電圧によって利得制御を行う電圧制御方式の単相形可変利得増幅器を例に説明する。
【００７５】
この可変利得増幅器は、利得制御回路１１と利得制御信号変換回路１２とからなり、上記利得制御信号変換回路１２に利得制御電圧ＶAGC を与えることによって、上記利得制御回路１１の利得が制御されるように構成されている。
【００７６】
上記利得制御回路１１は、差動トランジスタ対を構成するＮＰＮトランジスタＱ11，Ｑ12を有している。両トランジスタＱ11，Ｑ12の共通エミッタ端子には、入力信号電圧Ｖｉｎが供給されている。トランジスタ（出力トランジスタ）Ｑ11のコレクタ端子より、出力信号電圧Ｖout が取り出される。
【００７７】
トランジスタＱ11のコレクタ端子には、負荷素子Ｚ1 を介して、電源ラインより電源電圧が供給されている。また、トランジスタＱ11のベース端子は、ＮＰＮトランジスタＱ13のベース端子に接続されている。両トランジスタＱ11，Ｑ13の共通ベース端子には、基準バイアス電圧ＶBIASが供給されている。
【００７８】
トランジスタＱ12のコレクタ端子には、上記電源ラインより電源電圧が供給されている。また、トランジスタＱ12のベース端子は、ＮＰＮトランジスタＱ14のベース端子およびコレクタ端子に接続されている。
【００７９】
一方、上記利得制御信号変換回路１２は、差動トランジスタ対を構成する、上記ＮＰＮトランジスタＱ13，Ｑ14を有している。両トランジスタＱ13，Ｑ14の共通エミッタ端子は、ＮＰＮトランジスタＱ19のコレクタ端子に接続されている。
【００８０】
トランジスタＱ13のコレクタ端子には、上記電源ラインより電源電圧が供給されている。
【００８１】
トランジスタＱ14のベース端子およびコレクタ端子は、ＰＮＰトランジスタＱ21のコレクタ端子に接続されている。
【００８２】
トランジスタＱ21のエミッタ端子には、上記電源ラインより電源電圧が供給されている。また、トランジスタＱ21のベース端子は、ＰＮＰトランジスタＱ20のベース端子およびコレクタ端子に接続されている。
【００８３】
トランジスタＱ20のエミッタ端子には、上記電源ラインより電源電圧が供給されている。また、トランジスタＱ20のベース端子およびコレクタ端子は、ＰＮＰトランジスタＱ16のコレクタ端子、および、ＮＰＮトランジスタＱ18のコレクタ端子に接続されている。
【００８４】
トランジスタＱ16のエミッタ端子には、上記電源ラインより電源電圧が供給されている。また、トランジスタＱ16のベース端子は、ＰＮＰトランジスタＱ15のベース端子およびコレクタ端子に接続されている。
【００８５】
トランジスタＱ15のエミッタ端子には、上記電源ラインより電源電圧が供給されている。また、トランジスタＱ15のベース端子およびコレクタ端子は、ＮＰＮトランジスタＱ17のコレクタ端子に接続されている。
【００８６】
上記トランジスタＱ18，Ｑ19はベース端子が共通に接続され、その共通ベース端子には、基準ベース電圧ＶB がそれぞれ供給されている（各エミッタ端子は接地されている）。
【００８７】
そして、上記トランジスタＱ17，Ｑ18のベース端子間にある抵抗Ｒに対して、上記利得制御電圧ＶAGC に比例した電流ＩAGC が与えられるようになっている。したがって、抵抗Ｒには利得制御電圧ＶAGC に比例した電圧が与えられる。
【００８８】
この可変利得増幅器の場合、ＮＰＮトランジスタＱ11，Ｑ12，Ｑ13，Ｑ14によって、電流比を複製するための複製回路が構成されている。この複製回路は、トランジスタＱ13，Ｑ14を流れる電流Ｉ1 ，Ｉ2 に対して、トランジスタＱ11，Ｑ12に流れる電流をＩ1 ：Ｉ2 の比に設定するように構成されている。
【００８９】
従来の構成の可変利得増幅器では、図９の電流Ｉ1 に相当する利得制御電流をトランジスタＱ13のコレクタ電流として加えることにより、利得を制御していた。このため、トランジスタＱ11，Ｑ12の差動トランジスタ対のうち、トランジスタＱ12のベース電位を基準電位とせざるを得ず、結果的に、トランジスタＱ11のベース電位が変化することで、ダイナミックレンジの変化を招き、歪みを悪化させる恐れがあった。
【００９０】
しかし、本実施形態にかかる構成の可変利得増幅器では、事前に、利得制御電流の引き算、すなわち、Ｉ2 ＝Ｉ0 −Ｉ1 の演算を、トランジスタＱ16およびトランジスタＱ16，Ｑ20を用いて行っており、この引き算を行った後の利得制御電流Ｉ2 をトランジスタＱ14のコレクタ電流として加えることにより、利得を制御している。
【００９１】
このような構成とすることにより、トランジスタＱ11，Ｑ12の差動トランジスタ対のうち、トランジスタＱ11のベース電位を基準電位とすることが可能となり、結果として、ダイナミックレンジの変化を防ぎ、歪みが悪化するのを抑制することが可能となるものである。
【００９２】
ここで、図９において、
上記トランジスタＱ19のベース・エミッタ間電圧はＶB 、
上記トランジスタＱ18のベース・エミッタ間電圧はＶB 、
上記トランジスタＱ17のベース・エミッタ間電圧はＶB −Ｒ×ＩAGC
となり、利得制御電流ＩAGC が利得制御電圧ＶAGC に比例しているとすれば（比例定数Ｋ）、
上記トランジスタＱ17のベース・エミッタ間電圧はＶB −Ｋ×ＶAGC
となる。
【００９３】
したがって、トランジスタの飽和電流をＩS 、熱電圧をＶT とすると、
Ｉ0 ＝ＩS ｅｘｐ（ＶB ／ＶT ）
Ｉ1 ＝ＩS ｅｘｐ｛（ＶB −Ｋ×ＶAGC ）／ＶT ｝
＝Ｉ0 ｅｘｐ｛（−Ｋ×ＶAGC ）／ＶT ｝
となるので、
Ｉ2 ＝Ｉ0 −Ｉ1
＝Ｉ0 ｛１−ｅｘｐ（−Ｋ×ＶAGC ／ＶT ）｝
となる。
【００９４】
上記トランジスタＱ14のベース・エミッタ間電圧ＶBE14は、自然対数をｌｎとすると、
ＶBE14＝ＶT ｌｎ｛Ｉ2 ／ＩS ｝
となる。
【００９５】
同様に、上記トランジスタＱ13のベース・エミッタ間電圧ＶBE13は、
ＶBE13＝ＶT ｌｎ｛Ｉ1 ／ＩS ｝
となるので、制御電圧ＶY は、
ＶY ＝ＶBE14−ＶBE13
＝ＶT ｌｎ｛Ｉ2 ／Ｉ1 ｝
＝ＶT ｌｎ｛ｅｘｐ（Ｋ×ＶAGC ／ＶT ）−１｝
となる。
【００９６】
ここで、上記トランジスタＱ11，Ｑ12からなる差動トランジスタ対の利得制御特性は、利得をＧV 、比例定数をＡとおくと、
ＧV ＝Ａ／｛１＋ｅｘｐ（ＶY ／ＶT ）｝
となるから、ここにＶY の式を代入することにより、
ＧV ＝Ａｅｘｐ（−Ｋ×ＶAGC ／ＶT ）
となり、指数関数の利得制御特性が得られることが分かる。
【００９７】
したがって、本実施形態では、以上のことから指数関数的な利得制御特性が実現されており、特開２０００−１９６３８６号公報に示された回路の特長である指数関数的な利得制御特性を保持したまま、トランジスタＱ11のベースバイアス電圧を一定に保つことにより、出力のダイナミックレンジが一定に保たれるので、歪みの悪化を防ぐことが可能となる。
【００９８】
（第１０の実施形態）
図１０は、本発明の第１０の実施形態にかかる可変利得増幅器の基本的な回路構成例を示すものである。なお、ここでは利得制御電圧によって利得制御を行う電圧制御方式の単相形可変利得増幅器を例に説明する。
【００９９】
この可変利得増幅器は、上述の図９に示した可変利得増幅器において、ＮＰＮトランジスタＱ11，Ｑ12，Ｑ13，Ｑ14からなる電流比の複製回路を用いずに構成した場合の例である。
【０１００】
すなわち、この可変利得増幅器は、差動トランジスタ対を構成するＮＰＮトランジスタＱ11，Ｑ12を有している。両トランジスタＱ11，Ｑ12の共通エミッタ端子には、入力信号電圧Ｖｉｎが供給されている。トランジスタ（出力トランジスタ）Ｑ11のコレクタ端子より、出力信号電圧Ｖout が取り出される。
【０１０１】
トランジスタＱ11のコレクタ端子には、負荷素子Ｚ1 を介して、電源ラインより電源電圧が供給されている。また、トランジスタＱ11のベース端子には、基準バイアス電圧ＶBIASが供給されている。
【０１０２】
トランジスタＱ12のコレクタ端子およびベース端子は、電流ミラー回路を構成するＰＮＰトランジスタＱ21のコレクタ端子、および、コンデンサＣ1 に接続されている。
【０１０３】
トランジスタＱ21のエミッタ端子には、上記電源ラインより電源電圧が供給されている。また、トランジスタＱ21のベース端子は、電流ミラー回路を構成する、ＰＮＰトランジスタＱ20のベース端子およびコレクタ端子に接続されている。
【０１０４】
トランジスタＱ20のエミッタ端子には、上記電源ラインより電源電圧が供給されている。また、トランジスタＱ20のベース端子およびコレクタ端子は、ＰＮＰトランジスタＱ16のコレクタ端子、および、ＮＰＮトランジスタＱ18のコレクタ端子に接続されている。
【０１０５】
トランジスタＱ16のエミッタ端子には、上記電源ラインより電源電圧が供給されている。また、トランジスタＱ16のベース端子は、ＰＮＰトランジスタＱ15のベース端子およびコレクタ端子に接続されている。
【０１０６】
トランジスタＱ15のエミッタ端子には、上記電源ラインより電源電圧が供給されている。また、トランジスタＱ15のベース端子およびコレクタ端子は、ＮＰＮトランジスタＱ17のコレクタ端子に接続されている。
【０１０７】
上記トランジスタＱ18のベース端子には、基準ベース電圧ＶB が供給されている（エミッタ端子は接地されている）。
【０１０８】
そして、上記トランジスタＱ17，Ｑ18のベース端子間にある抵抗Ｒに対して、上記利得制御電圧ＶAGC に比例した電流ＩAGC が与えられるようになっている。したがって、抵抗Ｒには利得制御電圧ＶAGC に比例した電圧が与えられる。
【０１０９】
ここで、図１０において、
上記トランジスタＱ18のベース・エミッタ間電圧はＶB 、
上記トランジスタＱ17のベース・エミッタ間電圧はＶB −Ｒ×ＩAGC
となり、利得制御電流ＩAGC が利得制御電圧ＶAGC に比例しているとすれば（比例定数Ｋ）、
上記トランジスタＱ17のベース・エミッタ間電圧はＶB −Ｋ×ＶAGC
となる。
【０１１０】
したがって、トランジスタの飽和電流をＩS 、熱電圧をＶT とすると、
Ｉ0 ＝ＩS ｅｘｐ（ＶB ／ＶT ）
Ｉ1 ＝ＩS ｅｘｐ｛（ＶB −Ｋ×ＶAGC ）／ＶT ｝
＝Ｉ0 ｅｘｐ｛（−Ｋ×ＶAGC ）／ＶT ｝
となるので、
Ｉ2 ＝Ｉ0 −Ｉ1
＝Ｉ0 ｛１−ｅｘｐ（−Ｋ×ＶAGC ／ＶT ）｝
となる。
【０１１１】
ここで、トランジスタＱ20，Ｑ21からなる電流ミラー回路のミラー比を１：Ｄとすると、上記トランジスタＱ12のベース・エミッタ間電圧ＶBE12は、自然対数をｌｎとすると、
ＶBE12＝ＶT ｌｎ｛ＤＩ2 ／ＩS ｝
となる。
【０１１２】
同様に、上記トランジスタＱ11のベース・エミッタ間電圧ＶBE11は、
ＶBE11＝ＶT ｌｎ｛ＤＩ1 ／ＩS ｝
となるので、上記トランジスタＱ12，Ｑ11のベース・エミッタ間電圧（制御電圧）をＶY とすると、
ＶY ＝ＶBE12−ＶBE11
＝ＶT ｌｎ｛Ｉ2 ／Ｉ1 ｝
＝ＶT ｌｎ｛ｅｘｐ（Ｋ×ＶAGC ／ＶT ）−１｝
となる。
【０１１３】
ここで、上記トランジスタＱ11，Ｑ12からなる差動トランジスタ対の利得制御特性は、利得をＧV 、比例定数をＡとおくと、
ＧV ＝Ａ／｛１＋ｅｘｐ（ＶY ／ＶT ）｝
となるから、ここにＶY の式を代入することにより、
ＧV ＝Ａｅｘｐ（−Ｋ×ＶAGC ／ＶT ）
となり、指数関数の利得制御特性が得られることが分かる。
【０１１４】
したがって、本実施形態では、以上のことから指数関数的な利得制御特性が実現されており、特開２０００−１９６３８６号公報に示された回路の特長である指数関数的な利得制御特性を保持したまま、トランジスタＱ11のベースバイアス電圧を一定に保つことにより、出力のダイナミックレンジが一定に保たれるので、歪みの悪化を防ぐことが可能となる。
【０１１５】
このような構成の可変利得増幅器によっても、図９に示した可変利得増幅器の場合と同様に、指数関数的な利得制御特性を保ったままで、歪み特性を改善することが可能となる。
【０１１６】
しかも、この可変利得増幅器の場合、直接、ＮＰＮトランジスタＱ12に制御電流ＤＩ2 が供給されるように構成されている。これにより、第９の実施形態に示した可変利得増幅器における複製回路（図９参照）を不要とすることができる。よって、コンデンサＣ1 が必要にはなるものの、全体として、回路の部品点数を削減できる。
【０１１７】
（第１１の実施形態）
図１１は、本発明の第１１の実施形態にかかる可変利得増幅器の基本的な回路構成例を示すものである。なお、ここでは利得制御電圧によって利得制御を行う電圧制御方式の単相形可変利得増幅器を例に説明する。
【０１１８】
この可変利得増幅器は、上述の図１０に示した可変利得増幅器において、ＰＮＰトランジスタＱ20，Ｑ21からなる電流ミラー回路に代えて、インバーテッドダーリントン接続された電流ミラー回路を用いるようにした場合の例である。
【０１１９】
すなわち、ＰＮＰトランジスタＱ20P とＮＰＮトランジスタＱ20N およびＰＮＰトランジスタＱ21P とＮＰＮトランジスタＱ21N とによって、上記ＰＮＰトランジスタＱ20，Ｑ21に相当する、インバーテッドダーリントン回路による電流ミラー回路が構成されるとともに、上記ＮＰＮトランジスタＱ21N とＮＰＮトランジスタＱ11とによって差動トランジスタ対が構成されている。
【０１２０】
両トランジスタＱ21N ，Ｑ11の共通エミッタ端子には、入力信号電圧Ｖｉｎが供給されている。トランジスタ（出力トランジスタ）Ｑ11のコレクタ端子より、出力信号電圧Ｖout が取り出される。
【０１２１】
トランジスタＱ11のベース端子には、基準バイアス電圧ＶBIASが供給されている。また、トランジスタＱ11のコレクタ端子には、負荷素子Ｚ1 を介して、電源ラインより電源電圧が供給されている。
【０１２２】
トランジスタＱ21N のベース端子は、上記ＰＮＰトランジスタＱ21P のコレクタ端子、および、コンデンサＣ1 を介して電源ラインに接続されている。また、トランジスタＱ21N のコレクタ端子は、上記ＰＮＰトランジスタＱ21P のエミッタ端子および上記電源ラインに接続されている。
【０１２３】
トランジスタＱ21P のベース端子は、上記ＰＮＰトランジスタＱ20P のベース端子、および、定電圧発生用素子としてのＰＮＰトランジスタＱ22のエミッタ端子に接続されている。
【０１２４】
トランジスタＱ20P のエミッタ端子は、上記ＮＰＮトランジスタＱ20N のコレクタ端子、および、電源ラインに接続されている。また、トランジスタＱ20P のコレクタ端子は、上記ＮＰＮトランジスタＱ20N のベース端子に接続されている。
【０１２５】
トランジスタＱ20N のエミッタ端子は、上記トランジスタＱ22のベース端子、ＰＮＰトランジスタＱ16のコレクタ端子、および、ＮＰＮトランジスタＱ18のコレクタ端子に接続されている。
【０１２６】
トランジスタＱ22のコレクタ端子は接地されている。
【０１２７】
トランジスタＱ16のエミッタ端子には、上記電源ラインより電源電圧が供給されている。また、トランジスタＱ16のベース端子は、ＰＮＰトランジスタＱ15のベース端子およびコレクタ端子に接続されている。
【０１２８】
トランジスタＱ15のエミッタ端子には、上記電源ラインより電源電圧が供給されている。また、トランジスタＱ15のベース端子およびコレクタ端子は、ＮＰＮトランジスタＱ17のコレクタ端子に接続されている。
【０１２９】
上記トランジスタＱ18のベース端子には、基準ベース電圧ＶB が供給されている（エミッタ端子は接地されている）。
【０１３０】
そして、上記トランジスタＱ17，Ｑ18のベース端子間にある抵抗Ｒに対して、上記利得制御電圧ＶAGC に比例した電流ＩAGC が与えられるようになっている。したがって、抵抗Ｒには利得制御電圧ＶAGC に比例した電圧が与えられる。
【０１３１】
この可変利得増幅器の場合、インバーテッドダーリントン回路のトランジスタＱ21N のベース端子に、コンデンサＣ1 を接続することによって、高周波の可変利得増幅器が実現されている。
【０１３２】
ここで、図１１において、
上記トランジスタＱ18のベース・エミッタ間電圧はＶB 、
上記トランジスタＱ17のベース・エミッタ間電圧はＶB −Ｒ×ＩAGC
となり、利得制御電流ＩAGC が利得制御電圧ＶAGC に比例しているとすれば（比例定数Ｋ）、
上記トランジスタＱ17のベース・エミッタ間電圧はＶB −Ｋ×ＶAGC
となる。
【０１３３】
したがって、トランジスタの飽和電流をＩS 、熱電圧をＶT とすると、
Ｉ0 ＝ＩS ｅｘｐ（ＶB ／ＶT ）
Ｉ1 ＝ＩS ｅｘｐ｛（ＶB −Ｋ×ＶAGC ）／ＶT ｝
＝Ｉ0 ｅｘｐ｛（−Ｋ×ＶAGC ）／ＶT ｝
となるので、
Ｉ2 ＝Ｉ0 −Ｉ1
＝Ｉ0 ｛１−ｅｘｐ（−Ｋ×ＶAGC ／ＶT ）｝
となる。
【０１３４】
ここで、トランジスタＱ20N ，Ｑ20P ，Ｑ21N ，Ｑ21P からなる電流ミラー回路のミラー比を１：Ｄとすると、上記トランジスタＱ21N のベース・エミッタ間電圧ＶBE21N は、自然対数をｌｎとすると、
ＶBE21N ＝ＶT ｌｎ｛ＤＩ2 ／ＩS ｝
となる。
【０１３５】
同様に、上記トランジスタＱ11のベース・エミッタ間電圧ＶBE11は、
ＶBE11＝ＶT ｌｎ｛ＤＩ1 ／ＩS ｝
となるので、上記トランジスタＱ21N ，Ｑ11のベース・エミッタ間電圧をＶY とすると、
ＶY ＝ＶBE21N −ＶBE11
＝ＶT ｌｎ｛Ｉ2 ／Ｉ1 ｝
＝ＶT ｌｎ｛ｅｘｐ（Ｋ×ＶAGC ／ＶT ）−１｝
となる。
【０１３６】
ここで、上記トランジスタＱ11，Ｑ21N からなる差動トランジスタ対の利得制御特性は、利得をＧV 、比例定数をＡとおくと、
ＧV ＝Ａ／｛１＋ｅｘｐ（ＶY ／ＶT ）｝
となるから、ここにＶY の式を代入することにより、
ＧV ＝Ａｅｘｐ（−Ｋ×ＶAGC ／ＶT ）
となり、指数関数の利得制御特性が得られることが分かる。
【０１３７】
したがって、本実施形態では、以上のことから指数関数的な利得制御特性が実現されており、特開２０００−１９６３８６号公報に示された回路の特長である指数関数的な利得制御特性を保持したまま、トランジスタＱ11のベースバイアス電圧を一定に保つことにより、出力のダイナミックレンジが一定に保たれるので、歪みの悪化を防ぐことが可能となる。
【０１３８】
トランジスタＱ21N のエミッタ接地電流増幅率をβ21N とすると、トランジスタＱ21N のコレクタ電流は図１１における電流ＤＩ2 であることから、トランジスタＱ21N のベース電流はＤＩ2 ／β21Nとなり、トランジスタＱ21P のコレクタ電流はＤＩ2 ／β21N となる。
【０１３９】
トランジスタＱ1 ，Ｑ2 に流れる電流の合計を同じとして図１，図１１を比較したとき、図１のＰＮＰトランジスタＱ3 のコレクタ電流と、図１１のＮＰＮトランジスタＱ21N のコレクタ電流はほぼ同じであるが、図１１のＰＮＰトランジスタＱ21P のコレクタ電流は、図１のＰＮＰトランジスタＱ3 のコレクタ電流の１／β21N となる。β21N は、通常、数十〜数百という値であるから、図１１のＰＮＰトランジスタＱ21P のコレクタ電流は非常に小さくなる。
【０１４０】
ＩＣ製造プロセスのうちのいくつかのものでは、同じコレクタ電流を流すために必要なチップ面積に関して、ＮＰＮトランジスタよりもＰＮＰトランジスタの方が非常に大きい。このため、このようなＩＣの製造プロセスにおいては、ＰＮＰトランジスタに大電流を流すとチップ面積が非常に増大するため、図１の回路は大電流大出力の用途には不向きである。しかし、図１１は、電流のほとんどがＮＰＮトランジスタに流れるため、大電流大出力の用途においてはチップ面積の面で有利となる。
【０１４１】
したがって、利得が指数関数的に変化する可変利得増幅器において、ＰＮＰトランジスタＱ21P に小面積のトランジスタを使用でき、大電流大出力回路とした場合においても、小面積化が可能で、しかも、広い範囲で、かつ、低歪みにより動作する、高周波用の可変利得増幅器とすることができる。
【０１４２】
上記したように、利得の大きさにかかわらず、出力トランジスタのベース電圧を一定に保つことができるようにしている。すなわち、差動トランジスタ対を構成するＮＰＮトランジスタＱ11のベース端子には、基準バイアス電圧ＶBIASが供給されるようになっている。これにより、トランジスタＱ11のベース電圧を、利得の大きさにかかわらず、一定に制御することが可能となる。したがって、指数関数的な利得制御特性を保ったままで、歪み特性を改善できるようになるものである。
【０１４３】
その他、本発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【０１４４】
【発明の効果】
以上、詳述したようにこの発明によれば、出力のダイナミックレンジが小さくなるのを防ぐことができ、歪み特性を改善することが可能な可変利得増幅器を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態にかかる可変利得増幅器の基本構成を示す回路図。
【図２】本発明の第２の実施形態にかかる可変利得増幅器の基本構成を示す回路図。
【図３】本発明の第３の実施形態にかかる可変利得増幅器の基本構成を示す回路図。
【図４】本発明の第４の実施形態にかかる可変利得増幅器の基本構成を示す回路図。
【図５】本発明の第５の実施形態にかかる可変利得増幅器の基本構成を示す回路図。
【図６】本発明の第６の実施形態にかかる可変利得増幅器の基本構成を示す回路図。
【図７】本発明の第７の実施形態にかかる可変利得増幅器の基本構成を示す回路図。
【図８】本発明の第８の実施形態にかかる可変利得増幅器の基本構成を示す回路図。
【図９】本発明の第９の実施形態にかかる可変利得増幅器の基本構成を示す回路図。
【図１０】本発明の第１０の実施形態にかかる可変利得増幅器の基本構成を示す回路図。
【図１１】本発明の第１１の実施形態にかかる可変利得増幅器の基本構成を示す回路図。
【図１２】従来技術とその問題点を説明するために示す、ギルバート乗算器を用いた可変利得増幅器の回路図。
【図１３】同じく、従来の可変利得増幅器の他の構成例を示す回路図。
【図１４】同じく、従来の可変利得増幅器の電圧利得特性を対比して示す特性図。
【符号の説明】
１１…利得制御回路
１２…利得制御信号変換回路
Ｑ1 ，Ｑ2 ，Ｑ3N，Ｑ4N，Ｑ11，Ｑ12，Ｑ13，Ｑ14，Ｑ17，Ｑ18，Ｑ19，Ｑ20N ，Ｑ21N …ＮＰＮトランジスタ
Ｑ3 ，Ｑ3P，Ｑ4 ，Ｑ4P，Ｑ5 ，Ｑ15，Ｑ16，Ｑ20，Ｑ20P ，Ｑ21，Ｑ21P ，Ｑ22…ＰＮＰトランジスタ
Ｖｉｎ…入力信号電圧
Ｖout …出力信号電圧
ＶAGC …利得制御電圧
ＩAGC …利得制御電流
ＩS…飽和電流
ＶBIAS…基準バイアス電圧
ＶB …基準ベース電圧
ＶT …熱電圧
Ｚ1 ，Ｚ2 ，Ｚ3 …負荷素子
Ｃ1 …コンデンサ
ＤＩ2 ，ＤＩ0 …制御電流
Ｒ…抵抗
【発明の属する技術分野】
この発明は、可変利得増幅器に関するもので、特に、利得制御電圧もしくは利得制御電流を加えることにより、利得が変化する可変利得増幅器に関する。
【０００２】
【従来の技術】
近年、周波数の利用効率がよいＣＤＭＡ（Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）システムの開発が盛んである。ＣＤＭＡシステムにおいては、遠近問題などの理由により、広範囲で細かい送信電力制御が必要である。そのため、この要求を満たす高精度な可変利得増幅器の実現が望まれている。
【０００３】
図１２は、ギルバート（Ｇｉｌｂｅｒｔ）乗算器を用いた従来の可変利得増幅器（差動形）を示すものである。この回路は、素子ばらつきによる制御精度の劣化が小さいという特長がある。
【０００４】
図１２に示す回路において、制御電圧ＶY に対する電圧利得ＧV は、下記式（１）のようになる。ただし、Ａは定数であり、ＶT は熱電圧である。ｅｘｐは、指数関数を表す。
【０００５】
ＧV ＝Ａ／｛１＋ｅｘｐ（ＶY ／ＶT ）｝ … （１）
ｅｘｐ（ＶY ／ＶT ）>>１であるような範囲では、分母の“１”を無視することができる。よって、下記式（２）のように表すことができる。
【０００６】
ＧV ＝Ａｅｘｐ（−ＶY ／ＶT ） … （２）
一般に、高精度な利得制御を行うには、制御電圧ＶY と利得ＧV との関係が、ログリニア（ｌｏｇ−ｌｉｎｅａｒ）であることが望まれる。ｅｘｐ（ＶY ／ＶT ）>>１となる範囲であれば、従来の可変利得増幅器においても、制御電圧ＶY に対して近似的にログリニアの利得変化を実現できる。しかし、ｅｘｐ（ＶY ／ＶT ）>>１となる範囲では利得がかなり小さいため、消費電流および雑音の面で不利である。ＣＤＭＡのように、広範囲にわたって高精度の利得制御が求められるような用途においては、より広いログリニアな利得制御範囲をもつ回路が望まれる。
【０００７】
広範囲で、高精度のログリニアの制御特性を実現するには、上記式（１）の分母の“１”をキャンセルしなければならない。そのためには、下記式（３）が成り立てばよい。
【０００８】
ＶY ＝ＶT ｌｎ｛ｅｘｐ（ＫＶAGC ／ＶT ）−１｝ … （３）
ここで、Ｋ（＞０）は比例定数であり、ＶAGC （≧０）は可変利得増幅器の新たな制御電圧である。また、ｌｎは自然対数関数を表す。このとき、上記式（３）を上記式（１）に代入すると、下記式（４）が成り立つ。すなわち、制御電圧ＶAGC と利得ＧV とは最大利得値までログリニアとなる。
【０００９】
ＧV ＝Ａ／｛ｅｘｐ（ＫＶAGC ／ＶT ）｝ … （４）
図１３に示す可変利得増幅器において、図の左側に示す回路（利得制御電圧の変換部（ＶAGC →ＶY ））は、上記式（３）を実現するためのもので、Ｉ0 は定電流であり、Ｉ1 （≧０）には制御電圧ＶAGC に応じて、Ｉ0 ｅｘｐ（−ＫＶAGC ／ＶT ）という電流が流れる。
【００１０】
電流Ｉ1 ，Ｉ2 （＝Ｉ0 −Ｉ1 ）はトランジスタＱe ，Ｑf に流れ、ベース・エミッタ間電圧ＶBEQe，ＶBEQfを発生する。これらの差分ＶY ＝ＶBEQf−ＶBEQeは下記式（６）に示すようになり、上記式（３）の関係を満たす。
【００１１】
【００１２】
図１４は、図１２に示した可変利得増幅器と図１３に示した可変利得増幅器の、電圧利得特性を対比して示すものである。なお、図の横軸の制御電圧は規格化を行っている。
【００１３】
この図からも明らかなように、図１３の可変利得増幅器の方が、極めて広範囲（６０ｄＢ程度）にログリニアの利得特性が実現されていることが分かる。
【００１４】
【発明が解決しようとする課題】
上記したように、従来においては、線形の利得制御電圧（ＶAGC ）の入力に対して、利得が指数関数的に変化する、つまり指数関数的な利得制御特性Ｇ＝１／ｅｘｐ（ＫＶAGC ／ＶT ）を実現できるものの、利得が大きくなるほど、ダイナミックレンジが小さくなり歪みが発生しやすくなる（悪化しやすくなる）という問題があった。
【００１５】
すなわち、出力電圧波形の負の半周期においては、出力負荷の接続されているトランジスタＱa のコレクタ・エミッタ間電圧は小さくなる。出力電圧Ｖout の振幅が大きい場合、このコレクタ・エミッタ間電圧は、コレクタ・エミッタ飽和電圧よりも小さくなる。これにより、トランジスタＱa は飽和状態となり、出力波形の歪みが急激に増大する。トランジスタＱa のベース電圧は、利得が増加するほど高くなる。そのため、利得が大きくなるほど、ダイナミックレンジが小さくなり歪み特性は悪化しやすくなる。
【００１６】
そこで、この発明は、出力のダイナミックレンジが小さくなるのを防ぐことができ、歪み特性を改善することが可能な可変利得増幅器を提供することを目的としている。
【００１７】
【課題を解決するための手段】
本願発明の一態様によれば、利得制御信号に応じて利得を制御することが可能な可変利得増幅器であって、コレクタ端子から出力信号電圧が取り出される一方のトランジスタと、ベース端子およびコレクタ端子に対し、利得を制御するための第１の利得制御信号が供給される他方のトランジスタと、で構成される差動トランジスタ対と、前記一方のトランジスタおよび前記他方のトランジスタの共通エミッタ端子に接続され、入力信号電圧を与える第１の電圧／電流変換器と、前記一方のトランジスタのベース端子に一定のバイアス電圧を印加する電源回路と、前記他方のトランジスタの、少なくともベース端子に接続されたコンデンサとを具備したことを特徴とする可変利得増幅器が提供される。
また、本願発明の一態様によれば、利得制御信号に応じて利得を制御することが可能な可変利得増幅器であって、一方のトランジスタおよび他方のトランジスタによって構成され、前記一方のトランジスタのコレクタ端子から出力信号電圧が取り出され、前記他方のトランジスタを含む入力回路に対し、利得を制御するための第１の利得制御信号が供給される差動トランジスタ対と、前記一方のトランジスタおよび前記他方のトランジスタの共通エミッタ端子に接続され、入力信号電圧を与える第１の電圧／電流変換器と、前記一方のトランジスタのベース端子に一定のバイアス電圧を印加する電源回路と、前記他方のトランジスタの、少なくともベース端子に接続されたコンデンサとを具備し、前記入力回路は、前記他方のトランジスタとなる電流増幅用のＮＰＮトランジスタと電圧／電流変換用のＰＮＰトランジスタおよび電圧増幅用のＰＮＰトランジスタと電流／電圧変換用のＮＰＮトランジスタを含む、インバーテッドダーリントン回路からなる電流ミラー回路であることを特徴とする可変利得増幅器が提供される。
また、本願発明の一態様によれば、利得制御信号に応じて利得を制御することが可能な可変利得増幅器であって、一方のトランジスタおよび他方のトランジスタによって構成され、前記一方のトランジスタのコレクタ端子から出力信号電圧が取り出され、前記他方のトランジスタには利得を制御するための第１の利得制御信号が供給される差動トランジスタ対と、前記一方のトランジスタおよび前記他方のトランジスタの共通エミッタ端子に接続され、入力信号電圧を与える第１の電圧／電流変換器と、前記一方のトランジスタのベース端子に一定のバイアス電圧を印加する電源回路と、前記他方のトランジスタの、少なくともベース端子に接続されたコンデンサと、前記他方のトランジスタに接続され、利得を制御するための第２の利得制御信号が入力される入力回路とを具備し、前記入力回路は、前記第２の利得制御信号をもとに前記第１の利得制御信号を生成する電圧／電流変換用のＰＮＰトランジスタであることを特徴とする可変利得増幅器が提供される。
また、本願発明の一態様によれば、利得制御信号に応じて利得を制御することが可能な可変利得増幅器であって、一方のトランジスタおよび他方のトランジスタによって構成され、前記一方のトランジスタのコレクタ端子から出力信号電圧が取り出され、前記他方のトランジスタには利得を制御するための第１の利得制御信号が供給される差動トランジスタ対と、前記一方のトランジスタおよび前記他方のトランジスタの共通エミッタ端子に接続され、入力信号電圧を与える第１の電圧／電流変換器と、前記一方のトランジスタのベース端子に一定のバイアス電圧を印加する電源回路と、前記他方のトランジスタの、少なくともベース端子に接続されたコンデンサと、前記他方のトランジスタに接続され、利得を制御するための第２の利得制御信号が入力される入力回路とを具備し、前記入力回路は、前記第２の利得制御信号をもとに前記第１の利得制御信号を生成する、電流増幅用のＮＰＮトランジスタおよび電圧／電流変換用のＰＮＰトランジスタを含む、インバーテッドダーリントン回路であることを特徴とする可変利得増幅器が提供される。
また、本願発明の一態様によれば、利得制御信号に応じて利得を制御することが可能な可変利得増幅器であって、一方のトランジスタおよび他方のトランジスタによって構成され、前記一方のトランジスタのコレクタ端子から出力信号電圧が取り出され、前記他方のトランジスタには利得を制御するための第１の利得制御信号が供給される差動トランジスタ対と、前記一方のトランジスタおよび前記他方のトランジスタの共通エミッタ端子に接続され、入力信号電圧を与える第１の電圧／電流変換器と、前記一方のトランジスタのベース端子に一定のバイアス電圧を印加する電源回路と、前記他方のトランジスタの、少なくともベース端子に接続されたコンデンサと、前記他方のトランジスタに接続され、利得を制御するための第２の利得制御信号が入力される入力回路とを具備し、前記入力回路は、前記第２の利得制御信号をもとに前記第１の利得制御信号を生成する、電流増幅用のＰＮＰトランジスタおよび電流／電圧変換用のＰＮＰトランジスタを含む電流ミラー回路、および、第２の電圧／電流変換器を含むことを特徴とする可変利得増幅器が提供される。
さらに、本願発明の一態様によれば、利得制御信号に応じて利得を制御することが可能な可変利得増幅器であって、一方のトランジスタおよび他方のトランジスタによって構成され、前記一方のトランジスタのコレクタ端子から出力信号電圧が取り出され、前記他方のトランジスタには利得を制御するための第１の利得制御信号が供給される差動トランジスタ対と、前記一方のトランジスタおよび前記他方のトランジスタの共通エミッタ端子に接続され、入力信号電圧を与える第１の電圧／電流変換器と、前記一方のトランジスタのベース端子に一定のバイアス電圧を印加する電源回路と、前記他方のトランジスタの、少なくともベース端子に接続されたコンデンサと、前記他方のトランジスタに接続され、利得を制御するための第２の利得制御信号が入力される入力回路とを具備し、前記入力回路は、前記第２の利得制御信号をもとに前記第１の利得制御信号を生成する、電流増幅用のＮＰＮトランジスタと電圧／電流変換用のＰＮＰトランジスタおよび電圧増幅用のＰＮＰトランジスタと電流／電圧変換用のＮＰＮトランジスタを含む、インバーテッドダーリントン回路からなる電流ミラー回路、および、第２の電圧／電流変換器を含むことを特徴とする可変利得増幅器が提供される。
【００１８】
この発明の可変利得増幅器によれば、利得の大きさにかかわらず、出力トランジスタのベース電圧を一定に保つことができるようになる。これにより、広い利得範囲で低歪みに動作することが可能となるものである。
【００１９】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００２０】
（第１の実施形態）
図１は、本発明の第１の実施形態にかかる可変利得増幅器の基本的な回路構成例を示すものである。なお、ここでは利得制御電圧によって利得制御を行う電圧制御方式の単相形可変利得増幅器を例に説明する。
【００２１】
この可変利得増幅器は、利得制御電圧（第２の利得制御信号）ＶAGC によって利得が制御される回路であり、差動トランジスタ対（利得制御回路部）を構成するＮＰＮトランジスタ（一方，他方のトランジスタ）Ｑ1 ，Ｑ2 を有している。両トランジスタＱ1 ，Ｑ2 の共通エミッタ端子には、入力信号電圧Ｖｉｎが供給されている。出力トランジスタであるトランジスタＱ1 のコレクタ端子より、出力信号電圧Ｖout が取り出される。
【００２２】
トランジスタＱ1 のベース端子には、基準バイアス電圧ＶBIASが供給されている。また、トランジスタＱ1 のコレクタ端子には、負荷素子（第１の負荷素子）Ｚ1 を介して、電源ラインより電源電圧が供給されている。
【００２３】
トランジスタＱ2 のベース端子およびコレクタ端子は共通接続され、コンデンサＣ1 を介して接地電位に接続されている。また、トランジスタＱ2 のベース端子およびコレクタ端子は、利得制御信号変換部をなす電圧／電流変換用のＰＮＰトランジスタＱ3 のコレクタ端子に接続されている。
【００２４】
トランジスタＱ3 のエミッタ端子には、上記電源ラインより電源電圧が供給されている。また、トランジスタＱ3 のベース端子には、上記利得制御電圧ＶAGC が供給されるようになっている。
【００２５】
このような構成の可変利得増幅器は、電源電圧を基準とする正（または、負）の利得制御電圧ＶAGC が、ＰＮＰトランジスタＱ3 のベース端子に加えられる。すると、ＰＮＰトランジスタＱ3 のコレクタ電流が生成されて、ＮＰＮトランジスタＱ2 のコレクタに入力される。これにより、ＮＰＮトランジスタＱ2 のベース端子に、制御電圧（ＮＰＮトランジスタＱ1 ，Ｑ2 のベース間電圧）ＶY が発生する。その結果、利得を可変できる。
【００２６】
すなわち、この回路の場合、基準バイアス電圧ＶBIASが変化したとしても、利得制御電圧ＶAGC が変化しない限り、利得は変化しない。このため、基準バイアス電圧ＶBIASは必ずしも一定である必要はない。しかし、大出力の回路においては、基準バイアス電圧ＶBIASを一定に保つことにより、出力のダイナミックレンジを一定に保つことができるため、回路の歪みが悪化するのを防ぐことが可能となる。
【００２７】
また、利得制御電圧ＶAGC は、基準バイアス電圧ＶBIASとは完全に無関係に決められる。このため、図１２に示した従来の可変利得増幅器に比べ、制御電圧の自由度が高い、高周波用の可変利得増幅器とすることができる。
【００２８】
（第２の実施形態）
図２は、本発明の第２の実施形態にかかる可変利得増幅器の基本的な回路構成例を示すものである。なお、ここでは利得制御電流によって利得制御を行う電流制御方式の単相形可変利得増幅器を例に説明する。
【００２９】
この可変利得増幅器は、上述の図１に示した可変利得増幅器において、ＰＮＰトランジスタＱ3 ，Ｑ4 からなる電流ミラー回路が追加されて、利得制御電流（第１の利得制御信号）ＩAGC による利得の制御が行われるように構成されている。
【００３０】
すなわち、差動トランジスタ対を構成するＮＰＮトランジスタＱ1 ，Ｑ2 の共通エミッタ端子には、入力信号電圧Ｖｉｎが供給されている。トランジスタ（出力トランジスタ）Ｑ1 のコレクタ端子より、出力信号電圧Ｖout が取り出される。
【００３１】
トランジスタＱ1 のベース端子には、基準バイアス電圧ＶBIASが供給されている。また、トランジスタＱ1 のコレクタ端子には、負荷素子Ｚ1 を介して、電源ラインより電源電圧が供給されている。
【００３２】
トランジスタＱ2 のベース端子およびコレクタ端子は、コンデンサＣ1 に接続されている。また、トランジスタＱ2 のベース端子およびコレクタ端子は、ＰＮＰトランジスタＱ3 のコレクタ端子に接続されている。
【００３３】
トランジスタＱ3 のエミッタ端子には、上記電源ラインより電源電圧が供給されている。また、トランジスタＱ3 のベース端子は、電流／電圧変換用のＰＮＰトランジスタＱ4 のベース端子およびコレクタ端子に接続されている。
【００３４】
そして、このトランジスタＱ4 のベース端子およびコレクタ端子に対し、利得制御電流ＩAGC が供給されるようになっている。なお、トランジスタＱ4 のエミッタ端子には、上記電源ラインより電源電圧が供給されている。
【００３５】
この可変利得増幅器の場合、ＰＮＰトランジスタＱ3 ，Ｑ4 よって電流／電圧変換用の電流ミラー回路が構成されており、利得制御電流ＩAGC によって回路の利得が制御される以外、上述の図１に示した可変利得増幅器の場合と同様に動作する。
【００３６】
すなわち、トランジスタＱ4 のベース端子およびコレクタ端子に対して、利得制御電流ＩAGC が供給される。すると、トランジスタＱ3 のベース電圧が発生され、それにより、トランジスタＱ3 のコレクタ電流が生成される。このコレクタ電流がトランジスタＱ2 のコレクタ端子に入力されることで、制御電圧（ＮＰＮトランジスタＱ1 ，Ｑ2 のベース間電圧）ＶY が発生する。
【００３７】
このような構成によっても、トランジスタＱ1 のベース電圧（基準バイアス電圧ＶBIAS）を一定に保つことにより、回路のダイナミックレンジを一定に保つことができるので、歪みの悪化を防ぐことができる。したがって、利得制御電流ＩAGC を加えることにより、可変利得増幅器を大出力の高周波用回路とすることも容易に可能であり、しかも、広い範囲で、かつ、低歪みにより動作する回路とすることができる。
【００３８】
（第３の実施形態）
図３は、本発明の第３の実施形態にかかる可変利得増幅器の基本的な回路構成例を示すものである。なお、ここでは利得制御電圧によって利得制御を行う電圧制御方式の単相形可変利得増幅器を例に説明する。
【００３９】
この可変利得増幅器は、上述の図１に示した可変利得増幅器において、ＰＮＰトランジスタＱ3 に代えて、インバーテッドダーリントン接続された回路を用いるようにした場合の例である。
【００４０】
すなわち、電圧／電流変換用のＰＮＰトランジスタＱ3Pと電流増幅用のＮＰＮトランジスタＱ3Nとによって、上記ＰＮＰトランジスタＱ3 に相当する、インバーテッドダーリントン回路が構成されるとともに、上記ＮＰＮトランジスタＱ3NとＮＰＮトランジスタ（出力トランジスタ）Ｑ1 とによって差動トランジスタ対が構成されている。
【００４１】
両トランジスタＱ3N，Ｑ1 の共通エミッタ端子には、入力信号電圧Ｖｉｎが供給されている。トランジスタＱ1 のコレクタ端子より、出力信号電圧Ｖout が取り出される。
【００４２】
トランジスタＱ1 のベース端子には、基準バイアス電圧ＶBIASが供給されている。また、トランジスタＱ1 のコレクタ端子には、負荷素子Ｚ1 を介して、電源ラインより電源電圧が供給されている。
【００４３】
トランジスタＱ3Nのベース端子は、上記ＰＮＰトランジスタＱ3Pのコレクタ端子、および、コンデンサＣ1 を介して電源ラインに接続されている。また、トランジスタＱ3Nのコレクタ端子は、上記ＰＮＰトランジスタＱ3Pのエミッタ端子および上記電源ラインに接続されている。
【００４４】
そして、トランジスタＱ3Pのベース端子に対し、利得制御電圧ＶAGC が供給されるようになっている。すると、利得制御電圧ＶAGC によって、トランジスタＱ3Nのエミッタ電流（Ｉ2 ）が生成され、同時に、トランジスタＱ3Nのベース・エミッタ電圧が決まる。これにより、制御電圧ＶY が発生する。
【００４５】
トランジスタＱ3Nのエミッタ接地電流増幅率をβ3Nとすると、トランジスタＱ3Nのコレクタ電流は図３における電流Ｉ2 であることから、トランジスタＱ3Nのベース電流はＩ2 ／β3Nとなり、トランジスタＱ3Pのコレクタ電流はＩ2 ／β3Nとなる。
【００４６】
トランジスタＱ1 ，Ｑ2 に流れる電流の合計を同じとして図１，図３を比較したとき、図１のＰＮＰトランジスタＱ3 のコレクタ電流と、図３のＮＰＮトランジスタＱ3Nのコレクタ電流はほぼ同じであるが、図３のＰＮＰトランジスタＱ3Pのコレクタ電流は、図１のＰＮＰトランジスタＱ3 のコレクタ電流の１／β3Nとなる。β3Nは、通常、数十〜数百という値であるから、図３のＰＮＰトランジスタＱ3Pのコレクタ電流は非常に小さくなる。
【００４７】
ＩＣ製造プロセスのうちのいくつかのものでは、同じコレクタ電流を流すために必要なチップ面積に関して、ＮＰＮトランジスタよりもＰＮＰトランジスタの方が非常に大きい。このため、このようなＩＣの製造プロセスにおいては、ＰＮＰトランジスタに大電流を流すとチップ面積が非常に増大するため、図１の回路は大電流大出力の用途には不向きである。しかし、図３は、電流のほとんどがＮＰＮトランジスタに流れるため、大電流大出力の用途においてはチップ面積の面で有利となる。
【００４８】
このような構成によれば、トランジスタＱ1 のベース電圧（基準バイアス電圧ＶBIAS）を一定に保つことにより、回路のダイナミックレンジを一定に保つことができるので、歪みの悪化を防ぐことができる。したがって、利得制御電圧ＶAGC を加えることによって、可変利得増幅器を大電流大出力回路とした場合においても、小面積化が可能で、しかも、広い範囲で、かつ、低歪みにより動作する回路とすることができる。
【００４９】
また、安定な基準電圧を必要としないなど、素子数の削減が可能であるとともに、高周波用の可変利得増幅器としても有用である。
【００５０】
（第４の実施形態）
図４は、本発明の第４の実施形態にかかる可変利得増幅器の基本的な回路構成例を示すものである。なお、ここでは利得制御電圧によって利得制御を行う電圧制御方式の単相形可変利得増幅器を例に説明する。
【００５１】
この可変利得増幅器は、上述の図３に示した可変利得増幅器において、インバーテッドダーリントン回路を構成するＰＮＰトランジスタＱ3Pのエミッタ端子とＮＰＮトランジスタＱ3Nのコレクタ端子とに、負荷素子（第２の負荷素子）Ｚ2 を介して、電源ラインより電源電圧が供給されるように構成した場合の例である。
【００５２】
この例の可変利得増幅器の場合、上記負荷素子Ｚ2 が、インバーテッドダーリントン回路のばらつき防止用素子として機能する。そのため、より安定した動作が可能となるものである。
【００５３】
（第５の実施形態）
図５は、本発明の第５の実施形態にかかる可変利得増幅器の基本的な回路構成例を示すものである。なお、ここでは利得制御電圧によって利得制御を行う電圧制御方式の単相形可変利得増幅器を例に説明する。
【００５４】
この可変利得増幅器は、上述の図４に示した可変利得増幅器において、インバーテッドダーリントン回路を構成するＰＮＰトランジスタＱ3Pのエミッタ端子に、負荷素子Ｚ2 を介して、電源ラインより電源電圧が供給されるように構成した場合の例である。
【００５５】
この例の場合も、上記負荷素子Ｚ2 が、インバーテッドダーリントン回路のばらつき防止用素子として機能する。そのため、可変利得増幅器として、より安定した動作が可能となるものである。
【００５６】
（第６の実施形態）
図６は、本発明の第６の実施形態にかかる可変利得増幅器の基本的な回路構成例を示すものである。なお、ここでは利得制御電流によって利得制御を行う電流制御方式の単相形可変利得増幅器を例に説明する。
【００５７】
この可変利得増幅器は、上述の図２に示した可変利得増幅器において、ＰＮＰトランジスタＱ3 ，Ｑ4 からなる電流ミラー回路に代えて、インバーテッドダーリントン接続された電流ミラー回路を用いるようにした場合の例である。
【００５８】
すなわち、ＰＮＰトランジスタＱ3PとＮＰＮトランジスタＱ3NおよびＰＮＰトランジスタＱ4PとＮＰＮトランジスタＱ4Nによって、上記ＰＮＰトランジスタＱ3 ，Ｑ4 に相当する、インバーテッドダーリントン回路による電流ミラー回路が構成されるとともに、上記ＮＰＮトランジスタＱ3NとＮＰＮトランジスタ（出力トランジスタ）Ｑ1 とによって差動トランジスタ対が構成されている。
【００５９】
両トランジスタＱ3N，Ｑ1 の共通エミッタ端子には、入力信号電圧Ｖｉｎが供給されている。トランジスタＱ1 のコレクタ端子より、出力信号電圧Ｖout が取り出される。
【００６０】
トランジスタＱ1 のベース端子には、基準バイアス電圧ＶBIASが供給されている。また、トランジスタＱ1 のコレクタ端子には、負荷素子Ｚ1 を介して、電源ラインより電源電圧が供給されている。
【００６１】
トランジスタＱ3Nのベース端子は、上記ＰＮＰトランジスタＱ3Pのコレクタ端子、および、コンデンサＣ1 を介して電源ラインに接続されている。また、トランジスタＱ3Nのコレクタ端子は、上記ＰＮＰトランジスタＱ3Pのエミッタ端子および上記電源ラインに接続されている。
【００６２】
トランジスタＱ3Pのベース端子は、上記ＰＮＰトランジスタＱ4Pのベース端子、および、定電圧発生用素子としてのＰＮＰトランジスタＱ5 のエミッタ端子に接続されている。
【００６３】
トランジスタＱ4Pのエミッタ端子は、上記ＮＰＮトランジスタＱ4Nのコレクタ端子、および、電源ラインに接続されている。また、トランジスタＱ4Pのコレクタ端子は、上記ＮＰＮトランジスタＱ4Nのベース端子に接続されている。
【００６４】
トランジスタＱ4Nのエミッタ端子は、上記トランジスタＱ5 のベース端子に接続されている。
【００６５】
トランジスタＱ5 のコレクタ端子は接地されている。
【００６６】
そして、トランジスタＱ5 のベース端子およびトランジスタＱ4Nのエミッタ端子に対し、利得制御電流ＩAGC が供給されるようになっている。すると、利得制御電流ＩAGC によって、トランジスタＱ4Pのベース電圧が発生し、それによりトランジスタＱ3Nのエミッタ電流（Ｉ2 ）が生成され、同時に、トランジスタＱ3Nのベース・エミッタ電圧が決まる。これにより、制御電圧ＶY が発生する。
【００６７】
この例の場合も、上述の図３に示した可変利得増幅器の場合とほぼ同様の効果が期待できる。すなわち、トランジスタＱ1 のベース電圧（基準バイアス電圧ＶBIAS）を一定に保つことにより、回路のダイナミックレンジを一定に保つことができるので、歪みの悪化を防ぐことができる。したがって、利得制御電流ＩAGC を加えることによって、可変利得増幅器において、ＰＮＰトランジスタＱ3Pに小面積のトランジスタを使用でき、大電流大出力回路とした場合においても、小面積化が可能で、しかも、広い範囲で、かつ、低歪みにより動作する、高周波用の可変利得増幅器とすることができる。
【００６８】
（第７の実施形態）
図７は、本発明の第７の実施形態にかかる可変利得増幅器の基本的な回路構成例を示すものである。なお、ここでは利得制御電流によって利得制御を行う電流制御方式の単相形可変利得増幅器を例に説明する。
【００６９】
この可変利得増幅器は、上述の図６に示した可変利得増幅器において、インバーテッドダーリントン回路による電流ミラー回路を構成する、ＰＮＰトランジスタＱ3Pのエミッタ端子とＮＰＮトランジスタＱ3Nのコレクタ端子とに、負荷素子Ｚ2 を介して、また、ＰＮＰトランジスタＱ4Pのエミッタ端子とＮＰＮトランジスタＱ4Nのコレクタ端子とに、負荷素子（第３の負荷素子）Ｚ3 を介して、それぞれ電源ラインより電源電圧が供給されるように構成した場合の例である。
【００７０】
この例の可変利得増幅器の場合、上記負荷素子Ｚ2 ，Ｚ3 が、インバーテッドダーリントン回路のばらつき防止用素子として機能する。そのため、より安定した動作が可能となるものである。
【００７１】
（第８の実施形態）
図８は、本発明の第８の実施形態にかかる可変利得増幅器の基本的な回路構成例を示すものである。なお、ここでは利得制御電流によって利得制御を行う電流制御方式の単相形可変利得増幅器を例に説明する。
【００７２】
この可変利得増幅器は、上述の図７に示した可変利得増幅器において、インバーテッドダーリントン回路による電流ミラー回路を構成する、ＰＮＰトランジスタＱ3Pのエミッタ端子に、負荷素子Ｚ2 を介して、また、ＰＮＰトランジスタＱ4Pのエミッタ端子に、負荷素子Ｚ3 を介して、それぞれ電源ラインより電源電圧が供給されるように構成した場合の例である。
【００７３】
この例の場合も、上記負荷素子Ｚ2 ，Ｚ3 が、インバーテッドダーリントン回路のばらつき防止用素子として機能する。そのため、可変利得増幅器として、より安定した動作が可能となるものである。
【００７４】
（第９の実施形態）
図９は、本発明の第９の実施形態にかかる可変利得増幅器の基本的な回路構成例を示すものである。なお、ここでは利得制御電圧によって利得制御を行う電圧制御方式の単相形可変利得増幅器を例に説明する。
【００７５】
この可変利得増幅器は、利得制御回路１１と利得制御信号変換回路１２とからなり、上記利得制御信号変換回路１２に利得制御電圧ＶAGC を与えることによって、上記利得制御回路１１の利得が制御されるように構成されている。
【００７６】
上記利得制御回路１１は、差動トランジスタ対を構成するＮＰＮトランジスタＱ11，Ｑ12を有している。両トランジスタＱ11，Ｑ12の共通エミッタ端子には、入力信号電圧Ｖｉｎが供給されている。トランジスタ（出力トランジスタ）Ｑ11のコレクタ端子より、出力信号電圧Ｖout が取り出される。
【００７７】
トランジスタＱ11のコレクタ端子には、負荷素子Ｚ1 を介して、電源ラインより電源電圧が供給されている。また、トランジスタＱ11のベース端子は、ＮＰＮトランジスタＱ13のベース端子に接続されている。両トランジスタＱ11，Ｑ13の共通ベース端子には、基準バイアス電圧ＶBIASが供給されている。
【００７８】
トランジスタＱ12のコレクタ端子には、上記電源ラインより電源電圧が供給されている。また、トランジスタＱ12のベース端子は、ＮＰＮトランジスタＱ14のベース端子およびコレクタ端子に接続されている。
【００７９】
一方、上記利得制御信号変換回路１２は、差動トランジスタ対を構成する、上記ＮＰＮトランジスタＱ13，Ｑ14を有している。両トランジスタＱ13，Ｑ14の共通エミッタ端子は、ＮＰＮトランジスタＱ19のコレクタ端子に接続されている。
【００８０】
トランジスタＱ13のコレクタ端子には、上記電源ラインより電源電圧が供給されている。
【００８１】
トランジスタＱ14のベース端子およびコレクタ端子は、ＰＮＰトランジスタＱ21のコレクタ端子に接続されている。
【００８２】
トランジスタＱ21のエミッタ端子には、上記電源ラインより電源電圧が供給されている。また、トランジスタＱ21のベース端子は、ＰＮＰトランジスタＱ20のベース端子およびコレクタ端子に接続されている。
【００８３】
トランジスタＱ20のエミッタ端子には、上記電源ラインより電源電圧が供給されている。また、トランジスタＱ20のベース端子およびコレクタ端子は、ＰＮＰトランジスタＱ16のコレクタ端子、および、ＮＰＮトランジスタＱ18のコレクタ端子に接続されている。
【００８４】
トランジスタＱ16のエミッタ端子には、上記電源ラインより電源電圧が供給されている。また、トランジスタＱ16のベース端子は、ＰＮＰトランジスタＱ15のベース端子およびコレクタ端子に接続されている。
【００８５】
トランジスタＱ15のエミッタ端子には、上記電源ラインより電源電圧が供給されている。また、トランジスタＱ15のベース端子およびコレクタ端子は、ＮＰＮトランジスタＱ17のコレクタ端子に接続されている。
【００８６】
上記トランジスタＱ18，Ｑ19はベース端子が共通に接続され、その共通ベース端子には、基準ベース電圧ＶB がそれぞれ供給されている（各エミッタ端子は接地されている）。
【００８７】
そして、上記トランジスタＱ17，Ｑ18のベース端子間にある抵抗Ｒに対して、上記利得制御電圧ＶAGC に比例した電流ＩAGC が与えられるようになっている。したがって、抵抗Ｒには利得制御電圧ＶAGC に比例した電圧が与えられる。
【００８８】
この可変利得増幅器の場合、ＮＰＮトランジスタＱ11，Ｑ12，Ｑ13，Ｑ14によって、電流比を複製するための複製回路が構成されている。この複製回路は、トランジスタＱ13，Ｑ14を流れる電流Ｉ1 ，Ｉ2 に対して、トランジスタＱ11，Ｑ12に流れる電流をＩ1 ：Ｉ2 の比に設定するように構成されている。
【００８９】
従来の構成の可変利得増幅器では、図９の電流Ｉ1 に相当する利得制御電流をトランジスタＱ13のコレクタ電流として加えることにより、利得を制御していた。このため、トランジスタＱ11，Ｑ12の差動トランジスタ対のうち、トランジスタＱ12のベース電位を基準電位とせざるを得ず、結果的に、トランジスタＱ11のベース電位が変化することで、ダイナミックレンジの変化を招き、歪みを悪化させる恐れがあった。
【００９０】
しかし、本実施形態にかかる構成の可変利得増幅器では、事前に、利得制御電流の引き算、すなわち、Ｉ2 ＝Ｉ0 −Ｉ1 の演算を、トランジスタＱ16およびトランジスタＱ16，Ｑ20を用いて行っており、この引き算を行った後の利得制御電流Ｉ2 をトランジスタＱ14のコレクタ電流として加えることにより、利得を制御している。
【００９１】
このような構成とすることにより、トランジスタＱ11，Ｑ12の差動トランジスタ対のうち、トランジスタＱ11のベース電位を基準電位とすることが可能となり、結果として、ダイナミックレンジの変化を防ぎ、歪みが悪化するのを抑制することが可能となるものである。
【００９２】
ここで、図９において、
上記トランジスタＱ19のベース・エミッタ間電圧はＶB 、
上記トランジスタＱ18のベース・エミッタ間電圧はＶB 、
上記トランジスタＱ17のベース・エミッタ間電圧はＶB −Ｒ×ＩAGC
となり、利得制御電流ＩAGC が利得制御電圧ＶAGC に比例しているとすれば（比例定数Ｋ）、
上記トランジスタＱ17のベース・エミッタ間電圧はＶB −Ｋ×ＶAGC
となる。
【００９３】
したがって、トランジスタの飽和電流をＩS 、熱電圧をＶT とすると、
Ｉ0 ＝ＩS ｅｘｐ（ＶB ／ＶT ）
Ｉ1 ＝ＩS ｅｘｐ｛（ＶB −Ｋ×ＶAGC ）／ＶT ｝
＝Ｉ0 ｅｘｐ｛（−Ｋ×ＶAGC ）／ＶT ｝
となるので、
Ｉ2 ＝Ｉ0 −Ｉ1
＝Ｉ0 ｛１−ｅｘｐ（−Ｋ×ＶAGC ／ＶT ）｝
となる。
【００９４】
上記トランジスタＱ14のベース・エミッタ間電圧ＶBE14は、自然対数をｌｎとすると、
ＶBE14＝ＶT ｌｎ｛Ｉ2 ／ＩS ｝
となる。
【００９５】
同様に、上記トランジスタＱ13のベース・エミッタ間電圧ＶBE13は、
ＶBE13＝ＶT ｌｎ｛Ｉ1 ／ＩS ｝
となるので、制御電圧ＶY は、
ＶY ＝ＶBE14−ＶBE13
＝ＶT ｌｎ｛Ｉ2 ／Ｉ1 ｝
＝ＶT ｌｎ｛ｅｘｐ（Ｋ×ＶAGC ／ＶT ）−１｝
となる。
【００９６】
ここで、上記トランジスタＱ11，Ｑ12からなる差動トランジスタ対の利得制御特性は、利得をＧV 、比例定数をＡとおくと、
ＧV ＝Ａ／｛１＋ｅｘｐ（ＶY ／ＶT ）｝
となるから、ここにＶY の式を代入することにより、
ＧV ＝Ａｅｘｐ（−Ｋ×ＶAGC ／ＶT ）
となり、指数関数の利得制御特性が得られることが分かる。
【００９７】
したがって、本実施形態では、以上のことから指数関数的な利得制御特性が実現されており、特開２０００−１９６３８６号公報に示された回路の特長である指数関数的な利得制御特性を保持したまま、トランジスタＱ11のベースバイアス電圧を一定に保つことにより、出力のダイナミックレンジが一定に保たれるので、歪みの悪化を防ぐことが可能となる。
【００９８】
（第１０の実施形態）
図１０は、本発明の第１０の実施形態にかかる可変利得増幅器の基本的な回路構成例を示すものである。なお、ここでは利得制御電圧によって利得制御を行う電圧制御方式の単相形可変利得増幅器を例に説明する。
【００９９】
この可変利得増幅器は、上述の図９に示した可変利得増幅器において、ＮＰＮトランジスタＱ11，Ｑ12，Ｑ13，Ｑ14からなる電流比の複製回路を用いずに構成した場合の例である。
【０１００】
すなわち、この可変利得増幅器は、差動トランジスタ対を構成するＮＰＮトランジスタＱ11，Ｑ12を有している。両トランジスタＱ11，Ｑ12の共通エミッタ端子には、入力信号電圧Ｖｉｎが供給されている。トランジスタ（出力トランジスタ）Ｑ11のコレクタ端子より、出力信号電圧Ｖout が取り出される。
【０１０１】
トランジスタＱ11のコレクタ端子には、負荷素子Ｚ1 を介して、電源ラインより電源電圧が供給されている。また、トランジスタＱ11のベース端子には、基準バイアス電圧ＶBIASが供給されている。
【０１０２】
トランジスタＱ12のコレクタ端子およびベース端子は、電流ミラー回路を構成するＰＮＰトランジスタＱ21のコレクタ端子、および、コンデンサＣ1 に接続されている。
【０１０３】
トランジスタＱ21のエミッタ端子には、上記電源ラインより電源電圧が供給されている。また、トランジスタＱ21のベース端子は、電流ミラー回路を構成する、ＰＮＰトランジスタＱ20のベース端子およびコレクタ端子に接続されている。
【０１０４】
トランジスタＱ20のエミッタ端子には、上記電源ラインより電源電圧が供給されている。また、トランジスタＱ20のベース端子およびコレクタ端子は、ＰＮＰトランジスタＱ16のコレクタ端子、および、ＮＰＮトランジスタＱ18のコレクタ端子に接続されている。
【０１０５】
トランジスタＱ16のエミッタ端子には、上記電源ラインより電源電圧が供給されている。また、トランジスタＱ16のベース端子は、ＰＮＰトランジスタＱ15のベース端子およびコレクタ端子に接続されている。
【０１０６】
トランジスタＱ15のエミッタ端子には、上記電源ラインより電源電圧が供給されている。また、トランジスタＱ15のベース端子およびコレクタ端子は、ＮＰＮトランジスタＱ17のコレクタ端子に接続されている。
【０１０７】
上記トランジスタＱ18のベース端子には、基準ベース電圧ＶB が供給されている（エミッタ端子は接地されている）。
【０１０８】
そして、上記トランジスタＱ17，Ｑ18のベース端子間にある抵抗Ｒに対して、上記利得制御電圧ＶAGC に比例した電流ＩAGC が与えられるようになっている。したがって、抵抗Ｒには利得制御電圧ＶAGC に比例した電圧が与えられる。
【０１０９】
ここで、図１０において、
上記トランジスタＱ18のベース・エミッタ間電圧はＶB 、
上記トランジスタＱ17のベース・エミッタ間電圧はＶB −Ｒ×ＩAGC
となり、利得制御電流ＩAGC が利得制御電圧ＶAGC に比例しているとすれば（比例定数Ｋ）、
上記トランジスタＱ17のベース・エミッタ間電圧はＶB −Ｋ×ＶAGC
となる。
【０１１０】
したがって、トランジスタの飽和電流をＩS 、熱電圧をＶT とすると、
Ｉ0 ＝ＩS ｅｘｐ（ＶB ／ＶT ）
Ｉ1 ＝ＩS ｅｘｐ｛（ＶB −Ｋ×ＶAGC ）／ＶT ｝
＝Ｉ0 ｅｘｐ｛（−Ｋ×ＶAGC ）／ＶT ｝
となるので、
Ｉ2 ＝Ｉ0 −Ｉ1
＝Ｉ0 ｛１−ｅｘｐ（−Ｋ×ＶAGC ／ＶT ）｝
となる。
【０１１１】
ここで、トランジスタＱ20，Ｑ21からなる電流ミラー回路のミラー比を１：Ｄとすると、上記トランジスタＱ12のベース・エミッタ間電圧ＶBE12は、自然対数をｌｎとすると、
ＶBE12＝ＶT ｌｎ｛ＤＩ2 ／ＩS ｝
となる。
【０１１２】
同様に、上記トランジスタＱ11のベース・エミッタ間電圧ＶBE11は、
ＶBE11＝ＶT ｌｎ｛ＤＩ1 ／ＩS ｝
となるので、上記トランジスタＱ12，Ｑ11のベース・エミッタ間電圧（制御電圧）をＶY とすると、
ＶY ＝ＶBE12−ＶBE11
＝ＶT ｌｎ｛Ｉ2 ／Ｉ1 ｝
＝ＶT ｌｎ｛ｅｘｐ（Ｋ×ＶAGC ／ＶT ）−１｝
となる。
【０１１３】
ここで、上記トランジスタＱ11，Ｑ12からなる差動トランジスタ対の利得制御特性は、利得をＧV 、比例定数をＡとおくと、
ＧV ＝Ａ／｛１＋ｅｘｐ（ＶY ／ＶT ）｝
となるから、ここにＶY の式を代入することにより、
ＧV ＝Ａｅｘｐ（−Ｋ×ＶAGC ／ＶT ）
となり、指数関数の利得制御特性が得られることが分かる。
【０１１４】
したがって、本実施形態では、以上のことから指数関数的な利得制御特性が実現されており、特開２０００−１９６３８６号公報に示された回路の特長である指数関数的な利得制御特性を保持したまま、トランジスタＱ11のベースバイアス電圧を一定に保つことにより、出力のダイナミックレンジが一定に保たれるので、歪みの悪化を防ぐことが可能となる。
【０１１５】
このような構成の可変利得増幅器によっても、図９に示した可変利得増幅器の場合と同様に、指数関数的な利得制御特性を保ったままで、歪み特性を改善することが可能となる。
【０１１６】
しかも、この可変利得増幅器の場合、直接、ＮＰＮトランジスタＱ12に制御電流ＤＩ2 が供給されるように構成されている。これにより、第９の実施形態に示した可変利得増幅器における複製回路（図９参照）を不要とすることができる。よって、コンデンサＣ1 が必要にはなるものの、全体として、回路の部品点数を削減できる。
【０１１７】
（第１１の実施形態）
図１１は、本発明の第１１の実施形態にかかる可変利得増幅器の基本的な回路構成例を示すものである。なお、ここでは利得制御電圧によって利得制御を行う電圧制御方式の単相形可変利得増幅器を例に説明する。
【０１１８】
この可変利得増幅器は、上述の図１０に示した可変利得増幅器において、ＰＮＰトランジスタＱ20，Ｑ21からなる電流ミラー回路に代えて、インバーテッドダーリントン接続された電流ミラー回路を用いるようにした場合の例である。
【０１１９】
すなわち、ＰＮＰトランジスタＱ20P とＮＰＮトランジスタＱ20N およびＰＮＰトランジスタＱ21P とＮＰＮトランジスタＱ21N とによって、上記ＰＮＰトランジスタＱ20，Ｑ21に相当する、インバーテッドダーリントン回路による電流ミラー回路が構成されるとともに、上記ＮＰＮトランジスタＱ21N とＮＰＮトランジスタＱ11とによって差動トランジスタ対が構成されている。
【０１２０】
両トランジスタＱ21N ，Ｑ11の共通エミッタ端子には、入力信号電圧Ｖｉｎが供給されている。トランジスタ（出力トランジスタ）Ｑ11のコレクタ端子より、出力信号電圧Ｖout が取り出される。
【０１２１】
トランジスタＱ11のベース端子には、基準バイアス電圧ＶBIASが供給されている。また、トランジスタＱ11のコレクタ端子には、負荷素子Ｚ1 を介して、電源ラインより電源電圧が供給されている。
【０１２２】
トランジスタＱ21N のベース端子は、上記ＰＮＰトランジスタＱ21P のコレクタ端子、および、コンデンサＣ1 を介して電源ラインに接続されている。また、トランジスタＱ21N のコレクタ端子は、上記ＰＮＰトランジスタＱ21P のエミッタ端子および上記電源ラインに接続されている。
【０１２３】
トランジスタＱ21P のベース端子は、上記ＰＮＰトランジスタＱ20P のベース端子、および、定電圧発生用素子としてのＰＮＰトランジスタＱ22のエミッタ端子に接続されている。
【０１２４】
トランジスタＱ20P のエミッタ端子は、上記ＮＰＮトランジスタＱ20N のコレクタ端子、および、電源ラインに接続されている。また、トランジスタＱ20P のコレクタ端子は、上記ＮＰＮトランジスタＱ20N のベース端子に接続されている。
【０１２５】
トランジスタＱ20N のエミッタ端子は、上記トランジスタＱ22のベース端子、ＰＮＰトランジスタＱ16のコレクタ端子、および、ＮＰＮトランジスタＱ18のコレクタ端子に接続されている。
【０１２６】
トランジスタＱ22のコレクタ端子は接地されている。
【０１２７】
トランジスタＱ16のエミッタ端子には、上記電源ラインより電源電圧が供給されている。また、トランジスタＱ16のベース端子は、ＰＮＰトランジスタＱ15のベース端子およびコレクタ端子に接続されている。
【０１２８】
トランジスタＱ15のエミッタ端子には、上記電源ラインより電源電圧が供給されている。また、トランジスタＱ15のベース端子およびコレクタ端子は、ＮＰＮトランジスタＱ17のコレクタ端子に接続されている。
【０１２９】
上記トランジスタＱ18のベース端子には、基準ベース電圧ＶB が供給されている（エミッタ端子は接地されている）。
【０１３０】
そして、上記トランジスタＱ17，Ｑ18のベース端子間にある抵抗Ｒに対して、上記利得制御電圧ＶAGC に比例した電流ＩAGC が与えられるようになっている。したがって、抵抗Ｒには利得制御電圧ＶAGC に比例した電圧が与えられる。
【０１３１】
この可変利得増幅器の場合、インバーテッドダーリントン回路のトランジスタＱ21N のベース端子に、コンデンサＣ1 を接続することによって、高周波の可変利得増幅器が実現されている。
【０１３２】
ここで、図１１において、
上記トランジスタＱ18のベース・エミッタ間電圧はＶB 、
上記トランジスタＱ17のベース・エミッタ間電圧はＶB −Ｒ×ＩAGC
となり、利得制御電流ＩAGC が利得制御電圧ＶAGC に比例しているとすれば（比例定数Ｋ）、
上記トランジスタＱ17のベース・エミッタ間電圧はＶB −Ｋ×ＶAGC
となる。
【０１３３】
したがって、トランジスタの飽和電流をＩS 、熱電圧をＶT とすると、
Ｉ0 ＝ＩS ｅｘｐ（ＶB ／ＶT ）
Ｉ1 ＝ＩS ｅｘｐ｛（ＶB −Ｋ×ＶAGC ）／ＶT ｝
＝Ｉ0 ｅｘｐ｛（−Ｋ×ＶAGC ）／ＶT ｝
となるので、
Ｉ2 ＝Ｉ0 −Ｉ1
＝Ｉ0 ｛１−ｅｘｐ（−Ｋ×ＶAGC ／ＶT ）｝
となる。
【０１３４】
ここで、トランジスタＱ20N ，Ｑ20P ，Ｑ21N ，Ｑ21P からなる電流ミラー回路のミラー比を１：Ｄとすると、上記トランジスタＱ21N のベース・エミッタ間電圧ＶBE21N は、自然対数をｌｎとすると、
ＶBE21N ＝ＶT ｌｎ｛ＤＩ2 ／ＩS ｝
となる。
【０１３５】
同様に、上記トランジスタＱ11のベース・エミッタ間電圧ＶBE11は、
ＶBE11＝ＶT ｌｎ｛ＤＩ1 ／ＩS ｝
となるので、上記トランジスタＱ21N ，Ｑ11のベース・エミッタ間電圧をＶY とすると、
ＶY ＝ＶBE21N −ＶBE11
＝ＶT ｌｎ｛Ｉ2 ／Ｉ1 ｝
＝ＶT ｌｎ｛ｅｘｐ（Ｋ×ＶAGC ／ＶT ）−１｝
となる。
【０１３６】
ここで、上記トランジスタＱ11，Ｑ21N からなる差動トランジスタ対の利得制御特性は、利得をＧV 、比例定数をＡとおくと、
ＧV ＝Ａ／｛１＋ｅｘｐ（ＶY ／ＶT ）｝
となるから、ここにＶY の式を代入することにより、
ＧV ＝Ａｅｘｐ（−Ｋ×ＶAGC ／ＶT ）
となり、指数関数の利得制御特性が得られることが分かる。
【０１３７】
したがって、本実施形態では、以上のことから指数関数的な利得制御特性が実現されており、特開２０００−１９６３８６号公報に示された回路の特長である指数関数的な利得制御特性を保持したまま、トランジスタＱ11のベースバイアス電圧を一定に保つことにより、出力のダイナミックレンジが一定に保たれるので、歪みの悪化を防ぐことが可能となる。
【０１３８】
トランジスタＱ21N のエミッタ接地電流増幅率をβ21N とすると、トランジスタＱ21N のコレクタ電流は図１１における電流ＤＩ2 であることから、トランジスタＱ21N のベース電流はＤＩ2 ／β21Nとなり、トランジスタＱ21P のコレクタ電流はＤＩ2 ／β21N となる。
【０１３９】
トランジスタＱ1 ，Ｑ2 に流れる電流の合計を同じとして図１，図１１を比較したとき、図１のＰＮＰトランジスタＱ3 のコレクタ電流と、図１１のＮＰＮトランジスタＱ21N のコレクタ電流はほぼ同じであるが、図１１のＰＮＰトランジスタＱ21P のコレクタ電流は、図１のＰＮＰトランジスタＱ3 のコレクタ電流の１／β21N となる。β21N は、通常、数十〜数百という値であるから、図１１のＰＮＰトランジスタＱ21P のコレクタ電流は非常に小さくなる。
【０１４０】
ＩＣ製造プロセスのうちのいくつかのものでは、同じコレクタ電流を流すために必要なチップ面積に関して、ＮＰＮトランジスタよりもＰＮＰトランジスタの方が非常に大きい。このため、このようなＩＣの製造プロセスにおいては、ＰＮＰトランジスタに大電流を流すとチップ面積が非常に増大するため、図１の回路は大電流大出力の用途には不向きである。しかし、図１１は、電流のほとんどがＮＰＮトランジスタに流れるため、大電流大出力の用途においてはチップ面積の面で有利となる。
【０１４１】
したがって、利得が指数関数的に変化する可変利得増幅器において、ＰＮＰトランジスタＱ21P に小面積のトランジスタを使用でき、大電流大出力回路とした場合においても、小面積化が可能で、しかも、広い範囲で、かつ、低歪みにより動作する、高周波用の可変利得増幅器とすることができる。
【０１４２】
上記したように、利得の大きさにかかわらず、出力トランジスタのベース電圧を一定に保つことができるようにしている。すなわち、差動トランジスタ対を構成するＮＰＮトランジスタＱ11のベース端子には、基準バイアス電圧ＶBIASが供給されるようになっている。これにより、トランジスタＱ11のベース電圧を、利得の大きさにかかわらず、一定に制御することが可能となる。したがって、指数関数的な利得制御特性を保ったままで、歪み特性を改善できるようになるものである。
【０１４３】
その他、本発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【０１４４】
【発明の効果】
以上、詳述したようにこの発明によれば、出力のダイナミックレンジが小さくなるのを防ぐことができ、歪み特性を改善することが可能な可変利得増幅器を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態にかかる可変利得増幅器の基本構成を示す回路図。
【図２】本発明の第２の実施形態にかかる可変利得増幅器の基本構成を示す回路図。
【図３】本発明の第３の実施形態にかかる可変利得増幅器の基本構成を示す回路図。
【図４】本発明の第４の実施形態にかかる可変利得増幅器の基本構成を示す回路図。
【図５】本発明の第５の実施形態にかかる可変利得増幅器の基本構成を示す回路図。
【図６】本発明の第６の実施形態にかかる可変利得増幅器の基本構成を示す回路図。
【図７】本発明の第７の実施形態にかかる可変利得増幅器の基本構成を示す回路図。
【図８】本発明の第８の実施形態にかかる可変利得増幅器の基本構成を示す回路図。
【図９】本発明の第９の実施形態にかかる可変利得増幅器の基本構成を示す回路図。
【図１０】本発明の第１０の実施形態にかかる可変利得増幅器の基本構成を示す回路図。
【図１１】本発明の第１１の実施形態にかかる可変利得増幅器の基本構成を示す回路図。
【図１２】従来技術とその問題点を説明するために示す、ギルバート乗算器を用いた可変利得増幅器の回路図。
【図１３】同じく、従来の可変利得増幅器の他の構成例を示す回路図。
【図１４】同じく、従来の可変利得増幅器の電圧利得特性を対比して示す特性図。
【符号の説明】
１１…利得制御回路
１２…利得制御信号変換回路
Ｑ1 ，Ｑ2 ，Ｑ3N，Ｑ4N，Ｑ11，Ｑ12，Ｑ13，Ｑ14，Ｑ17，Ｑ18，Ｑ19，Ｑ20N ，Ｑ21N …ＮＰＮトランジスタ
Ｑ3 ，Ｑ3P，Ｑ4 ，Ｑ4P，Ｑ5 ，Ｑ15，Ｑ16，Ｑ20，Ｑ20P ，Ｑ21，Ｑ21P ，Ｑ22…ＰＮＰトランジスタ
Ｖｉｎ…入力信号電圧
Ｖout …出力信号電圧
ＶAGC …利得制御電圧
ＩAGC …利得制御電流
ＩS…飽和電流
ＶBIAS…基準バイアス電圧
ＶB …基準ベース電圧
ＶT …熱電圧
Ｚ1 ，Ｚ2 ，Ｚ3 …負荷素子
Ｃ1 …コンデンサ
ＤＩ2 ，ＤＩ0 …制御電流
Ｒ…抵抗
Claims (16)
- 利得制御信号に応じて利得を制御することが可能な可変利得増幅器であって、
コレクタ端子から出力信号電圧が取り出される一方のトランジスタと、ベース端子およびコレクタ端子に対し、利得を制御するための第１の利得制御信号が供給される他方のトランジスタと、で構成される差動トランジスタ対と、
前記一方のトランジスタおよび前記他方のトランジスタの共通エミッタ端子に接続され、入力信号電圧を与える第１の電圧／電流変換器と、
前記一方のトランジスタのベース端子に一定のバイアス電圧を印加する電源回路と、
前記他方のトランジスタの、少なくともベース端子に接続されたコンデンサと
を具備したことを特徴とする可変利得増幅器。 - 前記一方のトランジスタのコレクタ端子には、負荷素子を介して、電源ラインより電源電圧が供給されていることを特徴とする請求項１に記載の可変利得増幅器。
- 前記第１の利得制御信号は、入力回路を介して、前記他方のトランジスタのベース端子およびコレクタ端子に供給されることを特徴とする請求項１に記載の可変利得増幅器。
- 利得制御信号に応じて利得を制御することが可能な可変利得増幅器であって、
一方のトランジスタおよび他方のトランジスタによって構成され、前記一方のトランジスタのコレクタ端子から出力信号電圧が取り出され、前記他方のトランジスタを含む入力回路に対し、利得を制御するための第１の利得制御信号が供給される差動トランジスタ対と、
前記一方のトランジスタおよび前記他方のトランジスタの共通エミッタ端子に接続され、入力信号電圧を与える第１の電圧／電流変換器と、
前記一方のトランジスタのベース端子に一定のバイアス電圧を印加する電源回路と、
前記他方のトランジスタの、少なくともベース端子に接続されたコンデンサと
を具備し、
前記入力回路は、前記他方のトランジスタとなる電流増幅用のＮＰＮトランジスタと電圧／電流変換用のＰＮＰトランジスタおよび電圧増幅用のＰＮＰトランジスタと電流／電圧変換用のＮＰＮトランジスタを含む、インバーテッドダーリントン回路からなる電流ミラー回路であることを特徴とする可変利得増幅器。 - 前記入力回路は、さらに、定電圧発生用のＰＮＰトランジスタを含むことを特徴とする請求項４に記載の可変利得増幅器。
- 利得制御信号に応じて利得を制御することが可能な可変利得増幅器であって、
一方のトランジスタおよび他方のトランジスタによって構成され、前記一方のトランジスタのコレクタ端子から出力信号電圧が取り出され、前記他方のトランジスタには利得を制御するための第１の利得制御信号が供給される差動トランジスタ対と、
前記一方のトランジスタおよび前記他方のトランジスタの共通エミッタ端子に接続され、入力信号電圧を与える第１の電圧／電流変換器と、
前記一方のトランジスタのベース端子に一定のバイアス電圧を印加する電源回路と、
前記他方のトランジスタの、少なくともベース端子に接続されたコンデンサと、
前記他方のトランジスタに接続され、利得を制御するための第２の利得制御信号が入力される入力回路と
を具備し、
前記入力回路は、前記第２の利得制御信号をもとに前記第１の利得制御信号を生成する電圧／電流変換用のＰＮＰトランジスタであることを特徴とする可変利得増幅器。 - 前記一方のトランジスタのコレクタ端子には、負荷素子を介して、電源ラインより電源電圧が供給されていることを特徴とする請求項６に記載の可変利得増幅器。
- 利得制御信号に応じて利得を制御することが可能な可変利得増幅器であって、
一方のトランジスタおよび他方のトランジスタによって構成され、前記一方のトランジスタのコレクタ端子から出力信号電圧が取り出され、前記他方のトランジスタには利得を制御するための第１の利得制御信号が供給される差動トランジスタ対と、
前記一方のトランジスタおよび前記他方のトランジスタの共通エミッタ端子に接続され、入力信号電圧を与える第１の電圧／電流変換器と、
前記一方のトランジスタのベース端子に一定のバイアス電圧を印加する電源回路と、
前記他方のトランジスタの、少なくともベース端子に接続されたコンデンサと、
前記他方のトランジスタに接続され、利得を制御するための第２の利得制御信号が入力される入力回路と
を具備し、
前記入力回路は、前記第２の利得制御信号をもとに前記第１の利得制御信号を生成する、電流増幅用のＮＰＮトランジスタおよび電圧／電流変換用のＰＮＰトランジスタを含む、インバーテッドダーリントン回路であることを特徴とする可変利得増幅器。 - 前記一方のトランジスタのコレクタ端子には、負荷素子を介して、電源ラインより電源電圧が供給されていることを特徴とする請求項８に記載の可変利得増幅器。
- 前記電流増幅用のＮＰＮトランジスタのコレクタ端子および前記電圧／電流変換用のＰＮＰトランジスタのエミッタ端子には、負荷素子を介して、電源ラインより電源電圧が供給されていることを特徴とする請求項８に記載の可変利得増幅器。
- 前記電圧／電流変換用のＰＮＰトランジスタのエミッタ端子には、負荷素子を介して、電源ラインより電源電圧が供給されていることを特徴とする請求項８に記載の可変利得増幅器。
- 利得制御信号に応じて利得を制御することが可能な可変利得増幅器であって、
一方のトランジスタおよび他方のトランジスタによって構成され、前記一方のトランジスタのコレクタ端子から出力信号電圧が取り出され、前記他方のトランジスタには利得を制御するための第１の利得制御信号が供給される差動トランジスタ対と、
前記一方のトランジスタおよび前記他方のトランジスタの共通エミッタ端子に接続され、入力信号電圧を与える第１の電圧／電流変換器と、
前記一方のトランジスタのベース端子に一定のバイアス電圧を印加する電源回路と、
前記他方のトランジスタの、少なくともベース端子に接続されたコンデンサと、
前記他方のトランジスタに接続され、利得を制御するための第２の利得制御信号が入力される入力回路と
を具備し、
前記入力回路は、前記第２の利得制御信号をもとに前記第１の利得制御信号を生成する、電流増幅用のＰＮＰトランジスタおよび電流／電圧変換用のＰＮＰトランジスタを含む電流ミラー回路、および、第２の電圧／電流変換器を含むことを特徴とする可変利得増幅器。 - 前記一方のトランジスタのコレクタ端子には、負荷素子を介して、電源ラインより電源電圧が供給されていることを特徴とする請求項１２に記載の可変利得増幅器。
- 利得制御信号に応じて利得を制御することが可能な可変利得増幅器であって、
一方のトランジスタおよび他方のトランジスタによって構成され、前記一方のトランジスタのコレクタ端子から出力信号電圧が取り出され、前記他方のトランジスタには利得を制御するための第１の利得制御信号が供給される差動トランジスタ対と、
前記一方のトランジスタおよび前記他方のトランジスタの共通エミッタ端子に接続され、入力信号電圧を与える第１の電圧／電流変換器と、
前記一方のトランジスタのベース端子に一定のバイアス電圧を印加する電源回路と、
前記他方のトランジスタの、少なくともベース端子に接続されたコンデンサと、
前記他方のトランジスタに接続され、利得を制御するための第２の利得制御信号が入力される入力回路と
を具備し、
前記入力回路は、前記第２の利得制御信号をもとに前記第１の利得制御信号を生成する、電流増幅用のＮＰＮトランジスタと電圧／電流変換用のＰＮＰトランジスタおよび電圧増幅用のＰＮＰトランジスタと電流／電圧変換用のＮＰＮトランジスタを含む、インバーテッドダーリントン回路からなる電流ミラー回路、および、第２の電圧／電流変換器を含むことを特徴とする可変利得増幅器。 - 前記一方のトランジスタのコレクタ端子には、負荷素子を介して、電源ラインより電源電圧が供給されていることを特徴とする請求項１４に記載の可変利得増幅器。
- 前記入力回路は、さらに、定電圧発生用のＰＮＰトランジスタを含むことを特徴とする請求項１４に記載の可変利得増幅器。
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