JP3216134B2 - 指数的な利得制御を行う増幅回路 - Google Patents
指数的な利得制御を行う増幅回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/04—Modifications of control circuit to reduce distortion caused by control
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G7/00—Volume compression or expansion in amplifiers
- H03G7/001—Volume compression or expansion in amplifiers without controlling loop
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- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】 この発明は信号を増幅する電気回路、より詳細には電
気量（電流または電圧）により利得が制御される増幅回
路に関する。
気量（電流または電圧）により利得が制御される増幅回
路に関する。
この発明の目的の１つは増幅器を提供することであ
り、その利得の制御が指数的に、すなわち電気制御量が
信号Vc（電圧）またはIc（電流）の時Ａを定数として利
得がＧ＝A.exp（Vc）またはA.exp（Ic）の形となる増幅
器を提供することである。
り、その利得の制御が指数的に、すなわち電気制御量が
信号Vc（電圧）またはIc（電流）の時Ａを定数として利
得がＧ＝A.exp（Vc）またはA.exp（Ic）の形となる増幅
器を提供することである。
このような増幅器は利得が非常に大きなダイナミック
レンジで変化（例えば１から106の間で変化）する時必
要となる。
レンジで変化（例えば１から106の間で変化）する時必
要となる。
このような増幅器を提供する通常の方策は線形の利得
制御を行う増幅器の利得制御入力の前に指数的に変化す
る素子を挿入することである。
制御を行う増幅器の利得制御入力の前に指数的に変化す
る素子を挿入することである。
しかし、この方策を行うことは容易でなくしかも線形
の利得の制御を行う増幅器が制御を行う電圧のダイナミ
ックレンジにおいて正確な線形の利得を有するというこ
とは確実ではない；このダイナミックレンジは制御の指
数特性によりかなり大きいと仮定してある。
の利得の制御を行う増幅器が制御を行う電圧のダイナミ
ックレンジにおいて正確な線形の利得を有するというこ
とは確実ではない；このダイナミックレンジは制御の指
数特性によりかなり大きいと仮定してある。
更に、利得制御と得られた利得の間の変化の法則を一
定にする必要がある。
定にする必要がある。
実際、いくつかの応用においては小さなダイナミック
レンジの制御信号により利得が大きなダイナミックレン
ジで変化することを知るだけでは十分でない：得られた
利得を正確に確かめる必要がある。
レンジの制御信号により利得が大きなダイナミックレン
ジで変化することを知るだけでは十分でない：得られた
利得を正確に確かめる必要がある。
この発明では指数的な利得の制御に対するこれらの問
題を解決する一方策を提供し、更に、温度により利得が
左右される問題を解決することも可能である。
題を解決する一方策を提供し、更に、温度により利得が
左右される問題を解決することも可能である。
この発明によれば、特許番号第FR2645370号による既
知の構造の一部が使用されている。これはこの構造が指
数的な利得制御を回路の適当な位置に挿入して対数関数
を得ることを開示しているからである。
知の構造の一部が使用されている。これはこの構造が指
数的な利得制御を回路の適当な位置に挿入して対数関数
を得ることを開示しているからである。
さて、対数関数はバイポーラ接合を用いると集積回路
内に低価格で製造することができる；電流／電圧変化の
対数法則は良く知られており、更に温度により変化する
法則も良く知られている。
内に低価格で製造することができる；電流／電圧変化の
対数法則は良く知られており、更に温度により変化する
法則も良く知られている。
従ってこの発明は同一の利得制御信号（Vg）を受ける
２つの同じ特性の制御利得増幅器（A1,A2）を有し、１
番目の増幅器（A1）は増幅される信号を受け増幅された
出力信号を出力し、２番目の増幅器（A2）は増幅される
固定された基準信号を受けこの基準信号と増幅の利得
（Ｇ）とに比例する信号を出力し、利得セットポイント
信号（Vc）入力に接続され、前記２番目の増幅器（A2）
の出力を受け該利得セットポイント信号の関数として前
記利得制御信号（Vg）を提供するフィードバック制御ル
ープを有し、該フィードバック制御ループは、第１入力
と第２入力をふくむ差動入力を有する高利得差動増幅器
（AD）を有し、その差動入力は前記フィードバック制御
ループによりゼロになるように制御され、電気的な利得
セットポイント信号により制御される利得を有する増幅
回路において、対数変換関数を有する回路素子（FTL）
が前記フィードバック制御ループの２番目の増幅器（A
2）の出力と前記高利得差動増幅器（AD）の少なくとも
一方の入力との間に挿入される増幅回路を提供する。
２つの同じ特性の制御利得増幅器（A1,A2）を有し、１
番目の増幅器（A1）は増幅される信号を受け増幅された
出力信号を出力し、２番目の増幅器（A2）は増幅される
固定された基準信号を受けこの基準信号と増幅の利得
（Ｇ）とに比例する信号を出力し、利得セットポイント
信号（Vc）入力に接続され、前記２番目の増幅器（A2）
の出力を受け該利得セットポイント信号の関数として前
記利得制御信号（Vg）を提供するフィードバック制御ル
ープを有し、該フィードバック制御ループは、第１入力
と第２入力をふくむ差動入力を有する高利得差動増幅器
（AD）を有し、その差動入力は前記フィードバック制御
ループによりゼロになるように制御され、電気的な利得
セットポイント信号により制御される利得を有する増幅
回路において、対数変換関数を有する回路素子（FTL）
が前記フィードバック制御ループの２番目の増幅器（A
2）の出力と前記高利得差動増幅器（AD）の少なくとも
一方の入力との間に挿入される増幅回路を提供する。
対数変換関数を有する素子は、入力に印加される信号
の対数か又は増幅器の利得Ｇを乗じた固定基準電圧Vref
または電流Irefの対数を提供する。更にはより一般的に
はこの信号の対数の線形関数に比例する電圧または電流
を生ずる。
の対数か又は増幅器の利得Ｇを乗じた固定基準電圧Vref
または電流Irefの対数を提供する。更にはより一般的に
はこの信号の対数の線形関数に比例する電圧または電流
を生ずる。
簡単な例では、対数変換関数を有する素子は２番目の
増幅器からの出力信号G.VrefまたはG.Irefの対数に比例
した信号を生ずる；この出力信号（p.Log（G.Vref）ま
たはp.Log（G.Iref）＋定数の形）は高利得差動増幅器
の入力に印加され、更に利得セットポイント信号Vcがこ
の差動増幅器の他の入力に印加される。
増幅器からの出力信号G.VrefまたはG.Irefの対数に比例
した信号を生ずる；この出力信号（p.Log（G.Vref）ま
たはp.Log（G.Iref）＋定数の形）は高利得差動増幅器
の入力に印加され、更に利得セットポイント信号Vcがこ
の差動増幅器の他の入力に印加される。
他の例では、利得セットポイント信号Vcと２番目の増
幅器からの出力信号の対数との差が対数変換関数を有す
る素子自体の中に生ずる。この変換関数は従って２番目
の増幅器からの出力信号の対数に対する線形関数であ
る。より詳細には、この線形関数はこの対数と利得セッ
トポイント信号の線形結合とすることができる；一般に
はｐが定数でありVc−p.Log（Ｇ）の形となる。この関
数は好ましくは高利得差動増幅器の入力に差動の形で印
加される。
幅器からの出力信号の対数との差が対数変換関数を有す
る素子自体の中に生ずる。この変換関数は従って２番目
の増幅器からの出力信号の対数に対する線形関数であ
る。より詳細には、この線形関数はこの対数と利得セッ
トポイント信号の線形結合とすることができる；一般に
はｐが定数でありVc−p.Log（Ｇ）の形となる。この関
数は好ましくは高利得差動増幅器の入力に差動の形で印
加される。
両方の場合も、フィードバック制御により高利得増幅
器の差動入力電圧は恒久的にほぼゼロになり、利得セッ
トポイント信号Vcとp.Log（Ｇ）またはp.Log（Ｇ）＋定
数の形の項は等しくなる。これにより利得は利得セット
ポイント信号に対して指数関数となる。
器の差動入力電圧は恒久的にほぼゼロになり、利得セッ
トポイント信号Vcとp.Log（Ｇ）またはp.Log（Ｇ）＋定
数の形の項は等しくなる。これにより利得は利得セット
ポイント信号に対して指数関数となる。
対数法則は好ましくはPN接合により得ることができ、
端子における電圧は端子を通る電流の対数に比例する。
端子における電圧は端子を通る電流の対数に比例する。
好ましくは、２番目の増幅器は基準信号が電圧か電流
かによりI2＝G.IrefかI2＝G.Vrefの形の電流を生じ、こ
の電流I2がPN接合に印加される。
かによりI2＝G.IrefかI2＝G.Vrefの形の電流を生じ、こ
の電流I2がPN接合に印加される。
得られた指数関数の正確性は対数変換関数の特性（非
常に良好で再現性が高い）と、組になった増幅器の正確
性（増幅器が同じ集積回路の基板の上に同じ方法で製造
されていれば非常に良好である）に関係している。
常に良好で再現性が高い）と、組になった増幅器の正確
性（増幅器が同じ集積回路の基板の上に同じ方法で製造
されていれば非常に良好である）に関係している。
実際、PN接合により得られた対数関数は絶対温度Ｔに
も比例する。それ故温度が所要の利得Ｇを利得セットポ
イント信号Vcに関係づける指数関数に入り込む。
も比例する。それ故温度が所要の利得Ｇを利得セットポ
イント信号Vcに関係づける指数関数に入り込む。
しかし、差動増幅器の入力に印加された利得セットポ
イント信号も絶対温度に比例するようにされていれば、
温度に独立な指数利得制御が得られ、変数Ｔは利得制御
内でわずかに２次（second degree）のオーダとなる。
イント信号も絶対温度に比例するようにされていれば、
温度に独立な指数利得制御が得られ、変数Ｔは利得制御
内でわずかに２次（second degree）のオーダとなる。
基準信号、利得セットポイント信号、差動増幅器の入
力における信号、その他の電気信号は電圧または電流と
することができ、全てが電圧または全てが電流である必
要はない；電圧または電流による製造段階の図の実際の
詳細を提示しているが、集積回路技術により容易に変え
ることが理解できる。
力における信号、その他の電気信号は電圧または電流と
することができ、全てが電圧または全てが電流である必
要はない；電圧または電流による製造段階の図の実際の
詳細を提示しているが、集積回路技術により容易に変え
ることが理解できる。
この発明の良好な実施例において、対数変換関数は２
つの簡単なトランジスタから成る。一方には電流I2＝G.
Irefが加えられ他方にはIrefに比例した固定基準電流が
加えられている；利得セットポイント信号は２つのトラ
ンジスタのベースの間に印加された差動電圧であり、対
数変換関数の出力はエミッタ間の差動電圧である。
つの簡単なトランジスタから成る。一方には電流I2＝G.
Irefが加えられ他方にはIrefに比例した固定基準電流が
加えられている；利得セットポイント信号は２つのトラ
ンジスタのベースの間に印加された差動電圧であり、対
数変換関数の出力はエミッタ間の差動電圧である。
変換関数は従って次の形となる： Vc−（kT/q）Log G,または Vc−（kT/q）Log（Ｇ）＋定数 ｋとｑはベース−エミッタ接合トランジスタに対し対数
の電圧／電流の関係を与える従来の物理定数である。
の電圧／電流の関係を与える従来の物理定数である。
k:ボルツマン定数＝1.38×10-23S.I.単位 q:電子の電荷＝1.6×10-19S.I.単位。
一般に同一の増幅器には必ずしも１より大きい利得が
必要でない；むしろ実際には０と１の間の可変利得を有
する減衰器が用いられる。増幅器に使われる増幅の用語
は従って包括的な意味で用いられている。
必要でない；むしろ実際には０と１の間の可変利得を有
する減衰器が用いられる。増幅器に使われる増幅の用語
は従って包括的な意味で用いられている。
この発明の他の特徴と利点は次のことと添付の図面に
関して加えた詳細な説明から明らかになるであろう： 図１はこの発明による増幅回路のブロック図を示す； 図２は集積回路における対数変換関数の基本原理を示
す； 図３はこの発明の可能な展開を示す； 図４は完全な差動構造の応用例を示す； 図５はこの発明において良好な実施例の増幅回路のブ
ロック図を示す； 図６は１番目と２番目の増幅器が電流増幅器である実
際の実施例における１番目の増幅器の構成を示す； 図７は１番目と同じであるが差動入力信号を受ける２
番目の増幅器を示す； 図８は対数変換関数を有した良好な実施例の詳細を示
す； 図９は温度に比例する制御電圧の実施例を示す； 図10はこの発明の実施例の詳細な図を示す； 図11はこの発明による回路の出力段の可能な構成を示
す。
関して加えた詳細な説明から明らかになるであろう： 図１はこの発明による増幅回路のブロック図を示す； 図２は集積回路における対数変換関数の基本原理を示
す； 図３はこの発明の可能な展開を示す； 図４は完全な差動構造の応用例を示す； 図５はこの発明において良好な実施例の増幅回路のブ
ロック図を示す； 図６は１番目と２番目の増幅器が電流増幅器である実
際の実施例における１番目の増幅器の構成を示す； 図７は１番目と同じであるが差動入力信号を受ける２
番目の増幅器を示す； 図８は対数変換関数を有した良好な実施例の詳細を示
す； 図９は温度に比例する制御電圧の実施例を示す； 図10はこの発明の実施例の詳細な図を示す； 図11はこの発明による回路の出力段の可能な構成を示
す。
この発明の基本図を図１に示す。
この増幅回路には入力信号Vinに対する入力E1と出力
信号Voutに対する出力S1がある。１番目の増幅器A1は入
力E1と出力S1の間に接続されている。この増幅器は回路
に対し動作する増幅器である。他の回路素子は利得制御
用である。増幅器A1には利得制御入力（Eg1）があり、
この利得Ｇは入力Eg1に印加された利得制御信号Vgの関
数（必ずしも良く知られておらず、必ずしも簡単な関数
ではないが少なくとも単調関数である）である。出力信
号VoutはVinと利得Ｇの積である。“信号”は電圧また
は電流に等しい電気量を意味すると理解される；出力信
号は入力信号が電圧であっても電流とすることができる
が、この場合利得Ｇは相互コンダクタンスである。図１
に関する以後の説明では、Vin,Voutおよび他の信号レベ
ルは電圧とみなす。
信号Voutに対する出力S1がある。１番目の増幅器A1は入
力E1と出力S1の間に接続されている。この増幅器は回路
に対し動作する増幅器である。他の回路素子は利得制御
用である。増幅器A1には利得制御入力（Eg1）があり、
この利得Ｇは入力Eg1に印加された利得制御信号Vgの関
数（必ずしも良く知られておらず、必ずしも簡単な関数
ではないが少なくとも単調関数である）である。出力信
号VoutはVinと利得Ｇの積である。“信号”は電圧また
は電流に等しい電気量を意味すると理解される；出力信
号は入力信号が電圧であっても電流とすることができる
が、この場合利得Ｇは相互コンダクタンスである。図１
に関する以後の説明では、Vin,Voutおよび他の信号レベ
ルは電圧とみなす。
１番目の増幅器に等しい２番目の増幅器には入力E2が
あり、この入力E2はここでは基準電圧Vrefで表わされる
固定連続基準信号を受ける。
あり、この入力E2はここでは基準電圧Vrefで表わされる
固定連続基準信号を受ける。
２番目の増幅器からの出力S2は対数変換関数を有する
回路素子FTLの入力に加えられる。この素子に加えられ
る電気信号はG.Vrefである。素子FTLの変換関数の形は
p.Log（G.Vref）である；素子FTLの信号出力は乗算係数
ｐを有し入力信号の対数に等しい。
回路素子FTLの入力に加えられる。この素子に加えられ
る電気信号はG.Vrefである。素子FTLの変換関数の形は
p.Log（G.Vref）である；素子FTLの信号出力は乗算係数
ｐを有し入力信号の対数に等しい。
対数変換関数を有する素子からの出力は高利得差動増
幅器ADの１番目の入力に加えられるが、この増幅器は２
番目の入力に利得セットポイント信号Vcを受け更に増幅
器A1とA2の利得制御入力に加えられる電圧Vgを増幅器の
出力に生ずる。
幅器ADの１番目の入力に加えられるが、この増幅器は２
番目の入力に利得セットポイント信号Vcを受け更に増幅
器A1とA2の利得制御入力に加えられる電圧Vgを増幅器の
出力に生ずる。
増幅器A2の出力、素子FTL、差動増幅器AD、更に増幅
器A2の利得制御入力から構成される利得フィードバック
制御ループはADの利得が十分に高い時ADの入力における
差動電圧を恒久的にゼロに戻そうとする。これは増幅器
A2の利得Ｇが小さくても生ずる。増幅器A1の利得は利得
Ｇを簡単に複写したものであるがこれは２つの増幅器が
同一で同じ利得制御信号Vgを受けるからである。
器A2の利得制御入力から構成される利得フィードバック
制御ループはADの利得が十分に高い時ADの入力における
差動電圧を恒久的にゼロに戻そうとする。これは増幅器
A2の利得Ｇが小さくても生ずる。増幅器A1の利得は利得
Ｇを簡単に複写したものであるがこれは２つの増幅器が
同一で同じ利得制御信号Vgを受けるからである。
提示した例では、利得セットポイント電圧Vcは付加増
幅器ACから生ずるが、この増幅器ACは入力に信号Ｖが加
わる。増幅器ACは利得がＢなので差動増幅器ADの入力に
加えられる利得セットポイント信号VcはB.Vに等しい。
ここにこの補助増幅器の変換関数は電圧増幅器、電流増
幅器、相互コンタクタンス、抵抗タイプである。利得Ｂ
は後述するように好ましくは絶対温度Ｔに比例させる。
幅器ACから生ずるが、この増幅器ACは入力に信号Ｖが加
わる。増幅器ACは利得がＢなので差動増幅器ADの入力に
加えられる利得セットポイント信号VcはB.Vに等しい。
ここにこの補助増幅器の変換関数は電圧増幅器、電流増
幅器、相互コンタクタンス、抵抗タイプである。利得Ｂ
は後述するように好ましくは絶対温度Ｔに比例させる。
フィードバック制御ループは信号B.Vと信号p.Log（G.
Vref）の間でバランスを生ずる。
Vref）の間でバランスを生ずる。
増幅器A2の利得Ｇは次のような値を取ることが判る： B.V＝p.Log（G.Vref） すなわち Ｇ＝（1/Vref）exp（B.V/p） Ｂとｐは素子FTLと付加増幅器ACの変換関数に関係し
た定数である。更にVrefは固定電圧である。
た定数である。更にVrefは固定電圧である。
このように制御電圧Ｖの関数として指数的な利得の変
化が得られる。
化が得られる。
動作増幅器A1の利得もＧに等しく、それ故所要の制御
法則に従う。
法則に従う。
利得Ｇの値は制御電圧Ｖの値を知ることによりあらゆ
る時点で容易に正確に判るが、これはＶとＧを関係づけ
る指数的な法則はVref,p,Bが既知であれば非常に良く知
ることができるからである。
る時点で容易に正確に判るが、これはＶとＧを関係づけ
る指数的な法則はVref,p,Bが既知であれば非常に良く知
ることができるからである。
対数変換関数を有する素子FTLは基本的にはPN接合で
構成することができる；入力信号は接合に加えられる電
流であり（従って増幅器A2は例えば電流I2＝G.Vrefで与
えられる電流出力を有する）、出力信号は接合の端子に
おける電圧Vdである。
構成することができる；入力信号は接合に加えられる電
流であり（従って増幅器A2は例えば電流I2＝G.Vrefで与
えられる電流出力を有する）、出力信号は接合の端子に
おける電圧Vdである。
図２はこれを実現した簡単な基本図である。
従って変換関数はVd＝kT/qLog（I2/I0）であり、ｋと
ｑは物理定数であり、電流（接合に対する飽和電流）に
対する定数で構造と接合のドーピングに関しており、Ｔ
は絶対温度である。
ｑは物理定数であり、電流（接合に対する飽和電流）に
対する定数で構造と接合のドーピングに関しており、Ｔ
は絶対温度である。
利得調整信号Ｖと同じくVrefが温度に無関係ならば、
増幅器ACを絶対温度に比例する利得Ｂを有することがで
きる時（Ｂ＝BO.T）利得Ｇを温度に無関係にすることが
できることが判る。
増幅器ACを絶対温度に比例する利得Ｂを有することがで
きる時（Ｂ＝BO.T）利得Ｇを温度に無関係にすることが
できることが判る。
制御信号を変化させることなくこの発明に基づき増幅
回路の利得のダイナミックレンジを増加させたい時、い
くつかの同一の増幅器A1,A′1,A″１を直列に接続し、
全ての増幅器をADから生ずる同じ利得制御信号Vgで制御
できることが判る。
回路の利得のダイナミックレンジを増加させたい時、い
くつかの同一の増幅器A1,A′1,A″１を直列に接続し、
全ての増幅器をADから生ずる同じ利得制御信号Vgで制御
できることが判る。
図３にはこれに相当する図を示してある。
対象とする電圧と電流は電流と差動電圧とすることが
でき、増幅器A1,A2と素子FTLは差動入力と出力を有した
回路とすることができ、更に増幅器ADには差動出力を有
することができる。この場合、技術的に定まるI0の項は
もはやない。
でき、増幅器A1,A2と素子FTLは差動入力と出力を有した
回路とすることができ、更に増幅器ADには差動出力を有
することができる。この場合、技術的に定まるI0の項は
もはやない。
図４にはこれに相当する図を示してある。
一般的にこの発明により差動増幅器の入力に生ずる電
圧を小さな値に制限できることが判る：これらの電圧は
一方は利得セットポイント電圧であり、他方は対数素子
からの出力電圧である。指数関数を有する素子が電圧Ｖ
と差動増幅器の間に直列にあればこのようなことは生じ
ない。差動増幅器がフィードバック制御の中で正常に役
割を果すためにはこの差動増幅器が制限されたダイナミ
ックレンジ内で電圧を受けることが重要である。
圧を小さな値に制限できることが判る：これらの電圧は
一方は利得セットポイント電圧であり、他方は対数素子
からの出力電圧である。指数関数を有する素子が電圧Ｖ
と差動増幅器の間に直列にあればこのようなことは生じ
ない。差動増幅器がフィードバック制御の中で正常に役
割を果すためにはこの差動増幅器が制限されたダイナミ
ックレンジ内で電圧を受けることが重要である。
バイポーラ集積回路技術を適用できるこの発明の詳細
な実施例を以下の図に基づき述べる。
な実施例を以下の図に基づき述べる。
最初に以下に述べる詳細な実施例のブロック図を図５
に示す。このブロック図は外見的には図１のブロック図
と異なっているが正確には同じ関数を全て有している。
に示す。このブロック図は外見的には図１のブロック図
と異なっているが正確には同じ関数を全て有している。
この図において対数関数を有した素子は利得セットポ
イント信号Vcと、２番目の増幅器から来る出力信号の対
数との差を直接生ずる。
イント信号Vcと、２番目の増幅器から来る出力信号の対
数との差を直接生ずる。
それ故素子FTLは２番目の増幅器からの出力信号と利
得セットポイント信号Vcの両方を受け、Vc−p.Log G＋
定数の形の出力関数を生ずる。この関数は差動電圧の形
で与えられ、この差動電圧は高利得差動増幅器ADの入力
に印加される。従って、素子FTLのすぐ後にある差動増
幅器ADではなく、素子FTLの中で引き算が行われるの
で、図１との大きな差は外見上のものであることが容易
に判る。しかし、これ以降の図は図５と対応させている
ので図５の説明から始めるのが好ましい。図の他の部分
は図１と同じである。
得セットポイント信号Vcの両方を受け、Vc−p.Log G＋
定数の形の出力関数を生ずる。この関数は差動電圧の形
で与えられ、この差動電圧は高利得差動増幅器ADの入力
に印加される。従って、素子FTLのすぐ後にある差動増
幅器ADではなく、素子FTLの中で引き算が行われるの
で、図１との大きな差は外見上のものであることが容易
に判る。しかし、これ以降の図は図５と対応させている
ので図５の説明から始めるのが好ましい。図の他の部分
は図１と同じである。
この例においては、利得Ｇの電流増幅器が増幅器A1と
A2に使用されている。
A2に使用されている。
増幅器A1は入力電流Ieを受け出力電流Is＝G.Ieを生ず
る； 増幅器A2は基準入力電流Irefを受け出力電流G.Irefを
生ずる。
る； 増幅器A2は基準入力電流Irefを受け出力電流G.Irefを
生ずる。
利得制御（Vg）が電圧表示であるか電流表示であるか
知る必要性は重要ではない。差動増幅器ADの周力が増幅
器A1とA2の利得制御入力に接続されていることと、利得
が増幅器ADの出力で電流または電圧の変化の関数として
単調に変化することを知ることで十分である。
知る必要性は重要ではない。差動増幅器ADの周力が増幅
器A1とA2の利得制御入力に接続されていることと、利得
が増幅器ADの出力で電流または電圧の変化の関数として
単調に変化することを知ることで十分である。
図１の場合のようにフィードバックが動作している
時、すなわち増幅器ADの差動入力電圧が実質的にゼロと
なるような値を利得Ｇが取る時、利得セットポイント電
圧Vcと利得Ｇの間には次の式で表わされる指数的な関係
がある： Vc−p.Log（Ｇ）＋定数＝０ 図６には同一の増幅器A1とA2の中心部を示す可変利得
のセルの構造を表わしている。
時、すなわち増幅器ADの差動入力電圧が実質的にゼロと
なるような値を利得Ｇが取る時、利得セットポイント電
圧Vcと利得Ｇの間には次の式で表わされる指数的な関係
がある： Vc−p.Log（Ｇ）＋定数＝０ 図６には同一の増幅器A1とA2の中心部を示す可変利得
のセルの構造を表わしている。
これらのセルは利得がＧの電流−電流増幅器である。
増幅器A1は、所要の電流−電圧または電圧−電流変換あ
るいは所要の前置増幅または後置増幅を変換および増幅
に対する既知の固定係数により行うため前方と後方の素
子により囲まれているが、利得Ｇを有するセルは図１と
同じ構造の増幅器と言えるものを構成するものである。
増幅器A1は、所要の電流−電圧または電圧−電流変換あ
るいは所要の前置増幅または後置増幅を変換および増幅
に対する既知の固定係数により行うため前方と後方の素
子により囲まれているが、利得Ｇを有するセルは図１と
同じ構造の増幅器と言えるものを構成するものである。
この点で、構造が同じ増幅器とは、同じ利得制御信号
のもとで全体として利得が同じ変化を取る増幅器を意味
するものとする。従って、同一結果が得られても、すな
わち増幅器A1とA2と利得が同様に変化しても、増幅器A1
とA2の間には構造上の違いがいくつかあることを明確に
理解する必要がある。
のもとで全体として利得が同じ変化を取る増幅器を意味
するものとする。従って、同一結果が得られても、すな
わち増幅器A1とA2と利得が同様に変化しても、増幅器A1
とA2の間には構造上の違いがいくつかあることを明確に
理解する必要がある。
図６のセルはより詳細には増幅セルA1、すなわち利得
制御信号Vgと増幅される入力電流Ieを受け出力電流Is＝
G.Ieを生ずる増幅セルを示している。
制御信号Vgと増幅される入力電流Ieを受け出力電流Is＝
G.Ieを生ずる増幅セルを示している。
セルには２つのトランジスタQ1とQ3があり、そのエミ
ッタはセルの入力E1に接続されている。電流Ieを受ける
のはこの入力である（ここではセルを出る電流とし表わ
している）。電流Ieはトランジスタ1QとQ3のエミッタ電
流の和である。セルの出力S1に接続されたQ1のコレクタ
によりセルの出力電流Isが生ずる（セルへ帰る電流とし
て表示）。Q1のベースは固定電圧Vpol １によりバイア
スされている。Q3のコレクタには電源電圧Vccが加えら
れている。
ッタはセルの入力E1に接続されている。電流Ieを受ける
のはこの入力である（ここではセルを出る電流とし表わ
している）。電流Ieはトランジスタ1QとQ3のエミッタ電
流の和である。セルの出力S1に接続されたQ1のコレクタ
によりセルの出力電流Isが生ずる（セルへ帰る電流とし
て表示）。Q1のベースは固定電圧Vpol １によりバイア
スされている。Q3のコレクタには電源電圧Vccが加えら
れている。
電流Isと電流Ieの比はトランジスタQ3のベースに加え
られた電圧Vgにより変化する:Vgの値によりトランジス
タQ3は電流Ieを変化させ、従って電流Isが増減する。セ
ルの電流利得ＧはIsとIeの比であり、それ故Vgに直後左
右される。この利得は１未満であることが判るであろ
う。
られた電圧Vgにより変化する:Vgの値によりトランジス
タQ3は電流Ieを変化させ、従って電流Isが増減する。セ
ルの電流利得ＧはIsとIeの比であり、それ故Vgに直後左
右される。この利得は１未満であることが判るであろ
う。
図７には増幅器A2の基本セルを示しており、図６のセ
ルA1と同じであるが入力電流として電流Ieの代りに基準
電流Irefを受ける。セルの入力はE2であり電流源SCref
に接続されている。出力はS2であり電流I2＝G.Irefを生
ずる。
ルA1と同じであるが入力電流として電流Ieの代りに基準
電流Irefを受ける。セルの入力はE2であり電流源SCref
に接続されている。出力はS2であり電流I2＝G.Irefを生
ずる。
セルA2にはトランジスタQ1とQ3と同じ役割をし同じ様
に接続されている２つのトランジスタT2とT3がそれぞれ
ある。
に接続されている２つのトランジスタT2とT3がそれぞれ
ある。
T3のベースはQ3のベースと同じく制御電圧Vgを受け
る。T2のベースはQ1のベースと同じくバイアス電圧Vpol
1を受ける。
る。T2のベースはQ1のベースと同じくバイアス電圧Vpol
1を受ける。
図８には対数変換回路FTLを有する素子の好ましい実
施例を示している。
施例を示している。
図５のブロック図によれば、この素子FTLは一方で増
幅器A2から生ずる電流I2＝G.Irefを受け、他方では差動
電圧である利得セットポイント電圧Vcを受ける。
幅器A2から生ずる電流I2＝G.Irefを受け、他方では差動
電圧である利得セットポイント電圧Vcを受ける。
素子FTLには２つのトランジスタT10とT11があり、こ
れらのコレクタは電源電圧（Vcc）に接続されている。
れらのコレクタは電源電圧（Vcc）に接続されている。
T10のエミッタは増幅用セルA2の出力S2に接続されて
いるので、T10のエミッタ電流は必ず前述の電流I2＝G.I
refとなる。
いるので、T10のエミッタ電流は必ず前述の電流I2＝G.I
refとなる。
さらにT11のエミッタはIrefに比例する固定基準電流
源SCref 1に接続され、この比例係数をＣで示してい
る。トランジスタT11にはそれ故エミッタ電流I3＝C.Ire
fが通過する。
源SCref 1に接続され、この比例係数をＣで示してい
る。トランジスタT11にはそれ故エミッタ電流I3＝C.Ire
fが通過する。
集積回路技術において、良く知られた比例係数に比例
する基準電流を作ることは良く知られている。
する基準電流を作ることは良く知られている。
電流源SCref 1はセルA2に入力電流を与える電流源SCr
efを基準にして電流ミラーによりきわめて簡単に得られ
る。
efを基準にして電流ミラーによりきわめて簡単に得られ
る。
要約すると、素子FTLはトランジスタT10とT11、更にT
11に供給するためのセルA2の入力電流に比例した値の電
流源を有する。利得セットポイント電圧Vcは差動モード
でT10とT11のベースの間に直接加えられている。
11に供給するためのセルA2の入力電流に比例した値の電
流源を有する。利得セットポイント電圧Vcは差動モード
でT10とT11のベースの間に直接加えられている。
素子FTLからの出力は差動電圧Vdifであるがこの電圧
はT10とT11のエミッタの間に生じている；この電圧Vdif
は高利得差動増幅器ADの入力に加えられている。
はT10とT11のエミッタの間に生じている；この電圧Vdif
は高利得差動増幅器ADの入力に加えられている。
電圧Vdifは次式の通りである： Vdif＝Vc−（Vbe10−Vbe11） ここにVbe11とVbe10はトランジスタT11とT10のベース−
エミッタ電圧である。この電圧はフィードバック制御に
よりゼロになる。
エミッタ電圧である。この電圧はフィードバック制御に
よりゼロになる。
ところでトランジスタを通る電流I2とI3について考え
ると、差Vbe10−Vbe11はp.Log（I2/I3）の形に、すなわ
ちp.Log（G.Iref/C.Iref）の形に、更にはp.Log（G/C）
と書くことができ、このp.Log（G/C）はp.Log（Ｇ）＋
定数と書くことができる。
ると、差Vbe10−Vbe11はp.Log（I2/I3）の形に、すなわ
ちp.Log（G.Iref/C.Iref）の形に、更にはp.Log（G/C）
と書くことができ、このp.Log（G/C）はp.Log（Ｇ）＋
定数と書くことができる。
図８の素子FTLは図５に関して述べた対数変換関数を
明らかに取ることが判る：制御電圧Vcはこの電圧がVc＝
p.Log（Ｇ）＋定数の式に満足するまで増幅器ADを通し
て電流I2を変えるように働く。
明らかに取ることが判る：制御電圧Vcはこの電圧がVc＝
p.Log（Ｇ）＋定数の式に満足するまで増幅器ADを通し
て電流I2を変えるように働く。
ｐはkT/qの形の係数であり、それ故絶対温度に比例す
ることが判る。
ることが判る。
上記の実施例で増幅器A1とA2の利得Ｇは次の値を取る
ことが判る。
ことが判る。
Ｇ＝C.exp（Vc/p） ｐがＴに比例するので温度は指数的となる。
利得を温度に無関係にしたい時、図１の様に利得セッ
トポイント信号入力Vcの前方に温度に比例する利得Ｂ
（Ｂ＝BO.T）の増幅器ACを用意することで十分である。
トポイント信号入力Vcの前方に温度に比例する利得Ｂ
（Ｂ＝BO.T）の増幅器ACを用意することで十分である。
この場合、Vc＝B.V＝BO.T.Vとなる。
従って利得Ｇは次の様になる Ｇ＝C.exp（BO.T.V/p） この式は制御電圧について指数関数であり温度に無関係
である（少なくとも１次）。
である（少なくとも１次）。
電圧利得が絶対温度に比例し差動出力信号を生ずる増
幅器ACを作る方法は知られている。
幅器ACを作る方法は知られている。
図９はこのような増幅器ACの簡単な例である。
増幅器ACは２段階から成る。第１段階は一組の差動ブ
ランチから成り、このブランチには２つの入力トランジ
スタT4とT5、２つのエミッタ抵抗R4とR5、ダイオード構
成の２つの負荷トランジスタT6とT7がある。差動対の入
力には、入力トランジスタのエミッタに結合する電流源
SC0で発生する定電流が印加される。増幅器の入力はト
ランジスタT4とT5のベースに加えられた制御電圧Ｖであ
る。第１段階からの出力は差動電圧として負荷トランジ
スタT6とT7のエミッタに生じている。負荷トランジスタ
のベースとコレクタは固定電源電圧（例えばVcc）に接
続されている。
ランチから成り、このブランチには２つの入力トランジ
スタT4とT5、２つのエミッタ抵抗R4とR5、ダイオード構
成の２つの負荷トランジスタT6とT7がある。差動対の入
力には、入力トランジスタのエミッタに結合する電流源
SC0で発生する定電流が印加される。増幅器の入力はト
ランジスタT4とT5のベースに加えられた制御電圧Ｖであ
る。第１段階からの出力は差動電圧として負荷トランジ
スタT6とT7のエミッタに生じている。負荷トランジスタ
のベースとコレクタは固定電源電圧（例えばVcc）に接
続されている。
第２段階には他の差動ブランチの組があり、このブラ
ンチのそれぞれ（T8,R8;T9,R9）はトランジスタとコレ
クタ抵抗を有している。エミッタは互いに接続され一定
の電流源SC1により供給されている。抵抗はコレクタと
固定供給電位（例えばVcc）の間に接続されている。
ンチのそれぞれ（T8,R8;T9,R9）はトランジスタとコレ
クタ抵抗を有している。エミッタは互いに接続され一定
の電流源SC1により供給されている。抵抗はコレクタと
固定供給電位（例えばVcc）の間に接続されている。
増幅器ACの出力は差動電圧としてトランジスタT8とT9
のコレクタの間に生ずる。ここに生ずる電圧Vcは制御電
圧Ｖに比例している。
のコレクタの間に生ずる。ここに生ずる電圧Vcは制御電
圧Ｖに比例している。
電流源SC0とSC1の種類は異なる。電流源SC0は温度補
償された電流源である。電流源SC1は絶対温度に比例し
ている。
償された電流源である。電流源SC1は絶対温度に比例し
ている。
電位差ＶによりT4とT5にアンバランスな電流を、従っ
てT6とT7のエミッタの間に電位差を生ずる；この差はT8
とT9のベースに導かれる時T8とT9にアンバランスな電流
を新たに生じ、このアンバランスは抵抗R8とR9を通して
出力電位差Vcを生ずる。
てT6とT7のエミッタの間に電位差を生ずる；この差はT8
とT9のベースに導かれる時T8とT9にアンバランスな電流
を新たに生じ、このアンバランスは抵抗R8とR9を通して
出力電位差Vcを生ずる。
SC1が温度に比例しているにも拘らず電流源SC0は温度
補償されているので、出力電圧Vcは良い近似として絶対
温度に比例し更に電圧Ｖに比例する。
補償されているので、出力電圧Vcは良い近似として絶対
温度に比例し更に電圧Ｖに比例する。
記載した実施例の全体の詳細図を図10に示す。この図
は図６から図９までの素子と同じで付加的なものを補足
している；参照番号は図６から図９までのものと同じで
ある。バイアス電圧Vpol 2とVpol 3が電圧Vpol 1に追加
して示される。これらの電圧は電流源、とくに電流源SC
ref,SCref 1,SC0,SC1を作るトランジスタのベースに加
えられている。
は図６から図９までの素子と同じで付加的なものを補足
している；参照番号は図６から図９までのものと同じで
ある。バイアス電圧Vpol 2とVpol 3が電圧Vpol 1に追加
して示される。これらの電圧は電流源、とくに電流源SC
ref,SCref 1,SC0,SC1を作るトランジスタのベースに加
えられている。
図10では増幅回路の入力は電流入力（Ie）を取り、増
幅回路の出力は電圧出力Vsであるとしている。このよう
にするため、図６のセルA1の図に比べて図10では抵抗Rs
をVccとQ3のコレクタの間に加えており、電圧出力はQ3
とRsの結合点から取り出している。
幅回路の出力は電圧出力Vsであるとしている。このよう
にするため、図６のセルA1の図に比べて図10では抵抗Rs
をVccとQ3のコレクタの間に加えており、電圧出力はQ3
とRsの結合点から取り出している。
更に、図10の増幅回路の入力を電圧入力としたけれ
ば、電圧−電流変換段がセルA1の入力E1の前方に追加さ
れるであろう。
ば、電圧−電流変換段がセルA1の入力E1の前方に追加さ
れるであろう。
増幅回路を例えば差動電圧入力と差動電圧出力になる
ようにしたいならば、並列に置かれしかも両方が増幅器
ADで制御され差動電圧入力段の２つの差動ブランチから
入力電流を受けるA1のセルを２つをもうけ、出力電流を
Rsのような２つの抵抗に加えるようにすれば良い。出力
はこれら２つの抵抗の間で差動モードになる。
ようにしたいならば、並列に置かれしかも両方が増幅器
ADで制御され差動電圧入力段の２つの差動ブランチから
入力電流を受けるA1のセルを２つをもうけ、出力電流を
Rsのような２つの抵抗に加えるようにすれば良い。出力
はこれら２つの抵抗の間で差動モードになる。
図11にはこの構成として２つの対称なセルA1とＡ′１
を有した増幅回路を示してある。増幅器AC,A2,素子FTL
は再度記載していない；これらのものは図10のものと同
じである。
を有した増幅回路を示してある。増幅器AC,A2,素子FTL
は再度記載していない；これらのものは図10のものと同
じである。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03G 1/00 - 11/08 G06G 7/24
Claims (9)
- 【請求項１】同一の利得制御信号（Vg）を受ける２つの
同じ特性の制御利得増幅器（A1,A2）を有し、１番目の
増幅器（A1）は増幅される信号を受け増幅された出力信
号を出力し、２番目の増幅器（A2）は増幅される固定さ
れた基準信号を受けこの基準信号と増幅の利得（Ｇ）と
に比例する信号を出力し、 利得セットポイント信号（Vc）入力に接続され、前記２
番目の増幅器（A2）の出力を受け該利得セットポイント
信号の関数として前記利得制御信号（Vg）を提供するフ
ィードバック制御ループを有し、 該フィードバック制御ループは、第１入力と第２入力を
ふくむ差動入力を有する高利得差動増幅器（AD）を有
し、その差動入力は前記フィードバック制御ループによ
りゼロになるように制御され、 電気的な利得セットポイント信号により制御される利得
を有する増幅回路において、 対数変換関数を有する回路素子（FTL）が前記フィード
バック制御ループの２番目の増幅器（A2）の出力と前記
高利得差動増幅器（AD）の少なくとも一方の入力との間
に挿入されることを特徴とする増幅回路。 - 【請求項２】対数変換関数（FTL）を有する素子は入力
に加えられた信号の対数に比例した信号を生ずることを
特徴とする請求項１に記載の増幅回路。 - 【請求項３】対数変換関数を有する素子の出力が高利得
差動増幅器（AD）の入力に加えられ、更に利得セットポ
イント信号（Vc）がこの差動増幅器の他の入力に加えら
れていることを特徴とする請求項２に記載の増幅回路。 - 【請求項４】対数変換関数が２番目の増幅器からの出力
信号の対数と利得セットポイント信号の線形結合であ
り、この結合がｐを定数とする時Vc−p.Log（Ｇ）＋定
数の形であることを特徴とする請求項１に記載の増幅回
路。 - 【請求項５】対数変換関数（FTL）を有する素子からの
出力が高利得差動増幅器（AD）の入力の間に差動の形で
加えられていることを特徴とする請求項４に記載の増幅
回路。 - 【請求項６】対数変換関数を有する素子が２つのトラン
ジスタ（T10,T11）を有し、一方には２番目の増幅器か
らの電流が加えられ、他方には２番目の増幅器の入力に
加えられた固定基準信号に比例した電流が加えられ、更
に利得セットポイント信号（Vc）が２つのトランジスタ
のベースの間の差動電圧であり、対数変換関数を有する
素子からの出力がこれらのトランジスタのエミッタの間
の差動電圧であることを特徴とする請求項１に記載の増
幅回路。 - 【請求項７】前記の同じ増幅器が電流−電流増幅器であ
り、この増幅器はベースが固定電圧でバイアスされてい
る１番目のトランジスタ（Q1,T2）と、ベースが差動増
幅器（AD）からの出力を受ける２番目のトランジスタ
（T3,Q3）とを有し、２つのトランジスタのエミッタが
接続されておりこれらのエミッタに加えられた電流の全
てが増幅器の入力電流となり、更に２番目のトランジス
タ（T3,Q3）のコレクタが電圧供給源（Vcc）に接続され
ており、１番目のトランジスタ（Q1,T2）のコレクタの
電流が増幅器の出力電流となることを特徴とする請求項
１から６のいずれか１つに記載の増幅回路。 - 【請求項８】前記の同じ増幅器が電流出力を提供し、対
数変換関数を有する素子が２番目の増幅器から提供され
る電流が通る少なくとも１つのPN接合を有することを特
徴とする請求項１から７のいずれか１つに記載の増幅回
路。 - 【請求項９】絶対温度に比例する利得を有する増幅器が
利得セットポイント信号入力の前方にあることを特徴と
する前述の請求項の１つに記載の増幅回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9101484A FR2672750B1 (fr) | 1991-02-08 | 1991-02-08 | Circuit d'amplification a commande de gain exponentielle. |
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|---|---|
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| JP (1) | JP3216134B2 (ja) |
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| FR (1) | FR2672750B1 (ja) |
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- 1991-02-08 FR FR9101484A patent/FR2672750B1/fr not_active Expired - Fee Related
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Also Published As
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| FR2672750B1 (fr) | 1996-12-20 |
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| FR2672750A1 (fr) | 1992-08-14 |
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