JPH0846465A

JPH0846465A - 利得回路を制御する装置及び方法

Info

Publication number: JPH0846465A
Application number: JP7047718A
Authority: JP
Inventors: Fredrick W Trafton; ダブリュ．トラフトンフレドリック
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1994-01-28
Filing date: 1995-01-30
Publication date: 1996-02-16
Also published as: US5442311A

Abstract

(57)【要約】【目的】動作環境の温度変化により利得回路の利得を
変動させない装置及び方法を提供する。【構成】制御電流を発生する回路（１６）と、基準
電圧を確立する回路（２２）と、前記制御電流を発生す
る回路及び前記基準電圧を確立する回路に応答して第１
の出力を発生する第１の出力制御電圧発生回路（１８）
と、前記基準電圧を確立する回路に応答して第２の出力
制御電圧を発生させる第２の出力制御電圧発生回路（２
０）とを備え、前記第１及び第２の制御信号が前記利得
回路（１０）に前記制御電流に関連する差動制御信号を
発生するように動作させて、前記利得回路の利得を指数
的に前記制御電流に関連させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力信号の利得回路を
制御する装置及び方法に関する。

【０００２】

【従来の技術】強度が変化する入力信号を補償するため
に、電子回路を調整することがしばしば必要となる・利
得制御信号は、典型的には、その回路の利得に線形に関
連される。しかし、制御信号と回路の利得との間の指数
関係が必要となる場合もいくつかある。例えば、利得回
路を用いてデシベルのレベルを表わす信号を線形に変化
させようとするときは、指数関係が必要となるであろ
う。このような回路において、回路の利得は制御信号と
ほぼ指数的に関係することが必要であろう。

【０００３】

【発明が解決しようとする課題】利得回路の利得を制御
する従来の装置及び方法は、典型的には、シングル・エ
ンド制御信号を用いる。更に、このような従来の装置及
び方法は、典型的には、シングル・エンド入力及びシン
グル・エンド出力を有する利得回路と関連して用いられ
る。このような従来の装置及び方法の出力は、温度の変
化と共に変化するものとなるであろう。

【０００４】

【課題を解決するための手段】本発明によれば、従来の
装置及び方法に関連した欠点及び問題をほぼ除去又は軽
減した利得回路を制御する装置及び方法を提供する。特
に、本発明の一実施例は、制御電流により利得セルの利
得を制御する。本発明の装置は、制御電流を発生する回
路と、基準電圧を確立する回路とを備える。本発明の装
置は制御電流及び基準電圧を用いて差動制御信号を発生
する。本発明の装置は第１の出力制御電圧を発生する回
路と、第２の出力制御電圧を発生する回路とを備える。
前記第１及び第２の出力制御電圧は差動制御信号を含
む。この差動制御信号は前記制御電流の関数である。前
記差動制御信号は利得回路に供給される。前記利得回路
の利得は、最終的に、当該装置の制御電流と指数的に関
連される。

【０００５】

【作用】本発明の技術的な効果は、差動利得回路の利得
が温度により影響されないということである。従って、
利得回路の利得は動作環境の温度変化により変動するこ
とはない。

【０００６】本発明の他の技術効果は、シングル・エン
ド制御電流を用いて差動利得回路の差動制御が得られる
ということである。本発明の利得制御回路は、ディジタ
ル・コードをアナログ電流に変換する。この利得制御回
路は、制御電流を用いて入力電流における１単位の変化
について利得セルの利得における百分率変化を発生させ
る差動制御信号を発生する。

【０００７】本発明及びその効果を更に完全に理解する
ために、ここで添付図面に関連して行なう以下の説明を
参照する。

【０００８】

【実施例】図１は、概要的に１０により示し、本発明の
教えにより構築した利得回路を示す。利得回路１０は、
例えば、対数関数による線形変化を発生させたいとする
応用に用いることができる。利得回路１０は、その出力
が動作環境の温度に相対的に不感動となるように設計さ
れている。利得回路１０は制御回路１２と利得セル１４
とを備えている。利得セル１４は、例えば、図１に示す
ようにギルバート乗算器（ＧｉｂｅｒｔＭｕｌｔｉｐ
ｌｉｅｒ）のようなギルバート・トランスニア回路（Ｔ
ｒａｎｓｌｉｎｅａｒｏｉｒｃｕｉｔ）を備えてもよ
い。利得セル１４は差動入力及び差動出力を備えてい
る。その代りとして、利得セル１４は差動制御入力を有
する適当な利得回路を備えるものでもよい。

【０００９】制御回路１２は利得セル１４の利得を指数
的に制御する差動制御信号を発生する。制御回路１２
は、制御電流を発生する回路１６と、第１及び第２の制
御電圧をそれぞれ発生する回路１８及び２０と、基準電
圧を確立する回路２２とを備えている。

【００１０】回路１６は制御回路１２用の制御電流を発
生する。回路１６は、例えば、利得回路１０の所望利得
に対して対数的に関連するディジタル・コード・ワード
を受け取ってもよい・回路１６は、例えば、ディジタル
・コード・ワードをアナログ電流に変換する動作が可能
なディジタル・アナログ変換器であってもよい。その代
わりとして、回路１６は利得回路１０の利得に比例した
対数を有するアナログ電流を発生してもよい。

【００１１】回路２２は出力制御電圧の第１及び第２の
回路１８及び２０が用いる基準電圧を設定する。回路２
２は、例えば、それぞれＮＰＮバイポーラ接合トランジ
スタからなる第１、第２、第３のトランジスタ２４、２
６、２８と、第１及び第２のＰチャネルＭＯＳＦＥＴト
ランジスタ３０及び３２と、電流源３４とを備えること
ができる。ＮＰＮバイポーラ接合トランジスタ２４及び
２６のエミッタは、一緒に接続することができる。これ
に加えて、電流源３４を接地電位とＮＰＮバイポーラ接
合トランジスタ２４及び２６との間に接続することがで
きる。トランジスタ３０及び３２は構成が電流ミラーを
形成するように接続されてもよい。例えば、トランジス
タ３０及び３２の各ソースを電源に接続してもい。トラ
ンジスタ３０のドレインはそのゲートに接続されてもよ
い。更に、トランジスタ３０のドレインはトランジスタ
２４のコレクタに接続されてもよい。トランジスタ３２
のドレインはトランジスタ２６のコレクタとトランジス
タ２８のベースとの両方に接続されてもよい。最後に、
トランジスタ２８のコレクタは電源に接続されてもよ
く、またトランジスタ２８のエミッタは出力制御電圧の
第１及び第２の回路１８及び２０の両方に接続されても
よい。トランジスタ２４にベースに印加される電圧は、
回路２２が本質的に演算増幅器として動作しているの
で、トランジスタ２６のベースで再現されている。

【００１２】回路１８及び２０は制御回路１２用の第１
及び第２のの制御電圧を確立する。回路１８は制御回路
１２の第１の制御電圧を確立する。回路１８は制御回路
１２の第１の出力制御電圧を確立するように動作する。
回路１８は、例えば、ＮＰＮバイポーラ接合トランジス
タからなるトランジスタ４２と、第１及び第２の抵抗４
４及び４６とを備えている。トランジスタ４２のベース
は、そのコレクタとトランジスタ２８のエミッタとに接
続されてもよい。トランジスタ４２は抵抗４４の第１端
に接続されてもよい。抵抗４６は抵抗４４の第２端と接
地電位との間に接続されてもよい。トランジスタ２６の
ベースは抵抗４４の第２端に接続されてもよい。前述の
ように、トランジスタ２４のベースに印加された電圧
は、トランジスタ２６のベースに再現される。従って、
回路２２が印加する電圧は、抵抗に流れる電流を確定
し、従って回路１８の電流を確定させる。ＶＧ１とラベ
ル付けした第１の制御電圧は、トランジスタ４２のエミ
ッタにおける電圧を形成する。

【００１３】回路２０は第２の制御電圧を確立する。回
路２０は、例えば、ＮＰＮバイポーラ接合トランジスタ
からなるトランジスタ３６、抵抗３８、及び電流源４０
を備えることができる。トランジスタ３６のベースは、
トランジスタ３６がダイオードとして動作するように、
トランジスタ３６のコレクタに接続されてもよい。これ
に加えて、トランジスタ３６のベースは、回路２２のト
ランジスタ２８のエミッタに接続されてもよい。抵抗３
８は、制御電流が抵抗３８を流れるように、トランジス
タ３６のエミッタと制御電流の回路１６との間に接続さ
れている。抵抗３８と回路１６とを接続するノードは、
第２の制御電圧を有し、ＶＧ２とラベル付けされてい
る。

【００１４】動作において、制御回路１２は制御電流の
回路１６においてディジタル・コード・ワードを受信し
てもよい。回路１６はディジタル・コード・ワードをア
ナログの制御電流に変換してもよい。これに加えて、基
準電圧発生回路２２はトランジスタ２４のベースで基準
電圧を受け取ってもよい。この基準電圧は、トランジス
タ２６のベースにおいて再現され、第１の制御電圧の回
路１８に印加される。第１及び第２の制御電圧を発生す
る回路１８及び２０は、回路１６が発生する電流及び回
路２２が発生する電圧に基づいて、ＶＧ１−ＶＧ２に等
しい差動電圧出力４８を発生する。

【００１５】利得セル１４は、例えば、図１に示すよう
に、ギルバート乗算器セルを構成してもよい。その代わ
りとして、利得セル１４は、回路１６の制御電流に応答
して指数的な利得を与える他の適当な利得セルを備えた
ものでもよい。利得セル１４−８−はトランジスタ４８
及び５０のベースに差動入力を受け取ってもよい。トラ
ンジスタ４８及び５０は、例えば、ＮＰＮバイポーラ接
合トランジスタを備えてもよい。トランジスタ４８及び
５０のエミッタは抵抗５２を介して接続されてもよい。
これに加えて、トランジスタ４８及び５０の各エミッタ
は、それぞれ電流源５４及び５６を介して接地電位に接
続されてもよい。

【００１６】利得セル１４は対により互いに接続された
付加的な８個のＮＰＮバイポーラ接合トランジスタを備
えたものでもよい。例えば、トランジスタ５８及び６
０、６４及び６８、７０及び７２は、それぞれの対のエ
ミッタで互いに接続されてもよい。トランジスタ４８及
び５０のエミッタはトランジスタ７４のコレクタに接続
されてもよい。トランジスタ７４は更にＮＰＮバイポー
ラ接合トランジスタを構成するものでもよい。バイアス
電圧はトランジスタ７４のベースに印加にされてもよ
い。電流源７６はトランジスタ７４のエミッタと接地電
位との間に接続されてもよい。同様に、トランジスタ７
０及び７２のエミッタはトランジスタ７８のコレクタに
接続されてもよい。トランジスタ７８はＮＰＮバイポー
ラ接合トランジスタを含むものでもよい。これに加え
て、バイアス電圧はトランジスタ７８のベースに印加さ
れてもよい。電流源８０はトランジスタ７８のエミッタ
と接地電位との間に接続されてもよい。

【００１７】抵抗８２及び８４は、ＶＣＭＦとラベル付
けした電圧とトランジスタ６４及び６６のコレクタとの
間に接続されてもよい。更に、トランジスタ５８、６
２、６８及び７２のコレクタは電圧ＶＣＭＦに接続され
てもよい。トランジスタ６０及び６４のコレクタは相互
に接続されてもよい。同様に、トランジスタ６０及び７
０は相互に接続されてもよい。

【００１８】トランジスタ５８、６４、６６及び７２の
ベースは、制御回路１２の第１の制御電圧の回路１８が
出力する制御電圧を印加するように、接続されてもよ
い。これに加えて、トランジスタ６０、６２、６８及び
７０の各ベースは、制御回路１２の第２の制御電圧を発
生する回路２０から第２の制御電圧を印加するように接
続されてもよい。最後に、利得セル１４は、トランジス
タ６０のコレクタとトランジスタ７０のコレクタとの間
の出力差動電圧を供給するものでもよい。

【００１９】動作において、入力差動電圧はトランジス
タ４８及び５０のベースに印加される。制御回路１２は
抵抗５２、８２及び８４における電流を調整するよう
に、適当な制御信号を発生する。従って、利得セル１４
の利得は、制御回路１２の回路１６に印加される制御信
号に指数的に関連されている。

【００２０】以下、回路１６が発生する制御電流と利得
回路１０の利得との間の関係を説明する。最初に、第１
及び第２の制御電圧ＶＧ１及びＶＧ２の関数として利得
セル１４の利得を計算する。次に、差動電圧ＶＧ２−Ｖ
Ｇ１と回路１６との間の関係を計算する。最後に、最初
の２ステップの結果を用いて回路１６の出力と利得回路
１０の利得との間の指数関係を説明する。

【００２１】Ｉ．利得セル１４の利得利得セル１４の利得を計算する際は、以下の定義を用い
る。

【００２２】

【数１】

【００２３】ＶＧ１及びＶＧ２の項における出力差動電
圧の項に対して入力差動電圧を関連させるために、利得
セル１４におけるいくつかの電流を計算する必要があ
る。まず、ＩＸ及びＩＹとラベル付けしたトランジスタ
４８及び５０における電流は下記のようになる。

【００２４】

【数２】

【００２５】次に、トランジスタ６０及び６４を介する
電流を導き出すことができる。キルヒホッフの電圧法則
を適用すると、下記のようになる。

【００２６】

【数３】

【００２７】式（３）において、ＶＢＥは、指定された
トランジスタのベースとエミッタとの間の電圧を意味す
る。式（３）は下記のように変形することができる。

【００２８】

【数４】

【００２９】式（４）の各項を再度整理すると、下記の
ようになる。

【００３０】

【数５】

【００３１】式（５）を更に簡単にすると、下記のよう
になる。

【００３２】

【数６】

【００３３】トランジスタ６２及び６４のエミッタを接
続するノードにキルヒホッフの電圧法則を適用すると、
下記のようになる。

【００３４】

【数７】

【００３５】トランジスタ６２及び６４の廊の各値が十
分に大きいときは、トランジスタの各コレクタ電流はほ
ぼエミッタ電流に等しい。従って、式（８）を下記のよ
うに変形することができる。

【００３６】

【数８】

【００３７】式（１）及び（２）は式（８）に代入して
Ｉ１Ａに関する下記の式を導き出すことができる。

【００３８】

【数９】

【００３９】式（９）において、Ｃは（ＶＧ２−ＶＧ
１）／ＶＴに等しい。同様の誘導をトランジスタ５８及
び６０に適用することができる。この場合に、Ｉ１Ｂは
式（８）のＩＦに等しい。従って、トランジスタ６０を
流れる電流は下記のものに等しい。

【００４０】

【数１０】

【００４１】抵抗８２を流れる電流は下記のように表わ
すことができる。

【００４２】

【数１１】

【００４３】式（１１）は下記のように簡単にすること
ができる。

【００４４】

【数１２】

【００４５】同様に、下記のように示すことができる。

【００４６】

【数１３】

【００４７】利得計算を終結させるためには、出力差動
電圧を計算するばよい。これら２つの出力差動電圧は下
記のようになる。

【００４８】

【数１４】かつ

【００４９】

【数１５】

【００５０】利得セル１４の差動出力は下記のように表
わすことができる。

【００５１】

【数１６】

【００５２】抵抗８２及び８４はともにＲＡの値に等し
く設定されるときは、出力差動電圧は以下のようにな
る。

【００５３】

【数１７】

【００５４】式（１２）及び（１３）を式（１７）に代
入すると、下記のようになる。

【００５５】

【数１８】

【００５６】式（１７）を変形して利得セルの利得を制
御電圧ＶＧ１及びＶＧ２の項により下記のように示すこ
とができる。

【００５７】

【数１９】

【００５８】ＩＩ．ＩＤＡＣの項におけるＶＧ１−ＶＧ
２この章は以下の仮定及び定義を用いる。Ｉｓ＝１μｍ×１μｍのＮＰＮデバイスの飽和電流ＮＰＮバイポーラ接合トランジスタ４２は１μｍ×１０
μｍである。トランジスタ３６は１μｍ×１４μｍであ
る。ＶＴ＝熱電圧＝ｋｔ／ｑＶＧＤ＝差動利得制御電圧＝ＶＧ２−ＶＧ１

【００５９】トランジスタ２４のベースにおける電圧が
例えば２．５Ｖに設定されると、抵抗４及び４６を流れ
る電流は、下記のようになる。

【００６０】

【数２０】

【００６１】式（２０）の電流を用いてＶＧ１を計算す
ることができる。

【００６２】

【数２１】

【００６３】ＶＸ１とラベル付けした電圧はＶＧ１の電
位より高い１ダイオード・ドロップである。

【００６４】

【数２２】

【００６５】同様に、ＶＺとラベル付けした電圧はＶＸ
より低い１ダイオード・ドロップである。

【００６６】

【数２３】

【００６７】式（２３）を変形するとき下記のようにな
る。

【００６８】

【数２４】

【００６９】第２の制御電圧は下記のようになる。

【００７０】

【数２５】

【００７１】式（２１）及び（２５）の組合わせは、制
御電圧とＩＤＡＣとの間の関係を示す。

【００７２】

【数２６】

【００７３】ＩＩＩ．ＩＤＡＣの関数としての利得式（２６）の結果を式（１９）に置換してＩＤＡＣの関
数としての利得を導き出すことができる。

【００７４】

【数２７】

【００７５】式（２７）を下記のように簡単にすること
ができる。

【００７６】

【数２８】

【００７７】温度に関連した回路１のばらつきは、式
（２８）を解析することにより理解される。電流ＩＤＡ
ＣはＶＴ／Ｒに比例している。従って、（ＩＤＡＣ×Ｒ
Ｂ）／ＶＴの項は動作環境の温度に依存していない。更
に、ＩＢＩＡＳ及び３５０μＡを発生する電流源も共に
ＶＴ／Ｒに比例具ている。従って、３５０μＡ／（ＩＤ
ＡＣ＋ＩＢＡＩＳ）の項も動作環境の温度により影響さ
れない。

【００７８】ＩＶ．指数応答の獲得利得回路１０が指数応答をするのを確保するために、ま
ず２つの場合を考える。第１の場合において、以下の仮
定をする。

【００７９】

【数２９】

【００８０】この場合に、式（２８）の分母は指数項に
より支配され、式（２８）は下記のように変形される。

【００８１】

【数３０】

【００８２】従って、この場合に利得は一定値である。
第２の場合は第１の場合の逆となる。この場合は以下の
仮定を行なう。

【００８３】

【数３１】

【００８４】この場合に、式（２８）の分母は線形項が
支配的である。従って、式（２８）を下記のように簡単
にすることができる。

【００８５】

【数３２】

【００８６】式（３２）を「超指数」と呼ぶことができ
る。式（３２）は、乗数項（ＩＤＡＣ＋ＩＢＩＡＳ）の
存在のために、指数より速く増加する。ＩＢＩＡＳ＞＞
ＩＤＡＣのときは、式（３２）はほほ下記に等しいこと
に注意すべきである。

【００８７】

【数３３】

【００８８】利得とＩＤＡＣとの間の指数関係を発生す
るために、２つの場合間で動作する回路を用いることが
できる。指数応答が得られるように利得回路１０が動作
するのを保証するために、適当な抵抗値を選択してこと
ができる。

【００８９】本発明を詳細に説明したが、請求の範囲に
より定めたように、本発明の精神及び範囲から逸脱する
ことなく、種々の変化、置換及び変更を行なうことがで
きる。

【００９０】以上の説明に関連して更に以下の項を開示
する。

【００９１】（１）利得回路を制御する装置において、
制御電流を発生する回路と、基準電圧を確立する回路
と、前記制御電流を発生する回路及び前記基準電圧を確
立する回路に応答して第１の出力を発生する第１の出力
制御電圧発生回路と、前記基準電圧を確立する回路に応
答して、第２の出力制御電圧を発生させる第２の出力制
御電圧発生回路であって、前記利得回路の利得が指数的
に前記制御電流に関連するように、前記第１及び第２の
制御信号が前記利得回路に対して前記制御電流に関連し
た差動制御信号を提供する動作を可能にする前記第２の
出力制御電圧回路とを備えていることを特徴とする利得
回路を制御する装置。

【００９２】（２）更に、前記制御電流を発生する回路
に接続されて、所定の利得に対数的に関連されたディジ
タル・コード・ワードを受け取る回路を備えていること
を特徴とする第１項記載の利得回路を制御する装置。

【００９３】（３）前記制御電流を発生する回路はディ
ジタル・コード・ワードを制御電流に変換するディジタ
ル・アナログ変換器を備えていることを特徴とする第１
項記載の利得回路を制御する装置。

【００９４】（４）前記第１の出力制御電圧発生回路
は、ベース、コレクタ及びエミッタを有すると共に、前
記ベースが前記コレクタ及び前記第２の出力制御電圧発
生回路に接続されているＮＰＮバイポーラ接合トランジ
スタと、前記エミッタと前記制御電流発生回路との間に
接続された抵抗とを備えていることを特徴とする第１項
記載の利得回路を制御する装置。

【００９５】（５）前記第２の出力制御電圧発生回路
は、ベース、コレクタ及びエミッタを有すると共に、前
記ベースが前記コレクタ及び前記第１の出力制御電圧発
生回路に接続されているＮＰＮバイポーラ接合トランジ
スタと、第１及び第２端を有すると共に、前記第１端を
前記エミッタに接続し、かつ前記第２端を前記基準電圧
を確立する回路に接続した第１の抵抗と、前記第１の抵
抗の前記第２端に接続された第２の抵抗とを備えている
ことを特徴とする第１項記載の利得回路を制御する装
置。

【００９６】（６）前記第１の出力制御電圧発生回路
は、ベース、コレクタ及びエミッタを有すると共に、前
記ベースが前記コレクタ及び前記第２の出力制御電圧発
生回路に接続されているＮＰＮバイポーラ接合トランジ
スタと、前記エミッタと前記制御電流発生回路との間に
接続された抵抗とを備え、かつ前記第２の出力制御電圧
発生回路は、ベース、コレクタ及びエミッタを有すると
共に、前記ベースが前記コレクタ及び前記第１の出力制
御電圧発生回路に接続されているＮＰＮバイポーラ接合
トランジスタと、第１及び第２端を有すると共に、前記
第１端を前記エミッタに接続し、かつ前記第２端を前記
基準電圧を確立する回路に接続した第１の抵抗と、前記
第１の抵抗の前記第２端に接続した第２の抵抗とを備え
ていることを特徴とする第１項記載の利得回路を制御す
る装置。

【００９７】（７）前記基準電圧を確立する回路は、ベ
ース、コレクタ及びエミッタを有すると共に、電圧を前
記ベースに印加した第１のＮＰＮバイポーラ接合トラン
ジスタと、ベース、コレクタ及びエミッタを有すると共
に、前記エミッタを前記第１のトランジスタのエミッタ
に接続した第２のＮＰＮバイポーラ接合トランジスタ
と、前記第１及び第２のトランジスタの前記コレクタに
それぞれ接続された電流ミラーと、前記第１及び第２の
トランジスタにそれぞれ接続された電流源であって、前
記第１のトランジスタのベースに印加される前記電圧を
前記第２のトランジスタの前記ベースに再現して前記回
路に対する前記基準電圧を発生し、前記第２の出力制御
電圧を確立させる前記電流源とを備えていることを特徴
とする第１項記載の利得回路を制御する装置。

【００９８】（８）利得回路において、差動制御入力を
有する利得セルと、制御電流を発生する回路と、基準電
圧を確立する回路と、前記制御電流を発生する回路及び
前記基準電圧を確立する回路に応答して第１の出力を発
生する第１の出力制御電圧発生回路と、前記基準電圧を
確立する回路を応答して第２の出力制御電圧を発生させ
る第２の出力制御電圧発生回路であって、前記利得回路
の利得が指数的に前記制御電流に関連するように、前記
第１及び第２の制御信号が前記利得セルに前記制御電流
に関連させた差動制御信号を提供するように動作可能で
ある前記第２の出力制御電圧回路とを備えていることを
特徴とする利得回路。

【００９９】（９）更に、前記制御電流を発生する回路
に接続され、所定の利得に対数的に関連させたディジタ
ル・コード・ワードを受け取る回路を備えていることを
特徴とする第８項記載の利得回路。

【０１００】（１０）前記制御電流を発生する回路は、
ディジタル・コード・ワードを制御電流に変換するディ
ジタル・アナログ変換器を備えていることを特徴とする
第８項記載の利得回路。

【０１０１】（１１）前記第１の出力制御電圧発生回路
は、ベース、コレクタ及びエミッタを有すると共に、前
記ベースを前記コレクタ及び前記第２の出力制御電圧発
生回路に接続したＮＰＮバイポーラ接合トランジスタ
と、前記エミッタと前記制御電流発生回路との間に接続
された抵抗とを備えていることを特徴とする第８項記載
の利得回路。

【０１０２】（１２）前記第２の出力制御電圧発生回路
は、ベース、コレクタ及びエミッタを有すると共に、前
記ベースを前記コレクタ及び前記第１の出力制御電圧発
生回路に接続したＮＰＮバイポーラ接合トランジスタ
と、第１及び第２端を有すると共に、前記第１端を前記
エミッタに接続し、かつ前記第２端を前記基準電圧を確
立する回路に接続した第１の抵抗と、前記第１の抵抗の
前記第２の終端に接続された第２の抵抗とを備えている
ことを特徴とする第８項記載の利得回路。

【０１０３】（１３）前記第１の出力制御電圧発生回路
は、ベース、コレクタ及びエミッタを有すると共に、前
記ベースヲ前記コレクタ及び前記第２の出力制御電圧発
生回路に接続シタＮＰＮバイポーラ接合トランジスタ
と、前記エミッタと前記制御電流発生回路との間に接続
された抵抗とを備え、かつ前記第２の出力制御電圧発生
回路は、ベース、コレクタ及びエミッタを有すると共
に、前記ベースを前記コレクタ及び前記第１の出力制御
電圧発生回路に接続したＮＰＮバイポーラ接合トランジ
スタと、第１及び第２端を有すると共に、前記第１端を
前記エミッタに接続し、かつ前記第端を前記基準電圧を
確立する回路に接続した第１の抵抗と、前記第１の抵抗
の前記第２端に接続された第２の抵抗とを備えているこ
とを特徴とする第８項記載の利得回路。

【０１０４】（１４）前記基準電圧を確立する回路は、
ベース、コレクタ及びエミッタを有すると共に、電圧を
前記ベースに印加した第１のＮＰＮバイポーラ接合トラ
ンジスタと、ベース、コレクタ及びエミッタを有すると
共に、前記エミッタを前記第１のトランジスタのエミッ
タに接続した第２のＮＰＮバイポーラ接合トランジスタ
と、前記第１及び第２のトランジスタの前記コレクタに
それぞれ接続された電流ミラーと、前記第１及び第２の
トランジスタにそれぞれ接続された電流源であって、前
記第１のトランジスタのベースに印加した前記電圧を前
記第２のトランジスタの前記ベースに再現させて前記回
路に対する前記基準電圧を発生し、前記第２の出力制御
電圧を確立させる前記電流源とを備えていることを特徴
とする第８項記載の利得回路。

【０１０５】（１５）前記利得セルはギルバート・トラ
ンスリニア回路を備えていることを特徴とする第８項記
載の利得回路。

【０１０６】（１６）利得回路を制御する方法におい
て、制御電流を発生するステップと、基準電圧を確立す
るステップと、前記制御電流に比例した第１の出力制御
電圧を発生するステップと、第２の出力制御電圧を発生
させるステップであって、前記利得回路の利得が指数的
に前記制御電流に関連するように、前記第１及び第２の
制御信号が前記利得回路に対して前記制御電流に関連し
た差動制御信号を提供する動作を可能にするステップと
を備えていることを特徴とする利得回路を制御する方
法。

【０１０７】（１７）更に、所望の利得に対数的に関連
させたディジタル・コード・ワードを受け取るステップ
を備えていることを特徴とする第１６項記載の方法。

【０１０８】（１８）前記制御電流を発生するステップ
は、ディジタル・コード・ワードをディジタル・アナロ
グ変換器において比例的な制御電流に変換するステップ
を備えていることを特徴とする第１６項記載の利得回路
を制御する方法。

【０１０９】（１９）前記第１の出力制御電圧を発生す
るステップは、ベース、コレクタ及びエミッタを有する
と共に、前記ベースを前記コレクタに接続したＮＰＮバ
イポーラ接合トランジスタと、前記制御電流を発生する
ステップにおいて発生した前記電流が抵抗を流れるよう
に、前記エミッタに接続された前記抵抗とを含む回路
に、第１の電圧を発生させるステップを含むことを特徴
とする第１６項記載の利得回路を制御する方法。

【０１１０】（２０）前記第２の出力制御電圧を発生す
るステップは、ベース、コレクタ及びエミッタを有する
と共に、前記ベースを前記コレクタに接続したＮＰＮバ
イポーラ接合トランジスタと、第１及び第２端を有する
と共に、前記第１端を前記エミッタに接続した第１の抵
抗と、前記基準電圧を発生するステップにより発生した
前記電圧を前記第１の抵抗の前記第２端に印加するよう
に、前記第１の抵抗の前記第２端に接続した第２の抵抗
とを含む回路において第２の電圧を発生させるステップ
を備えていることを特徴とする第１６項記載の利得回路
を制御する方法。

【０１１１】（２１）利得セル（１４）の利得を制御す
る回路（１２）を提供する。回路（１２）は制御電流を
発生する回路（１６）を備えている。回路（２２）は基
準電圧を発生する。回路（１８）は前記基準電圧を用い
て第１の制御電圧を発生する。回路（２０）は前記制御
電圧を用いて第２の制御電圧を発生させる。前記第１及
び第２の制御電圧は回路（１２）の差動制御出力を含
む。

【０１１２】

【発明の効果】本発明の効果は、差動利得回路の利得が
温度により影響されず、従って利得回路の利得が動作環
境の温度変化により変動することはない。また、本発明
の他の効果は、シングル・エンド制御電流を用いて差動
利得回路の差動制御が得られるということである。

【図面の簡単な説明】

【図１】本発明の教えにより構築された利得回路の回路
構成を示す図。

【符号の説明】

１０利得回路１２制御回路１６、１８、２０、２２回路２４、２６、２８、３０、３２、３６、４２、４８、５
０、５８、６０、６４、６６、６８、７０、７２、７
４、７８トランジスタ３４、４０、４４、５４、５６、８０電流源

Claims

【特許請求の範囲】

【請求項１】利得回路を制御する装置において、制御電流を発生する回路と、基準電圧を確立する回路と、前記制御電流を発生する回路及び前記基準電圧を確立す
る回路に応答して第１の出力を発生する第１の出力制御
電圧発生回路と、前記基準電圧を確立する回路に応答して、第２の出力制
御電圧を発生させる第２の出力制御電圧発生回路であっ
て、前記利得回路の利得が指数的に前記制御電流に関連
するように、前記第１及び第２の制御信号が前記利得回
路に対して前記制御電流に関連した差動制御信号を提供
する動作を可能にする前記第２の出力制御電圧回路とを
備えていることを特徴とする利得回路を制御する装置。
【請求項２】利得回路を制御する方法において、制御電流を発生するステップと、基準電圧を確立するステップと、前記制御電流に比例した第１の出力制御電圧を発生する
ステップと、第２の出力制御電圧を発生させるステップであって、前
記利得回路の利得が指数的に前記制御電流に関連するよ
うに、前記第１及び第２の制御信号が前記利得回路に対
して前記制御電流に関連した差動制御信号を提供する動
作を可能にするステップとを備えていることを特徴とす
る利得回路を制御する方法。