KR100433145B1 - 지수 변환 회로 및 이것을 이용한 가변 이득 회로 - Google Patents

지수 변환 회로 및 이것을 이용한 가변 이득 회로 Download PDF

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Abstract

소자 특성의 변동에 상관없이, 안정된 지수 함수적 이득 제어를 실현한다. 마스터 블록(제1 지수 변환 회로: 302)에서는 동상 기준 전압 Vcom1과 기준 전압 Vcom2에 기초하여 지수 변환 특성을 결정한다. 슬레이브 블록(제2 지수 변환 회로: 303)에서는 마스터 블록(302)에 의해 결정된 지수 변환 특성을 이용하고, 또한, 동상 기준 전압 Vcom1과 기준 전압 Vcom3에 기초하여, 제어 전압 Vc를 입력하여 이득 제어 신호 ln(Icont)을 생성한다. 이 이득 제어 신호 ln(Icont)을 이용하여, 예를 들면, 가변 이득 증폭기의 이득을 제어한다.

Description

지수 변환 회로 및 이것을 이용한 가변 이득 회로{AN EXPONENTIAL CONVERSION CIRCUIT AND A VARIABLE GAIN CIRCUIT USING THEREOF}
본 발명은 이득 제어 신호에 기초하여 가변 이득 증폭기의 이득(게인)을 지수 함수적으로 변화시키는 기능을 갖는 지수 변환 회로에 관한 것이다.
최근, 휴대 전화기로 대표되는 이동 통신 기기의 개발이 한창 행해지고 있다. 이들 이동 통신 기기는, 이동 시에, 사용자가 가지고 다니는 것을 전제로 하고 있기 때문에, 소형이며 경량인 것이 중요하다.
따라서, 현재는 이동 통신 기기는 복수의 개별 부품(기능)의 조합으로 구성되는 경우는 거의 없고, 이들 복수의 기능을 혼재한 ASIC에 의해 구성되며, 그 결과, 이동 통신 기기의 소형화 및 경량화가 실현되고 있다.
그런데, 이러한 이동 통신 기기는 무선(전파)에 의해 정보의 교환을 행하기 때문에, 당연히, 전파를 송수신하기 위한 송수신 회로를 갖고 있다. 송수신 회로의 IF(중간 주파수)부에는 가변 이득 증폭기(Variable Gain Amplifier)가 배치되고, 이 가변 이득 증폭기는 IF 신호를 적정 레벨로 조정하는 기능을 갖고 있다.
예를 들면, 이동 통신 방식의 하나로 부호 분할 다원 접속(CDMA) 방식이 있다. CDMA 방식에서는 이동국에서의 송신 전력의 제어가 필수이기 때문에, IF부에 사용되는 가변 이득 증폭기에 70㏈ 이상의 광범위한 이득(게인) 제어가 요구된다.
일반적으로, 가변 이득 증폭기에 의해, 이러한 광범위한 이득 제어를 행하기 위해서는 이득 제어 신호(Gain Control Signal)에 대하여 지수 함수적으로 신호 레벨을 조정하는 것이 필요하다. 또한, 이득 제어를 용이하게 하기 위해, 제어 입력 신호와 데시벨 표시 출력 신호와의 관계가 광범위하며 선형인 것이 중요하다.
또한, 휴대 전화기는, 이동 시에, 사용자가 가지고 다니는 것이 전제이기 때문에, 그것에 사용되는 가변 이득 증폭기의 이득은 사용 환경 변화에 기인하는 온도 변화에 대한 의존성이 작은 것이 바람직하다. 또한, 집적 회로의 제조 프로세스에 기인하는 MOS 트랜지스터의 임계치 변동에 의해 야기되는 이득 오차도 억제되어야만 한다.
그러나, 예를 들면, 가변 이득 증폭기의 이득(게인)을 이득 제어 신호에 대하여 지수 함수적으로 변화시키는 특성을 항상 유지하는 것, 및 제어 입력 신호에 대하여 데시벨 표시 출력 신호를 선형으로 변화시키는 것은 이하에 설명하는 이유에 의해 매우 어려워지고 있다.
우선, 가변 이득 증폭기에 대하여 설명한다.
도 16에 도시한 바와 같이, 가변 이득 증폭기 및 그 이득 제어 회로는 MOS 트랜지스터(CMOS 회로)로 구성된다.
여기서, MOS 트랜지스터는, 일반적으로는, 2승 특성 영역(강반전 영역) 내에서 이용되지만, 서브 쓰레쓰홀드 영역(약반전 영역) 내에서도 이용할 수 있다. 이 경우, MOS 트랜지스터는 지수 함수적인 동작을 하고, 그 전달 특성은 근사적으로, 이하와 같이 기술할 수 있다.
또, 수학식 1에서, ID는 MOS 트랜지스터의 드레인 전류, W는 MOS 트랜지스터의 채널 폭, L은 MOS 트랜지스터의 채널 길이, VGS는 MOS 트랜지스터의 게이트와 소스 사이의 전압, VT는 열 전압, n은 정수(定數)이다. 또한, kx는 MOS 트랜지스터의 컨덕턴스에 관한 값을 가지며, 정수 n과 함께 집적 회로의 제조 프로세스에 의존한다.
그런데, 도 16에서, 가변 이득 증폭기(702)는 바이어스 전류 Ibias에 의해 그 이득을 가변할 수 있다. 또한, 바이어스 전류 Ibias는 이득 제어 회로(Gain Control Circuit: 701) 내의 전류 미러 회로 M702, M703에 의해, MOS 트랜지스터 M701의 드레인 전류 ID와 동일해진다.
한편, 이득 제어 회로(701) 내의 MOS 트랜지스터 M701을 약반전 영역에서 동작시켜, MOS 트랜지스터 M701의 게이트에 이득 제어 신호 Vc를 제공하면, MOS 트랜지스터 M701의 드레인 전류 ID는 이득 제어 신호 Vc의 변화에 따라서 지수 함수적으로 변화한다.
즉, 결과로서, 가변 이득 증폭기(702)의 이득은 이득 제어 신호 Vc의 변화에 따라 지수 함수적으로 변화하게 된다.
그러나, 도 16의 회로에서는 수학식 1의 특성을 직접적으로 사용하기 때문에, 이하에 진술하는 문제가 발생한다.
즉, 수학식 1의 양변의 대수를 취하면,
가 된다.
여기서, 상술한 바와 같이, 수학식 2에서, kx는 집적 회로의 제조 프로세스의 영향을 받기 때문에, MOS 트랜지스터의 전달 특성(수학식 2), 즉, 지수 변환 특성이 집적 회로의 제조 프로세스, 구체적으로는, 그 제조 프로세스 시에 생기는 막 두께나 가공의 변동 등에 의해 변동하게 된다.
또한, 수학식 2의 우변 제3항은 지수 변환 특성(지수 함수의 특성)을 결정한다. 그러나, 열 전압 VT는 온도 의존성을 갖기 때문에, 이득 제어 회로(701) 내의 MOS 트랜지스터 M701, M702, M703에 온도 변화가 생긴 경우에는 이 온도 변화에 의존하여 지수 변환 특성도 변동한다. 결과로서, 가변 이득 증폭기(702)의 이득 가변 범위(이득 특성)가 변동한다.
또, 도 16의 이득 제어 회로(701)에서, 만약 MOS 트랜지스터(701) 대신 바이폴라 트랜지스터를 사용하였다고 해도, 상기와 마찬가지의 이유에 의해 지수 변환 특성(지수 함수의 특성)이 온도 의존성을 갖게 된다.
따라서, 능동 소자의 지수 변환 특성을 직접적으로 가변 이득 증폭기(702)에 사용한 경우에는, 환경 조건의 변화(온도 변화)나 집적 회로의 제조 프로세스 등에 기인하여 지수 변환 특성에 오차가 생기고, 원하는 지수 변환 특성을 얻을 수 없다.
또한, 무선 수신기에 사용되는 가변 이득 증폭기(702)에 관해서는, 제어 입력 신호에 대하여 데시벨 표시 출력 신호를 선형으로 변화시키는 것이 중요해진다. 또한, 지수 변환 특성의 온도 의존성이 작은 것, 및 지수 변환 특성이 집적 회로의 제조 프로세스에 기인하는 능동 소자의 특성 변동의 영향을 받지 않는 것도 필요하다.
이와 같이, 능동 소자(MOS 트랜지스터)의 지수 함수적인 동작(특성)을 직접적으로 가변 이득 증폭기(702)의 제어에 이용하는 경우에는, 가변 이득 증폭기(702)는 그 능동 소자의 온도 환경의 변화나, 집적 회로의 제조 프로세스에 기인하는 능동 소자의 특성 변화 등이 원인이 되어 이득 제어 신호 Vc의 가변 범위에 대한 가변 이득 증폭기(702)의 이득의 가변 범위(이득 특성)를 일정하게 유지할 수 없게 된다.
이러한 것으로부터, 무선 통신 기기에서 이득 제어를 행하는 경우에는, 제어의 용이화의 관점에서 이득 제어 신호에 대하여 이득을 지수 함수적으로 변화시키는 것, 즉, 이득 제어 신호의 변화와 데시벨 표시인 이득 변화와의 관계가 선형인 것이 요구된다. 또한, 이러한 경우에는 온도에 대한 이득 특성의 변화율이 일정한 것, 이득 특성이 집적 회로의 제조 프로세스에 기인하는 능동 소자의 특성 변동에 의해 변화되지 않는 것 등이 요구되며, 이들 요구를 실현하는 이득 제어 회로의 실현이 기대되고 있다.
상술한 바와 같이, 종래의 가변 이득 증폭기 및 그 이득을 제어하는 이득 제어 회로에서는 능동 소자의 특성 변동이나 온도 변동 등에 기인하여 가변 이득 증폭기의 이득 특성이 변화하기 때문에, 이득 제어 신호의 가변 범위에 대한 가변 이득 증폭기의 이득의 가변 범위(이득 특성)를 일정하게 유지할 수 없는 문제가 있었다.
본 발명은 상기 문제를 해결하기 위해 이루어진 것으로, 그 목적은, 제어 입력 신호를 지수 변환하여 이득 제어 신호를 생성할 때, 집적 회로의 제조 프로세스에 기인하는 능동 소자의 특성 변동이나, 온도 변동 등의 영향을 잘 받지 않는 지수 변환 회로를 실현하는 것, 및 이 지수 변환 회로를 이용한 가변 이득 회로(가변 이득 증폭기)를 제공하는 것에 있다.
도 1은 본 발명의 제1 실시예에 따른 지수 변환 회로를 나타내는 도면.
도 2는 본 발명의 제2 실시예에 따른 지수 변환 회로를 나타내는 도면.
도 3은 본 발명의 제3 실시예에 따른 지수 변환 회로를 나타내는 도면.
도 4는 본 발명의 제4 실시예에 따른 지수 변환 회로를 나타내는 도면.
도 5는 본 발명의 제5 실시예에 따른 지수 변환 회로를 나타내는 도면.
도 6은 전압 변환 회로의 구체예를 나타내는 도면.
도 7은 전류 비교 회로의 구체예를 나타내는 도면.
도 8은 본 발명의 제6 실시예에 따른 지수 변환 회로를 나타내는 도면.
도 9는 본 발명의 제7 실시예에 따른 지수 변환 회로를 나타내는 도면.
도 10은 본 발명의 제8 실시예에 따른 지수 변환 회로를 나타내는 도면.
도 11은 본 발명에 따른 지수 변환 회로의 동작 모습을 나타내는 도면.
도 12는 본 발명에 따른 지수 변환 회로와 가변 이득 증폭기 시스템의 제1예를 나타내는 도면.
도 13은 본 발명에 따른 가변 이득 증폭기의 구체예를 나타내는 도면.
도 14는 본 발명에 따른 지수 변환 회로와 가변 이득 증폭기 시스템의 제2예를 나타내는 도면.
도 15는 본 발명에 따른 지수 변환 회로와 가변 이득 증폭기 시스템의 제3 예를 나타내는 도면.
도 16은 종래의 지수 변환 회로와 가변 이득 증폭기 시스템의 일례를 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1A, 1B, 1C, 1D, 1E, 1F, 1G, 1H, 1I : 전압 변환 회로
2A, 2B, 2C, 2D, 2E, 2F, 2G : 지수 변환 소자
3, 3A, 3B, 3C : 전류 비교 회로
4, 4A, 4B : 전압 비교 회로
5 : 대수 변환 소자
6-1, 6-2, … 6-(n-1) : 마스터 지수 변환 회로
7 : 다항식 회로
8 : 슬레이브 지수 변환 회로
9 : 도함수 회로(1차 다항식 회로)
10, 502, 702 : 가변 이득 증폭기
11, 11A, 11B, 701 : 이득 제어 회로(지수 변환 회로)
301, 301A, 301B : 기준 블록
302 : 마스터 블록
303 : 슬레이브 블록
304, 306 : 연산 증폭기
305, 307 : 가변 상호 컨덕턴스 증폭기
501 : 바이어스 회로
601 : 선형 영역 동작의 가변 이득 증폭기
602 : 약반전 영역 동작의 가변 이득 증폭기
M301, … M307, M401, … M403 : MOS 트랜지스터
M501, … M506, M701, … M705 : MOS 트랜지스터
r401, r402 : 부하 저항
Ri401, Ri402 : 입력 저항
RL: 부하 저항
Rin: 입력 저항
Vc: 제어 전압
본 발명의 지수 변환 회로는, 제1 이득 제어 신호에 기초하여 제1 및 제2 기준 입력 전압을 제1 및 제2 차동 출력 전압으로 변환하는 제1 전압 변환 회로와, 상기 제1 차동 출력 전압에 대하여 지수 함수적으로 변화하는 제1 출력 전류를 생성하는 제1 지수 변환 소자와, 상기 제2 차동 출력 전압에 대하여 지수 함수적으로 변화하는 제2 출력 전류를 생성하는 제2 지수 변환 소자와, 상기 제1 및 제2 출력 전류의 비에 따라 상기 제1 이득 제어 신호를 변화시키는 전류 비교 회로와, 상기 제1 이득 제어 신호에 기초하여 제어 입력 전압 및 상기 제1 기준 입력 전압을 제3 및 제4 차동 출력 전압으로 변환하는 제2 전압 변환 회로와, 상기 제3 또는 제4 차동 출력 전압에 대하여 지수 함수적으로 변화하는 제3 출력 전류를 생성하는 제3 지수 변환 소자를 포함한다.
상기 제1 및 제2 전압 변환 회로는, 각각, 동상 모드 검출 회로 및 동상 모드 피드백 회로를 가지며, 상기 동상 모드 피드백 회로에는 기준 전압이 입력되며, 상기 기준 전압은 온도 특성을 갖는 기준 입력 전류의 대수가 되도록, 대수 변환 소자로 구성된다.
상기 제1 및 제2 지수 변환 소자는 각각 약반전 영역에서 동작하는 전계 효과 트랜지스터로 구성된다. 또한, 상기 제1 및 제2 지수 변환 소자는 각각 바이폴라 트랜지스터로 구성되어 있어도 좋다.
본 발명의 가변 이득 회로는 상술한 지수 변환 회로와, 이 지수 변환 회로의 상기 제3 출력 전류에 의해 이득이 제어되는 복수의 가변 이득 증폭기를 포함하고, 상기 복수의 가변 이득 증폭기는 상호 직렬 접속되어 있다.
본 발명의 지수 변환 회로는, 제1 이득 제어 신호에 기초하여 제1 및 제2 기준 입력 전압을 제1 및 제2 차동 출력 전압으로 변환하는 제1 전압 변환 회로와, 상기 제1 차동 출력 전압에 대하여 지수 함수적으로 변화하는 제1 출력 전류를 생성하는 제1 지수 변환 소자와, 상기 제2 차동 출력 전압에 대하여 지수 함수적으로 변화하는 제2 출력 전류를 생성하는 제2 지수 변환 소자와, 상기 제1 및 제2 출력 전류의 비에 따라 상기 제1 이득 제어 신호를 변화시키는 제1 전류 비교 회로와, 제2 이득 제어 신호에 기초하여 제3 기준 입력 전압 및 상기 제1 기준 입력 전압을 제3 및 제4 차동 출력 전압으로 변환하는 제2 전압 변환 회로와, 상기 제3 차동 출력 전압에 대하여 지수 함수적으로 변화하는 제3 출력 전류를 생성하는 제3 지수 변환 소자와, 상기 제4 차동 출력 전압에 대하여 지수 함수적으로 변화하는 제4 출력 전류를 생성하는 제4 지수 변환 소자와, 상기 제3 및 제4 출력 전류의 비에 따라 상기 제2 이득 제어 신호를 변화시키는 제2 전류 비교 회로와, 제3 이득 제어 신호에 기초하여 상기 제2 기준 입력 전압 및 상기 제3 기준 입력 전압을 제5 및 제6 차동 출력 전압으로 변환하는 제3 전압 변환 회로와, 상기 제5 또는 제6 차동 출력 전압과 상기 제2 이득 제어 신호와의 비에 따라 상기 제3 이득 제어 신호를생성하는 전압 비교 회로와, 상기 제3 이득 제어 신호에 기초하여 제어 입력 전압 및 상기 제1 기준 입력 전압을 제7 및 제8 차동 출력 전압으로 변환하는 제4 전압 변환 회로와, 제4 이득 제어 신호에 기초하여 상기 제어 입력 전압 및 상기 제1 기준 입력 전압을 제9 차동 출력 전압으로 변환하는 제5 전압 변환 회로와, 상기 제9 차동 출력 전압에 대하여 지수 함수적으로 변화하는 제5 출력 전류를 생성하는 제5 지수 변환 소자를 포함하고, 상기 제7 또는 제8 차동 출력 전압 중 하나가 상기 제4 이득 제어 신호가 되며, 상기 제5 출력 전류를 상기 제어 입력 전압에 대하여 선형 또는 지수 함수적으로 변화시킨다.
상기 제1, 제2, 제3 및 제4 전압 변환 회로는, 각각, 동상 모드 검출 회로 및 동상 모드 피드백 회로를 가지며, 상기 제3 및 제4 전압 변환 회로 내의 상기 동상 모드 피드백 회로에는 상기 제1 이득 제어 신호가 입력된다.
상기 제1, 제2, 제3, 제4 및 제5 지수 변환 소자는 각각 약반전 영역에서 동작하는 전계 효과 트랜지스터로 구성된다. 또한, 상기 제1, 제2, 제3, 제4 및 제5 지수 변환 소자는 각각 바이폴라 트랜지스터로 구성되어 있어도 좋다.
본 발명의 가변 이득 회로는 상술한 지수 변환 회로와, 상기 지수 변환 회로의 상기 제5 출력 전류에 의해 이득이 제어되는 복수의 가변 이득 증폭기를 포함하고, 상기 복수의 가변 이득 증폭기는 상호 직렬 접속되어 있다.
본 발명의 지수 변환 회로는 복수의 마스터 지수 변환 회로와, 상기 복수의 마스터 지수 변환 회로의 출력 신호, 복수의 기준 입력 전압 및 제어 입력 전압이 입력되고, 소정의 함수에 따라 상기 제어 입력 전압을 변환하는 다항식 회로와, 상기 다항식 회로의 출력 전압이 입력되는 슬레이브 지수 변환 회로를 포함한다. 상기 복수의 마스터 지수 변환 회로 각각은, 이득 제어 신호에 기초하여 두개의 기준 입력 전압을 제1 및 제2 차동 출력 전압으로 변환하는 제1 전압 변환 회로와, 상기 제1 차동 출력 전압에 대하여 지수 함수적으로 변화하는 제1 출력 전류를 생성하는 제1 지수 변환 소자와, 상기 제2 차동 출력 전압에 대하여 지수 함수적으로 변화하는 제2 출력 전류를 생성하는 제2 지수 변환 소자와, 상기 제1 및 제2 출력 전류의 비에 따라 상기 이득 제어 신호를 변화시키는 전류 비교 회로로 구성된다. 상기 슬레이브 지수 변환 회로는, 상기 다항식 회로의 출력 전압에 기초하여 기준 전압 및 상기 제어 입력 전압을 제3 차동 출력 전압으로 변환하는 제2 전압 변환 회로와, 상기 제3 차동 출력 전압에 대하여 지수 함수적으로 변화하는 제3 출력 전류를 생성하는 제3 지수 변환 소자로 구성된다.
상기 제1, 제2 및 제3 지수 변환 소자는 약반전 영역에서 동작하는 전계 효과 트랜지스터(MOSFET)로 구성된다. 단, 상기 제1, 제2 및 제3 지수 변환 소자는 바이폴라 트랜지스터로 구성되어 있어도 좋다.
본 발명의 가변 이득 회로는 상술한 지수 변환 회로와, 상기 지수 변환 회로의 상기 제3 출력 전류에 의해 이득이 제어되는 복수의 가변 이득 증폭기를 포함하고, 상기 복수의 가변 이득 증폭기는 상호 직렬 접속되어 있다.
이상의 지수 변환 회로 및 가변 이득 회로는 전압 변환 회로가 이상적인 선형 회로인 것을 전제로 하고 있다. 그러나, 통상의 MOS 트랜지스터 또는 바이폴라 트랜지스터를 이용하여 가변 배율의 전압 변환 회로를 구성하면, 입출력 특성이 약한 비선형성을 나타내게 된다. 회로 구성이나 용도에 따라서는 이 비선형성을 무시하고, 전압 변환 회로가 선형 동작하고 있는 것으로 가정하는 것도 가능하지만, 시스템에서는 선형성의 요구가 매우 엄격한 경우가 있으며, 이러한 경우에는 비선형성의 보정이 필요해진다.
여기서, 지수 변환 회로의 입출력 특성에 있어서, 데시벨 표시의 출력 신호를 Y, 동상 모드 피드백량을 Y0, 전압 변환 회로의 배율을 G, 입력 신호를 X로 하면, 출력 신호 Y와 입력 신호 X가 선형의 관계에 있는 경우, Y=Y0+G·X로 나타낼 수 있다. 단, Y0과 G는 회로 형식과 회로를 구성하는 소자의 소자치에 의해 결정되는 정수이다.
또한, 바이폴라 트랜지스터나 MOS 트랜지스터의 약반전 영역을 이용함으로써, 상술한 바와 같은 입출력 관계식을 얻을 수 있지만, Y0이나 G는 온도에 의해 변화되거나, 또한, 제조 프로세스의 변동에 의해 설계 시의 값과 다른 값이 되기도 한다.
본 발명의 지수 변환 회로에서는 Y0 및 G의 온도 의존성을 작게 할 수 있고, Y0 및 G의 제조 프로세스에 의한 영향을 경감할 수 있다. 특히, 본 발명의 지수 변환 회로는 전압 변환 회로의 배율 G를 제어 신호 Z에 따라 가변으로 하고, 피드백 회로를 포함하는 마스터 지수 변환 회로와 실제로 지수 변환을 행하는 슬레이브 지수 변환 회로로 구성된다.
이러한 구성에 있어서, 전압 변환 회로는 그 이득(배율)을 가변할 수 있지만, 그 가변 범위를 넓게 유지하면서, 또한, 넓은 입력 신호 범위를 확보하는 것은매우 곤란하다. 그 결과, 배율 G는 제어 신호 Z뿐만 아니라, 입력 신호 X에 대해서도 의존하여 변화한다. 이 경우에는 Y=Y0+G(X, Z)·X가 되는 관계식을 얻을 수 있다. 여기서, G(X, Z)는 배율 G가 X 및 Z의 함수로 표시되는 것을 뜻하고 있다.
그런데, 입력 신호 X의 변화에 대한 배율 G의 변화를 상쇄하도록 제어 신호 Z를 제공하면, 외관상, 배율 G가 일정해지는 지수 변환 회로를 실현할 수 있다. 여기서, 배율 G를 일정하게 하기 위한 Z가 1차식으로 표시된다고 가정하면, Z=A+B·X가 되는 식을 얻을 수 있다. 그리고, 목적의 지수 변환 동작(정수 A, B의 산출)은 두개의 마스터 지수 변환 회로, 입력 신호 X가 입력되고, 출력 신호 Z(=A+B·X)를 출력하는 1차식 회로, 및 X의 지수 변환을 실제로 행하는 슬레이브 지수 변환 회로에 의해 실행된다.
또한, 배율 G를 일정하게 하기 위한 Z가 2차식으로 표시된다고 가정하면, Z=A+B·X+CX2이 되는 식을 얻을 수 있다. 그리고, 목적의 지수 변환 동작(정수 A, B, C의 산출)은 3개의 마스터 지수 변환 회로, 인력 신호 X가 입력되고, 출력 신호 Z(=A+B·X+C·X2)를 출력하는 2차식 회로, 및 X의 지수 변환을 실제로 행하는 슬레이브 지수 변환 회로에 의해 실행된다.
이와 같이, G(X, Z)를 일정하게 하기 위해, Z를 X의 다항식으로 할 필요가 있는 경우에는, 마스터 지수 변환 회로를 다항식의 차수보다 하나 많은 수만큼 설치한다. 그 결과, 지수 변환 동작은 마스터 지수 변환 회로의 출력 신호에 기초하여 다항식이 결정되는 다항식 회로와, 이 다항식 회로에 의해 변환된 신호에 의해제어된 슬레이브 지수 변환 회로에 의해 실현된다.
본 발명의 가변 이득 회로는 게이트 및 드레인이 상호 접속되고, 소스가 접지점에 접속되며, 상기 지수 변환 회로의 상기 제2 이득 제어 신호가 바이어스 신호로서 상기 게이트에 제공되는 제1 전계 효과 트랜지스터와, 차동 증폭 회로를 구성하고, 제1 및 제2 입력 신호에 기초하여 제1 및 제2 출력 신호를 출력하는 제2 및 제3 전계 효과 트랜지스터와, 상기 제1 전계 효과 트랜지스터의 게이트와 상기 제2 전계 효과 트랜지스터의 게이트 사이에 접속되는 제1 저항 소자와, 상기 제1 전계 효과 트랜지스터의 게이트와 상기 제3 전계 효과 트랜지스터의 게이트 사이에 접속되는 제2 저항 소자를 포함하고, 상기 제1 전계 효과 트랜지스터는 강반전 영역에서 동작하며, 그 이득은 상기 제2 이득 제어 신호에 의해 제어된다.
본 발명의 가변 이득 회로는 게이트 및 드레인이 상호 접속되고, 소스가 접지점에 접속되며, 상기 지수 변환 회로의 상기 제2 이득 제어 신호가 바이어스 신호로서 상기 게이트에 제공되는 제1 전계 효과 트랜지스터와, 차동 증폭 회로를 구성하고, 제1 및 제2 입력 신호에 기초하여 제1 및 제2 출력 신호를 출력하는 제2 및 제3 전계 효과 트랜지스터와, 상기 제1 전계 효과 트랜지스터의 게이트와 상기 제2 전계 효과 트랜지스터의 게이트 사이에 접속되는 제1 저항 소자와, 상기 제1 전계 효과 트랜지스터의 게이트와 상기 제3 전계 효과 트랜지스터의 게이트 사이에 접속되는 제2 저항 소자를 포함하고, 상기 제1 전계 효과 트랜지스터는 약반전 영역에서 동작하며, 그 이득은 상기 제2 이득 제어 신호에 의해 제어된다.
본 발명의 가변 이득 회로는 상술한 두개의 가변 이득 회로를 상호 직렬 접속하여 사용하도록 해도 좋다.
이와 같이, 본 발명의 지수 변환 회로에 따르면, 상기 제1 지수 변환 회로가 상기 제2 지수 변환 회로의 상기 제2 지수 변환 특성을 결정한다. 즉, 상기 제2 지수 변환 특성에 기초하여 상기 제어 입력 신호를 상기 제2 이득 제어 신호로 지수 변환하면, 상기 제2 이득 제어 신호는 상기 제어 입력 신호에 대하여 능동 소자의 특성 변동이나, 온도 변동 등의 영향을 잘 받지 않게 된다.
따라서, 본 발명의 지수 변환 회로로부터 출력되는 상기 제2 이득 제어 신호를, 예를 들면, 가변 이득 회로(가변 이득 증폭기)의 제어 신호로서 이용하면, 능동 소자의 특성 변동이나, 온도 변동 등에 의존하지 않는 이득 제어를 실현할 수 있다.
이하, 도면을 참조하면서, 본 발명의 지수 변환 회로와 그것을 이용한 가변 이득 회로에 대하여 상세하게 설명한다.
도 1은 본 발명의 제1 실시예에 따른 지수 변환 회로를 나타내고 있다.
전압 변환 회로(1A)에는 두개의 기준 입력 전압 Vref1, Vref2가 입력된다. 전압 변환 회로(1A)는 이득 제어 신호 Vgmcont에 의해 결정되는 배율에 기초하여 기준 입력 전압 Vref1, Vref2를 차동 출력 전압 Vd1, Vd2로 변환한다.
지수 변환 소자(2A)는 차동 출력 전압 Vd1에 대하여 지수 함수적으로 변화하는 출력 전류를 생성하고, 지수 변환 소자(2B)는 차동 출력 전압 Vd2에 대하여 지수 함수적으로 변화하는 출력 전류를 생성한다. 이들 출력 전류는 전류 비교 회로(3)에 입력된다. 전류 비교 회로(3)는 지수 변환 소자(2A, 2B)의 출력 전류의비에 따라 이득 제어 신호 Vgmcont의 값을 변화시킨다.
또한, 전압 변환 회로(1B)에는 기준 입력 전압 Vref1 및 제어 입력 전압 Vc가 입력된다. 전압 변환 회로(1B)는 이득 제어 신호 Vgmcont에 의해 결정되는 배율에 기초하여 기준 입력 전압 Vref1 및 제어 입력 전압 Vc를 차동 출력 전압 Vd3, Vd4로 변환한다.
지수 변환 소자(2C)는 전압 변환 회로(1B)의 두개의 출력 전압 중 한쪽, 본 예에서는 차동 출력 전압 Vd4에 대하여 지수 함수적으로 변화하는 출력 전류 Iout을 생성한다. 출력 전류 Iout은 제어 입력 전압 Vc의 변화에 대하여 지수 함수적으로 변화한다.
도 2는 본 발명의 제2 실시예에 따른 지수 변환 회로를 나타내고 있다.
본 예의 지수 변환 회로는 전압 변환 회로(1A, 1B)가 동상 모드 검출 회로(CMD: 21) 및 동상 모드 피드백 회로(CMF: 20)를 갖고 있는 점에 특징을 갖는다.
전압 변환 회로(1A)에는 두개의 기준 입력 전압 Vref1, Vref2가 입력된다. 전압 변환 회로(1A)는 동상 모드 검출 회로(21) 및 동상 모드 피드백 회로(20)를 갖고 있다. 또한, 대수 변환 소자(5)는 온도 특성을 갖는 기준 입력 전류 Iref의 대수가 되는 기준 전압 Vcom1을 생성한다. 이 기준 전압 Vcom1은 동상 모드 피드백 회로(20)에 제공된다. 그리고, 전압 변환 회로(1A)는 이득 제어 신호 Vgmcont에 의해 결정되는 배율에 기초하여 기준 입력 전압 Vref1, Vref2를 차동 출력 전압 Vd1, Vd2로 변환한다.
지수 변환 소자(2A)는 차동 출력 전압 Vd1에 대하여 지수 함수적으로 변화하는 출력 전류를 생성하고, 지수 변환 소자(2B)는 차동 출력 전압 Vd2에 대하여 지수 함수적으로 변화하는 출력 전류를 생성한다. 이들 출력 전류는 전류 비교 회로(3)에 입력된다. 전류 비교 회로(3)는 지수 변환 소자(2A, 2B)의 출력 전류의 비에 따라 이득 제어 신호 Vgmcont의 값을 변화시킨다.
또한, 전압 변환 회로(1B)에는 기준 입력 전압 Vref1 및 제어 입력 전압 Vc 가 입력된다. 전압 변환 회로(1B)는 동상 모드 검출 회로(21) 및 동상 모드 피드백 회로(20)를 갖고 있다. 또한, 대수 변환 소자(5)는 온도 특성을 갖는 기준 입력 전류 Iref의 대수가 되는 기준 전압 Vcom1을 생성한다. 이 기준 전압 Vcom1은 동상 모드 피드백 회로(20)에 제공된다. 그리고, 전압 변환 회로(1B)는 이득 제어 신호 Vgmcont에 의해 결정되는 배율에 기초하여 기준 입력 전압 Vref1 및 제어 입력 전압 Vc를 차동 출력 전압 Vd3, Vd4로 변환한다.
지수 변환 소자(2C)는 전압 변환 회로(1B)의 두개의 출력 전압 중 한쪽, 본 예에서는 차동 출력 전압 Vd1에 대하여 지수 함수적으로 변화하는 출력 전류 Iout을 생성한다. 출력 전류 Iout은 제어 입력 전압 Vc의 변화에 대하여 지수 함수적으로 변화한다.
또, 지수 변환 소자(2A, 2B, 2C)는, 예를 들면, 약반전 영역에서 동작하는 전계 효과 트랜지스터(MOSFET)로 구성할 수 있다. 또한, 지수 변환 소자(2A, 2B, 2C)는 전계 효과 트랜지스터 대신 바이폴라 트랜지스터로 구성할 수도 있다.
도 3은 본 발명의 제3 실시예에 따른 지수 변환 회로를 나타내고 있다.
전압 변환 회로(1A)에는 두개의 기준 입력 전압 Vref1, Vref2가 입력된다. 전압 변환 회로(1A)는 도 2의 예와 마찬가지로, 동상 모드 검출 회로 및 동상 모드 피드백 회로를 갖고 있다. 전압 변환 회로(1A)는 이득 제어 신호 Vgmcont1에 의해 결정되는 배율에 기초하여 기준 입력 전압 Vref1, Vref2를 차동 출력 전압 Vd1, Vd2로 변환한다.
지수 변환 소자(2A)는 차동 출력 전압 Vd1에 대하여 지수 함수적으로 변화하는 출력 전류를 생성하고, 지수 변환 소자(2B)는 차동 출력 전압 Vd2에 대하여 지수 함수적으로 변화하는 출력 전류를 생성한다. 이들 출력 전류는 전류 비교 회로(3A)에 입력된다. 전류 비교 회로(3A)는 지수 변환 소자(2A, 2B)의 출력 전류의 비에 따라 이득 제어 신호 Vgmcont1의 값을 변화시킨다.
전압 변환 회로(1B)에는 두개의 기준 입력 전압 Vref1, Vref3이 입력된다. 전압 변환 회로(1B)는, 도 2의 예와 마찬가지로, 동상 모드 검출 회로 및 동상 모드 피드백 회로를 갖고 있다. 전압 변환 회로(1B)는 이득 제어 신호 Vgmcont2에 의해 결정되는 배율에 기초하여 기준 입력 전압 Vref1, Vref3을 차동 출력 전압 Vd3, Vd4로 변환한다.
지수 변환 소자(2C)는 차동 출력 전압 Vd3에 대하여 지수 함수적으로 변화하는 출력 전류를 생성하고, 지수 변환 소자(2D)는 차동 출력 전압 Vd4에 대하여 지수 함수적으로 변화하는 출력 전류를 생성한다. 이들 출력 전류는 전류 비교 회로(3B)에 입력된다. 전류 비교 회로(3B)는 지수 변환 소자(2C, 2D)의 출력 전류의 비에 따라 이득 제어 신호 Vgmcont2의 값을 변화시킨다.
전압 변환 회로(1C)에는 두개의 기준 입력 전압 Vref2, Vref3이 입력된다. 전압 변환 회로(1C)는 동상 모드 검출 회로(CMD: 21) 및 동상 모드 피드백 회로(CMF: 20)를 갖고 있다. 동상 모드 피드백 회로(20)에는 이득 제어 신호 Vgmcont1이 입력된다. 전압 변환 회로(1C)는 이득 제어 신호 Vgmcont3에 의해 결정되는 배율에 기초하여 기준 입력 전압 Vref2, Vref3을 차동 출력 전압 Vd5, Vd6으로 변환한다.
전압 비교 회로(4)는 차동 출력 전압 Vd5, Vd6 중 어느 한쪽(본 예에서는, 차동 출력 전압 Vd6)과 이득 제어 신호 Vgmcont2와의 비에 따라 이득 제어 신호 Vgmcont3을 생성한다.
전압 변환 회로(1D)에는 기준 입력 전압 Vref1과 제어 입력 전압 Vc가 입력된다. 전압 변환 회로(1D)는 동상 모드 검출 회로(CMD: 21) 및 동상 모드 피드백 회로(CMF: 20)를 갖고 있다. 동상 모드 피드백 회로(20)에는 이득 제어 신호 Vgmcont1이 입력된다. 전압 변환 회로(1D)는 이득 제어 신호 Vgmcont3에 의해 결정되는 배율에 기초하여 기준 입력 전압 Vref1 및 제어 입력 전압 Vc를 차동 출력 전압 Vd7, Vd8로 변환한다.
또, 두개의 차동 출력 전압 중 하나(본 예에서는 Vd8)는 전압 변환 회로(1E)의 이득(배율)을 결정하는 이득 제어 신호 Vgmcont4가 된다.
전압 변환 회로(1E)는 이득 제어 신호 Vgmcont4에 의해 결정되는 배율에 기초하여 기준 입력 전압 Vref1 및 제어 입력 전압 Vc를 차동 출력 전압으로 변환한다. 지수 변환 소자(2E)는 이 차동 출력 전압에 대하여 지수 함수적으로 변화하는출력 전류 Iout을 생성한다.
또, 지수 변환 소자(2A, 2B, 2C, 2D, 2E)는, 예를 들면, 약반전 영역에서 동작하는 전계 효과 트랜지스터(MOSFET)로 구성할 수 있다. 또한, 지수 변환 소자(2A, 2B, 2C, 2D, 2E)는 전계 효과 트랜지스터 대신 바이폴라 트랜지스터로 구성할 수도 있다.
도 4는 본 발명의 제4 실시예에 따른 지수 변환 회로를 나타내고 있다.
복수개(본 예에서는, n-1개. 단, n은 3 이상의 자연수)의 마스터 지수 변환 회로[6-1, 6-2, 6-3, … 6-(n-1)] 각각은 전압 변환 회로(1), 지수 변환 소자(2A, 2B) 및 전류 비교 회로(3)를 갖고 있다.
마스터 지수 변환 회로(6-i)(i는, 1∼n-1) 내의 전압 변환 회로(1A)는 이득 제어 신호 Vgmconti에 기초하여 두개의 기준 입력 전압 Vref1, Vref(i+2)를 제1 및 제2 차동 출력 전압으로 변환한다. 지수 변환 소자(2A)는 제1 차동 출력 전압에 대하여 지수 함수적으로 변화하는 제1 출력 전류를 생성하고, 지수 변환 소자(2B)는 제2 차동 출력 전압에 대하여 지수 함수적으로 변화하는 제2 출력 전류를 생성한다. 그리고, 전류 비교 회로(3)는 제1 및 제2 출력 전류의 비에 기초하여 이득 제어 신호 Vgmconti를 생성한다.
복수개의 마스터 지수 변환 회로[6-1, 6-2, 6-3, … 6-(n-1)]의 출력 신호 Vgmcont1, Vgmcont2, Vgmcont3, … Vgmcont(n-1)은 다항식 회로(polynomial circuit: 7)에 입력된다. 또한, 다항식 회로(7)에는 복수개(n개)의 기준 입력 전압 Vref1, Vref2, Vref3, … Vrefn 및 제어 입력 전압 Vc가 입력되고, 소정의 함수에 따라 제어 입력 전압 Vc가 변환된다.
슬레이브 지수 변환 회로(8)는 전압 변환 회로(1B) 및 지수 변환 소자(2C)를 갖고 있다. 전압 변환 회로(1B)는 다항식 회로(7)의 출력 전압에 기초하여 기준 전압 및 제어 입력 전압 Vc를 차동 출력 전압으로 변환한다. 지수 변환 소자(2C)는 이 차동 출력 전압에 대하여 지수 함수적으로 변화하는 출력 전류 Iout을 생성한다.
또, 지수 변환 소자(2A, 2B, 2C)는, 예를 들면, 약반전 영역에서 동작하는 전계 효과 트랜지스터(MOSFET)로 구성할 수 있다. 또한, 지수 변환 소자(2A, 2B, 2C)는 전계 효과 트랜지스터 대신 바이폴라 트랜지스터로 구성할 수도 있다.
도 5는 본 발명의 제5 실시예에 따른 지수 변환 회로를 나타내고 있다. 도 6은 도 5의 전압 변환 회로(1A, 1B)의 예를 나타내고 있다.
이 지수 변환 회로에서는 하나의 마스터 블록(마스터 지수 변환 회로: 302)에 의해 슬레이브 블록(슬레이브 지수 변환 회로: 303)의 이득을 제어하고 있다.
마스터 블록(302)에는 두개의 기준 입력 전압 X0, X1이 입력되고, 이들 기준 입력 전압 X0, X1의 차에 기초하여 이득 제어 신호(출력 전압) Z의 값이 결정된다.
도 5 및 도 6의 전압 변환 회로에서, 슬레이브 블록(303)의 데시벨 표시의 출력 전류 Y는,
Y=Y0+G(Z)·(X-X0)
이 된다.
이 식은 마스터 블록(302) 내의 전압 변환 회로(1A) 및 지수 변환 소자(2A,2B)에 의해, 이하와 같이 변환된다.
Y1=Y0+G(Z)·(X1-X0)
Y2=Y0+G(Z)·(X1-X0)
마스터 블록(302) 내의 전류 비교 회로(3)는 지수 변환 소자(2A, 2B)로부터 출력되는 출력 전류 Y1, Y2를 비교하여, 이득 제어 신호 Z를 출력한다. 그리고, 이 이득 제어 신호 Z는 전압 변환 회로(1A, 1B)의 이득(배율)을 결정한다.
마스터 블록(302)에서는 이러한 피드백 제어의 결과, 지수 변환 소자(2A, 2B)의 출력 전류 Y1, Y2의 비가 사전에 설정된 값이 되도록, 이득 제어 신호 Z 및 배율 G(Z)가 결정된다.
예를 들면, 도 7에 도시한 바와 같이, 전류 비교 회로(3)가 MOS 트랜지스터 M1, M2의 면적비를 1:4로 설정한 전류 미러 회로로 구성되는 경우(W/L 의 "W"는 채널 폭, "L"은 채널 길이임), 두개의 지수 변환 소자(2A, 2B)의 출력 전류 IDM1, IDM2의 비도 1:4가 된다.
Y1과 Y2는 데시벨 표시이기 때문에,
Y1-Y2=2G(Z)·(X1-X0)=12[㏈]
이 된다.
여기서, X1-X0을 0.5[V]로 설정하면, 1[V]당 G(Z)=12[㏈]의 변화가 된다. 또한, 이득 제어 신호 Z에 의해 슬레이브 블록(303) 내의 전압 변환 회로(1B)의 이득(배율)이 결정되기 때문에, 슬레이브 블록(303)에서의 입출력 관계는 이하와 같게 된다.
Y=Y0+12·(X1-X0)
이와 같이, 도 5 및 도 6에 도시한 지수 변환 회로에서는, 마스터 블록(302) 내의 전류 비교 회로(3)는 MOS 트랜지스터의 면적비에 의해 출력 전류 IDM1, IDM2의 비를 결정하기 때문에, 단위 전압(1V)당의 출력의 변화분(12㏈)은 환경 조건(온도)의 변화나 제조 프로세스의 변동의 영향을 거의 받지 않게 된다.
도 8은 본 발명의 제6 실시예에 따른 지수 변환 회로를 나타내고 있다.
본 예의 지수 변환 회로의 특징은 슬레이브 블록(슬레이브 지수 변환 회로: 303)의 데시벨 표시의 출력 전류 Y가 제어 입력 전압 X에 대하여 선형으로 변화한다고 간주할 수 없는 경우에, 슬레이브 블록(303)의 비선형성을 보정하는 기능을 갖는 도함수 회로(Derived function circuit: 9)를 설치한 점에 있다.
마스터 블록(302) 및 슬레이브 블록(303)의 변화율 G가 제어 입력 전압 X에 의해 변동된 경우,
Y=Y0+G(X, Z)·(X-X0)
로 표현할 수 있다.
이 비선형성은 지수 변환 회로에 있어서 좋지 못한 성질이다. 그래서, 본 예에서는, G(X, Z)가, 외관상, X에 의존하지 않도록(X에 대하여 일정해짐) 하기 위해, X에 의해 Z를 제어한다. 이에 따라, Y는 X에 대하여 선형으로 변화하는 함수로 표시되게 된다.
G(X, Z)의 비선형성이 약한 경우에는, Z는 X의 1차식으로 표현되는 것으로 가정하여,
Z=Z0+a·(X-X0)
으로 한다.
본 예에서는, 미지의 변수는 Z0과 a 두개이기 때문에, 마스터 블록(302)은 2개가 필요하다. 이 경우, 각 마스터 블록에서의 데시벨 표시의 출력 전류는,
Y1=Y0+G(X1, Z0)·(X1-X0)
Y2=Y0-G(X1, Z0)·(X1-X0)
Y3=Y0+G(X2, Z1)·(X2-X0)
Y4=Y0-G(X2, Z1)·(X2-X0)
이 된다.
마스터 블록(302) 내의 두개의 전류 비교 회로(3A, 3B)는, 각각, 두개의 입력 전류의 비에 의해 그 값이 증감되는 이득 제어 신호 Z0, Z1을 출력한다. 전압 변환 회로(1A, 1B)의 이득(배율)은 이 이득 제어 신호 Z0, Z1에 의해 제어된다.
이러한 피드백 제어에서는, 지수 변환 소자(2A, 2B)의 출력 전류의 비가 사전에 설정된 값이 되도록 Z0 및 G(X0, Z0)의 값이 결정되고, 지수 변환 소자(2C, 2D)의 출력 전류의 비가 사전에 설정된 값이 되도록 Z1 및 G(X1, Z1)의 값이 결정된다.
예를 들면,
Y1-Y2=2G(X1, Z0)·(X1-X0)=6㏈
Y3-Y4=2G(X1, Z0)·(X2-X0)=12㏈
이 된다.
여기서, X1-X0=0.5[V], X2-X0=1.0[V]로 하면, G(X1, Z0)=G(X2, Z1)=6[㏈]이 된다. 그리고, 이 이득 제어 신호 Z0, Z1을 도함수 회로(1차의 다항식 회로: 9)에 기준 전압으로서 입력시킨다.
이 도함수 회로(9)에서는 이하의 아날로그 신호 처리가 행해진다. 도함수 회로(9) 내의 마스터 전압 변환 회로(1C)에 기준 입력 전압 X2-X1을 제공하였을 때의 출력 신호 U1은,
U1=U0+a·(X2-X1)
이 된다.
동상 모드 피드백에 의해 U0=Z0으로 하고, 차동 모드의 피드백에 의해 U1=Z1이 되도록 a를 결정한다.
a=(Z1-Z0)/(X2-X1)
이 때,
U=U0+a·(X-X1)
=Z0+(Z1-Z0)·(X-X1)/(X2-X1)
이 된다.
U를 슬레이브 블록(303)의 이득 제어 신호 Z로서 이용하면,
Z=Z0+a·(X-X1)
이 된다.
X=X1일 때, Z=Z0, 또한, X=X2일 때, Z=Z1이 된다. 이 Z를 이용하여 슬레이브 블록(303) 내의 전압 변환 회로(1E)의 이득(배율)이 결정되기 때문에, 회로의 오차가 적다고 가정하면, 적어도 X=X1과 X=X2의 2점에서는 G(X, Z)는 원하는 값, 즉, 6[㏈]/[V]가 된다.
G(X, Z)의 비선형성이 약한 경우에는 X0과 X1의 근방에서 6[㏈]/[V]가 되고, 도 5의 지수 변환 회로에 비해 회로 오차가 적고, 넓은 범위에서 6[㏈]/[V]를 확보할 수 있다.
도 9는 본 발명의 제7 실시예에 따른 지수 변환 회로를 나타내고 있다.
본 예에서는, 슬레이브 블록(슬레이브 지수 변환 회로)의 데시벨 표시의 출력 전류 Y가 제어 입력 전압 X에 대하여 비선형의 관계를 갖고 있고,
Y=Y0+G(X, Z)·(X-X0)
이 된다.
따라서, G(X, Z)를, 외관상, X에 의존하지 않도록(X에 대하여 일정해짐) Z를 X에 따라 제어한다. 이에 따라, 데시벨 표시의 출력 전류 Y가 제어 입력 전압 X에 대하여 선형의 관계를 갖도록 한다.
도 9의 지수 변환 회로에서는, Z가 X의 이차 함수로 표시된다고 가정하고 있기 때문에, 입출력 관계는,
Z=Z0+a·(X-X1)+b·(X-X1)2
으로 나타낸다.
본 예에서는, 미지의 변수는 Z0, a, 및 b의 3개이기 때문에, 마스터 블록(302)이 3개 필요하게 된다. 이 경우, 각 마스터 블록에서의 데시벨 표시의 출력 전류는,
Y1=Y0+G(X1, Z0)·(X1-X0)
Y2=Y0-G(X1, Z0)·(X1-X0)
Y3=Y0+G(X2, Z1)·(X2-X0)
Y4=Y0-G(X2, Z1)·(X2-X0)
Y5=Y0+G(X3, Z2)·(X3-X0)
Y6=Y0-G(X3, Z2)·(X3-X0)
이 된다.
마스터 블록(302) 내의 3개의 전류 비교 회로(3A, 3B, 3C)는, 각각, 두개의 입력 전류의 비에 의해 그 값이 증감되는 이득 제어 신호 Z0, Z1, Z2를 출력한다. 전압 변환 회로(1A, 1B, 1C)의 이득(배율)은 이 이득 제어 신호 Z0, Z1, Z2에 의해 제어된다.
이러한 피드백 제어에서는, 지수 변환 소자(2A, 2B)의 출력 전류의 비가 사전에 설정된 값이 되도록 Z0 및 G(X1, Z0)의 값이 결정되고, 지수 변환 소자(2C, 2D)의 출력 전류의 비가 사전에 설정된 값이 되도록 Z1 및 G(X2, Z1)의 값이 결정되며, 지수 변환 소자(2E, 2F)의 출력 전류의 비가 사전에 설정된 값이 되도록 Z2 및 G(X3, Z2)의 값이 결정된다.
예를 들면,
Y1-Y2=2G(X1, Z0)·(X1-X0)=6㏈
Y3-Y4=2G(X2, Z1)·(X2-X0)=12㏈
Y5-Y6=2G(X3, Z2)·(X1-X0)=-6㏈
이 된다.
여기서, X1-X0=0.5[V], X2-X0=1.0[V], X3-X0=-0.5[V]로 하면, G(X1, Z0)=G(X2, Z1)=G(X3, Z2)=6[㏈]이 된다. 그리고, 이 이득 제어 신호 Z0, Z1, Z2를 2차의 다항식 회로(7)에 기준 전압으로서 입력시킨다.
2차의 다항식 회로(7)는 두개의 마스터 전압 변환 회로(1D, 1E)와, 도함수 회로(1차의 다항식 회로: 9)와, 슬레이브 전압 변환 회로(1H)를 포함하고 있다.
2차의 다항식 회로(7)에서는 이하의 아날로그 신호 처리가 행해진다. 다항식 회로(7) 내의 전압 변환 회로(1D, 1E)에 기준 입력 전압 X2-X1, X3-X1을 제공하였을 때의 출력 신호 U1, U2는,
U1=U0+a(K0)·(X2-X1)
U2=U0+a(K1)·(X3-X1)
이 된다.
동상 모드 피드백에 의해 U0=Z로 하고, 차동 모드의 피드백에 의해 U1=Z1, U2=Z2가 되도록 a(K0), a(K1)을 결정한다.
a(K0)=(Z1-Z0)/(X2-X1)
a(K1)=(Z2-Z0)/(X3-X1)
도함수 회로(1차의 다항식 회로: 9)에서는 이하의 아날로그 처리가 행해진다. 1차의 다항식 회로(9)는 마스터 전압 변환 회로(1F)와 슬레이브 전압 변환 회로(1G)로 구성된다. 마스터 전압 변환 회로(1F)에 기준 입력 전압 X3-X2를 제공하였을 때,
K1=K0+a·(X3-X2)
가 된다.
동상 모드 피드백에 의해 K0이 결정되고, 차동 모드의 피드백에 의해 K0이 K1이 되도록 a가 결정된다.
a=(K1-K0)/(X3-X2)
이 때, 슬레이브 전압 변환 회로(1G)에서는,
K=K0+a·(X-X2)
=K0+(K1-K0)·{(X-X2)/(X3-X2)}
가 된다.
1차의 다항식 회로(9)의 출력 신호는 2차의 다항식 회로(7) 내의 슬레이브 전압 변환 회로(1H)에 입력된다. 슬레이브 전압 변환 회로(1H)의 출력 신호 U는,
U=U0+a(K)·(X-X1)
이 된다.
여기서, a(K)가 K의 1차식으로 표시된다고 가정하면,
a(K0)
=a(K0)+{a(K1)-a(K0)}·(K-K0)/(K1-K0)
=a(K0)+{a(K1)-a(K0)}·(X-X2)/(X3-X2)
가 된다.
U0=Z0이 되도록 동상 피드백 제어를 행하면, X=X1일 때는 U=Z0이 되고, X=X2일 때는 a(K)=a(K0)이 되기 때문에,
U=U0+a(K0)·(X2-X1)
=Z0+Z1-Z0=Z1
이 된다.
또한, X=X3일 때, a(K)=a(K0)이기 때문에,
U=U0+a(K1)·(X3-X1)
=Z0+Z2-Z0=Z2
가 되고, 목적의 이차 함수가 얻어진다.
그리고, 이 도함수 회로(1차의 다항식 회로: 9)의 출력 신호 U를 다항식 회로(2차의 다항식 회로: 7) 내의 슬레이브 전압 변환 회로(1H)의 이득 제어 신호 Z로서 이용하면, 적어도 X=X1과 X=X2와 X=X3의 3점에서는 G(X, Z)는 원하는 값, 즉, 6[㏈]/[V]가 된다.
G(X, Z)의 비선형성이 약한 경우에는 3점(X0, X1, X2)의 근방에서 6[㏈]/[V]가 되고, 또한, 도 5의 지수 변환 회로에 비해 회로 오차가 적고, 넓은 범위에서 6[㏈]/[V]를 확보할 수 있다.
또, 상술한 예에서는 2차의 다항식 회로(7)를 이용하였지만, 본 발명은 그 이상의 차수를 갖는 다항식 회로에도 적용 가능하다.
도 10은 본 발명의 제8 실시예에 따른 지수 변환 회로를 나타내고 있다. 본발명의 지수 변환 회로는 기준 전압 Vcom1을 발생하는 기준 블록(Reference Block: 301), 지수 변환 특성을 결정하는 마스터 블록(Master Block: 302), 및 마스터 블록(302)에 의해 결정된 지수 변환 특성을 이용하여 실제로 지수 변환을 행하는 슬레이브 블록(Slave Block: 303)으로 구성된다.
기준 블록(301)은 MOS 트랜지스터 M300으로 구성된다. MOS 트랜지스터의 소스는 접지점 Vss에 접속되고, 게이트와 드레인은 상호 접속된다. MOS 트랜지스터 M300에는 전류 Iref가 흐르고, 그 드레인으로부터는 기준 전압(동상 기준 전압) Vcom1이 출력된다.
마스터 블록(제1 지수 변환 회로: 302)은 가변 상호 컨덕턴스 증폭기(305), 연산 증폭기(연산 증폭기: 304), 전류 미러 회로 M304, M305, MOS 트랜지스터 M301, M302, 및 저항 소자 R301, R302로 구성된다.
연산 증폭기(304)는 기준 전압 Vcom1, Vcom2를 받아 출력 신호를 가변 상호 컨덕턴스 증폭기(305)로 출력한다. 기준 전압 Vcom2는 저항 소자 R301, R302에 의해 생성된다. 가변 상호 컨덕턴스 증폭기(Gm1: 305)에는 기준 입력 전압 Vref, 컨덕턴스 제어 신호 Vgmcont 및 연산 증폭기(304)의 출력 신호가 입력된다.
MOS 트랜지스터 M301, M302의 게이트에는 가변 상호 컨덕턴스 증폭기(305)의 출력 신호가 입력된다. MOS 트랜지스터 M301의 게이트와 소스 사이의 전압은 Vgs301이고, MOS 트랜지스터 M302의 게이트와 소스 사이의 전압은 Vgs302이다. 또한, MOS 트랜지스터 M304에 흐르는 전류 IDM1을 m으로 하면, 전류 미러 회로에 의해MOS 트랜지스터 M305에 흐르는 전류 IDM2는 1/m이 된다.
그리고, MOS 트랜지스터 M302, M305의 접속점(드레인)으로부터는 지수 변환 특성을 결정하는 제어 전압(컨덕턴스 제어 신호) Vslope가 출력된다.
여기서, 마스터 블록(302)에는 동상 기준 전압 Vcom1의 입력 단자, 기준 입력 전압 Vref의 입력 단자, 컨덕턴스 제어 신호 Vgmcont의 입력 단자, 및 지수 변환 특성을 결정하는 제어 전압 Vslope의 출력 단자가 각각 설치된다.
슬레이브 블록(제2 지수 변환 회로: 303)은 가변 상호 컨덕턴스 증폭기(307), 연산 증폭기(연산 증폭기: 306), 전류 미러 회로 M306, M307, MOS 트랜지스터 M303, 및 저항 소자 R303, R304로 구성된다.
연산 증폭기(306)는 기준 전압 Vcom1, Vcom3을 받아 출력 신호를 가변 상호 컨덕턴스 증폭기(307)로 출력한다. 기준 전압 Vcom3은 저항 소자 R303, R304에 의해 생성된다. 가변 상호 컨덕턴스 증폭기(Gm2: 307)에는 제어 전압(제어 입력 신호) Vc, 컨덕턴스 제어 신호 Vgmcont 및 연산 증폭기(306)의 출력 신호가 입력된다.
MOS 트랜지스터 M303의 게이트에는 가변 상호 컨덕턴스 증폭기(307)의 출력 신호가 입력된다. MOS 트랜지스터 M303의 게이트와 소스 사이의 전압은 Vgs303이다. 또한, MOS 트랜지스터 M306에 흐르는 전류 IDM3을 n으로 하면, 전류 미러 회로에 의해 MOS 트랜지스터 M307에 흐르는 전류 ln(Icont)은 1/n이 된다.
그리고, MOS 트랜지스터 M307의 드레인으로부터는 이 지수 변환 출력 전류(이득 제어 신호) ln(Icont)이 출력된다. 또, ln은 대수를 나타내고 있다.
또, 슬레이브 블록(303)에는 동상 기준 전압 Vcom1의 입력 단자, 제어 전압(제어 입력 신호) Vc의 입력 단자, 컨덕턴스 제어 신호(지수 변환 특성을 결정하는 제어 전압) Vgmcont의 입력 단자, 및 지수 변환 출력 전류(이득 제어 신호) ln(Icont)의 출력 단자가 각각 설치된다.
그런데, 지수 변환 회로에서, 온도 변동의 영향을 받지 않고, 제어 입력 신호의 변화에 대한 이득의 변화를 일정 범위 내로 하는 것은, 예를 들면, 도 10에 있어서, 지수 변환 회로에 입력되는 제어 입력 신호 Vc에 대하여 선형으로 변화하는 출력 신호 ln(Icont)의 변화율을 항상 일정하게 유지함으로써 실현 가능해진다.
여기서, 이 지수 변환 특성을 제어 입력 신호 Vc에 대한 지수 변환 출력 전류 ln(Icont)의 1차 함수로 파악하면, 지수 변환 회로는, 주로, 이하의 두개의 회로 동작을 실현하게 된다.
하나는 지수 변환 특성의 절편을 결정하는 동작이고, 또 하나는 지수 변환 특성의 기울기를 일정하게 하는 동작이다. 또, 이러한 동작 특성은 도 11에 도시한 바와 같은 지수 변환 회로의 동작 특성도의 제1 사분면에 의해 표시된다.
도 10의 지수 변환 회로의 동작은, 구체적으로는, 이하와 같게 된다.
우선, 마스터 블록(302)에 기준 입력 전압 Vref가 입력되면, 가변 상호 컨덕턴스 증폭기(305)의 출력 전류가 저항 소자 R301, R302로 흐르기 때문에, 출력 전압 Vo의 값이 결정된다. 출력 전압 Vo는 MOS 트랜지스터 M301, M302의 게이트 전압을 결정한다.
동시에, 기준 블록(301)에 흐르는 기준 전류 Iref가 동상 기준 전압 Vcom1을 생성하기 때문에, 이 동상 기준 전압 Vcom1은 마스터 블록(302) 내의 연산 증폭기(304) 및 슬레이브 블록(303) 내의 연산 증폭기(306)에 각각 입력된다.
마스터 블록(302)에서는 가변 상호 컨덕턴스 증폭기(305)의 출력 전압 Vo에 기초하여 출력 전압(제어 전압) Vslope가 결정된다. 또한, 출력 전압 Vslope는 제어 전압(피드백 신호) Vgmcont로서 가변 상호 컨덕턴스 증폭기(305)로 피드백된다. 기준 전압(중간 전압) Vcom2는 가변 상호 컨덕턴스 증폭기(305)의 출력 전압 Vo 및 저항 소자 R301, R302에 의해 결정된다.
이러한 마스터 블록(302) 내의 피드백 루프에 관한 회로가 도 11의 절편 ln(Iref)을 결정하는 동작을 실현한다.
또, 기준 블록(301) 내의 MOS 트랜지스터 M300은 약반전 영역에서 동작시키고 있고, 이하와 같은 관계를 나타낸다.
또, 수학식 3에서, Iref는 MOS 트랜지스터 M300의 드레인 전류, W는 MOS 트랜지스터 M300의 채널 폭, L은 MOS 트랜지스터 M300의 채널 길이, Vcom1은 기준 블록(301)의 출력 전압(동상 기준 전압), VT는 열 전압, n은 정수이다. 또한, k는 MOS 트랜지스터 M300의 컨덕턴스에 관한 값을 가지며, 정수 n과 함께 집적 회로의제조 프로세스에 의존한다.
마스터 블록(302)에서, 가변 상호 컨덕턴스 증폭기(305)의 출력 신호를 받는 MOS 트랜지스터 M301, M302는 약반전 영역에서 동작하고 있고, MOS 트랜지스터 M301, M302에 흐르는 드레인 전류 IDM1, IDM2는, 각각, 이하의 수학식 4, 수학식 5에 의해 표시된다.
이 때, Vgs301, Vgs302의 값은 이하의 수학식 5, 수학식 6에 의해 표시된다.
또, 수학식 6 및 수학식 7에서, R은 저항 소자 R301, R302의 저항치(R301과 R302는 동일한 저항치를 갖는 것으로 함)이고, Gm1은 가변 상호 컨덕턴스 증폭기(305)의 컨덕턴스이다. Vref는 가변 상호 컨덕턴스 증폭기(305)의 입력 전압, Vgs301 및 Vgs302는 각각 MOS 트랜지스터 M301, M302의 게이트와 소스 사이의 전압이다.
또한, MOS 트랜지스터 M304, M305로 이루어진 전류 미러 회로에 의해, MOS 트랜지스터 M301의 드레인 전류 IDM1과 MOS 트랜지스터 M302의 드레인 전류 IDM2의 비는 m:1/m이 된다. 이것을 관계식으로 나타내면, 이하와 같게 된다.
여기서, 수학식 9에서, 양변의 대수(ln)를 취하면,
라는 관계식이 얻어진다.
이 때, 기준 입력 전압 Vref에 대하여, MOS 트랜지스터 M301, M302가 생성하는 지수 함수적 전류는 전류 미러 회로를 구성하는 MOS 트랜지스터 M304, M305의 사이즈 비에 의해 결정되며, 마스터 블록(302)으로부터는 Vslope가 출력된다.
이 Vslope는 Vgmcont로서, 다시, 마스터 블록(302) 내의 가변 상호 컨덕턴스증폭기(305)에 입력된다(차동 모드 피드백). 즉, 가변 상호 컨덕턴스 증폭기(305)의 컨덕턴스 Gm1의 값은 Vslope(또는 Vgmcont)에 의해 제어된다.
결과적으로, 기준 입력 전압 Vref에 대하여 지수 변환 특성의 기울기가 결정된다. 또한, 마스터 블록(302)으로부터 출력되는 Vslope는 Vgmcont로서 슬레이브 블록(303) 내의 가변 상호 컨덕턴스 증폭기(307)에도 입력된다(차동 모드 피드백). 즉, 가변 상호 컨덕턴스 증폭기(307)의 컨덕턴스 Gm2의 값도 Vslope(또는 Vgmcont)에 의해 제어된다.
이와 같이, 슬레이브 블록(303) 내의 가변 상호 컨덕턴스 증폭기(307)의 컨덕턴스 Gm2의 제어는 가변 상호 컨덕턴스 증폭기(305)의 컨덕턴스 Gm1의 제어와 실질적으로 동일해진다.
컨덕턴스 Gm1, Gm2를 식으로 나타내면, 이하와 같게 된다.
또, 상기 일련의 동작은 도 11에서의 제4 사분면으로 나타낸다.
즉, 컨덕턴스 Gm1, Gm2는, 모두, 마스터 블록(301)에 의해 결정된다. 그리고, 제어 전압 Vc가 가변 상호 컨덕턴스 증폭기(307)에 입력되면, 가변 상호 컨덕턴스 증폭기(307)의 출력 전압 Vc2가 결정된다. MOS 트랜지스터 M303은 Vc2를 받아, MOS 트랜지스터 M301, M302와 마찬가지로, 약반전 영역에서 동작한다.
그리고, MOS 트랜지스터 M303의 드레인 전류 IDM3은 이하와 같게 된다.
여기서, Vgs303은 이하와 같이 변형할 수 있다.
또, 수학식 13에서, R은 저항 소자 R301, R302의 저항치(R301과 R302는 동일한 저항치를 갖는 것으로 함)이고, Gm2는 가변 상호 컨덕턴스 증폭기(307)의 컨덕턴스이다. Vcom1은 기준 블록(301)으로부터 출력되는 기준 전압, Vgs303은 각각 MOS 트랜지스터 M303의 게이트와 소스 사이의 전압이다.
또한, MOS 트랜지스터 M306, M307로 이루어진 전류 미러 회로에 의해, MOS 트랜지스터 M303의 드레인 전류 IDM3과 슬레이브 블록(303)의 출력 전류(지수 변환 특성 전류) Icont의 비는 n:1/n이 된다.
여기서, n이 1이다라고 가정하면, Icont는 이하와 같게 된다.
이 때, 기준 블록(301)에 의해 생성된 동상 기준 전압 Vcom1은 마스터 블록(302) 내의 연산 증폭기(304)에 입력됨과 함께, 슬레이브 블록(303) 내의 연산 증폭기(306)에도 입력된다. Vcom3은 동상 모드 피드백에 의해 결정되는 저항 소자 R303, R304의 접속점의 전압(중간 전압)이다.
여기서, 수학식 14에서, 양변의 대수(ln)를 취하면,
라는 관계식이 얻어진다.
또, m은 마스터 블록(302) 내의 MOS 트랜지스터의 사이즈 비(m:1/m)에 있어서의 m을 뜻하고 있다.
이상의 결과로부터, 컨덕턴스 Gm1(=Gm2)은 마스터 블록(302)에 의해 결정되며, 또한, 지수 변환 특성의 기울기는 슬레이브 블록(303) 내에서 컨덕턴스 Gm2를 사용함으로써 결정된다. 또한, 동상 기준 전압 Vcom1은 마스터 블록(302) 및 슬레이브 블록(303)의 쌍방에 입력되며, 지수 변환 특성의 절편을 결정한다.
이러한 동작은 도 11의 제3 및 제4 사분면으로 표시된다.
즉, 지수 변환 회로의 가변 범위를 결정하는 지수 변환 특성의 기울기는 마스터 블록(302) 내의 MOS 트랜지스터의 사이즈 비(m:1/m)와 기준 입력 전압 Vref에 의해 결정되기 때문에, 능동 소자의 특성 변동이나 온도 변동 등에 의존하지 않게 된다.
<실시예>
이하, 도 10의 지수 변환 회로를 이용한 가변 이득 증폭기(가변 이득 회로)의 실시예에 대하여 설명한다.
[제1 실시예]
도 12는 본 발명에 따른 가변 이득 증폭기를 이용한 시스템의 기본 구성을 나타내고 있다. 도 13은 도 12의 가변 이득 증폭기(10)의 구체예를 나타내고 있다.
이득 제어 회로(11)에서는 도 10에 도시한 지수 변환 회로가 그대로 사용된다. 또한, 본 예에서는, 가변 이득 증폭기(10)는 MOS 트랜지스터 M401, M402, M403, 저항 소자 Ri401, Ri402, r401, r402 및 캐패시터 C로 구성된다.
이 시스템에서는, 우선, 제어 전압 Vc가 이득 제어 회로(지수 변환 회로: 11)에 입력되고, 또한, 이득 제어 회로(11)에 의해 이득 제어 신호 ln Vc(또는, ln (Icont))가 생성된다. 한편, 가변 이득 증폭기(10)에서는 입력 신호 INp, INm에 기초하여 출력 신호 Outp, Outm이 생성된다.
여기서, 가변 이득 증폭기(10)에는 이득 제어 회로(11)로부터 출력되는 이득 제어 신호 ln Vc(또는, ln (Icont))가 입력되기 때문에, 가변 이득 증폭기(10)의 이득은 이득 제어 신호 ln Vc(또는, ln (Icont))에 기초하여 변화한다. 즉, 이득 제어 신호 ln Vc(또는, ln (Icont))에 의해, MOS 트랜지스터 M402, M403의 게이트 전압인 바이어스 전압 Vbias를 변화시키면, 가변 이득 증폭기(10)의 이득을 자유롭게 변화시킬 수 있다.
[제2 실시예]
도 14는 본 발명에 따른 가변 이득 증폭기를 이용한 시스템의 기본 구성을 나타내고 있다.
이득 제어 회로(11)로서는 도 10에 도시한 지수 변환 회로가 그대로 사용된다. 또한, 본 예에서는 설명을 간략화하기 위해, 가변 이득 증폭기(502)는 싱글 입력으로 동작하는 것으로 하고, MOS 트랜지스터 M503, M504, 저항 소자 Rin, RL 및 캐패시터 C로 구성된다. Vin은 가변 이득 증폭기(502)의 입력 신호, Vout은 가변 이득 증폭기의 출력 신호이고, 가변 이득 증폭기(502)의 이득은 이득 제어 신호 Ibias(=ln Vc)에 의해 제어된다.
기준 블록(301)은 바이어스 회로(501) 및 MOS 트랜지스터 M507, M300으로 구성된다. MOS 트랜지스터 M300에는 전류 Iref가 흐르고, MOS 트랜지스터 M300의 드레인 전압은 기준 전압 Vcom1로서 출력된다.
바이어스 회로(501)는 MOS 트랜지스터 M501, M502, M505, M506 및 저항 소자 Rs로 구성된다. MOS 트랜지스터 M501과 MOS 트랜지스터 M502의 사이즈 비(구동력비)는 1:4로 설정된다. 여기서, 도 14 중, W/L은 채널 폭/채널 길이를 나타내고 있다.
그런데, 이러한 경우에 있어서, 가변 이득 증폭기(502) 내의 MOS 트랜지스터 M504의 사이즈(구동력)가 4NW/L로 설정되어 있으면, 바이어스 회로(501)와 가변 이득 증폭기(502)의 관계는 이하의 수학식 16으로 나타낸 바와 같게 된다.
여기서, Rs는 바이어스 회로(501) 내의 저항 소자 Rs의 저항치, RL은 가변 이득 증폭기(502) 내의 저항 소자 RL의 저항치이다. 또한, N은 MOS 트랜지스터의 사이즈 비에 의해 결정되는 값이다.
이와 같이, 본 발명의 지수 변환 회로를 이용하여 가변 이득 증폭기(502)의 이득 제어를 행하면, 가변 이득 증폭기(502)의 이득의 가변 범위 및 그 이득 특성이 MOS 트랜지스터의 특성 변화나 온도 변화에 대하여 잘 변동되지 않는다.
또, 도 14의 가변 이득 증폭기(502)에서, 바이어스 회로(501) 내의 MOS 트랜지스터 M501, M502 및 가변 이득 증폭기(502) 내의 MOS 트랜지스터 M503, M504를 각각 강반전 영역 내에서 동작시키고, 또한, 가변 이득 증폭기(502)의 바이어스 전류 Ibias를 이득 제어 회로(지수 변환 회로: 11)에 의해 1∼10배의 범위에서 변화시킨 경우에는, 가변 이득 증폭기(502)는 10㏈분의 이득 변화를 실현할 수 있다.
이것에 대하여, 도 14의 가변 이득 증폭기(502)에서, 바이어스 회로(501) 내의 MOS 트랜지스터 M501, M502 및 가변 이득 증폭기(502) 내의 MOS 트랜지스터 M503, M504를 각각 약반전 영역에서 동작시키고, 또한, 가변 이득 증폭기(502)의 바이어스 전류 Ibias를 이득 제어 회로(지수 변환 회로: 11)에 의해 1∼10배의 범위에서 변화시킨 경우에는, 가변 이득 증폭기(502)는 20㏈분의 이득 변화를 실현할 수 있다.
[제3 실시예]
MOS 트랜지스터의 동작 특성은 바이어스 전압에 의해 변화(약반전 영역←→강반전 영역)되기 때문에, 하나의 가변 이득 증폭기(502)만으로 시스템을 구성한 경우, 광범위한 이득 변화를 실현하는 것이 곤란해진다.
이 문제를 해결하는 실시예에 대하여 설명한다.
도 15는 본 발명에 따른 가변 이득 증폭기를 이용한 시스템의 기본 구성을 나타내고 있다.
이 시스템의 특징은 복수개의 가변 이득 증폭기(Variable Gain Amplifier=VGA)를 직렬 접속하고, 광범위한 이득 변화를 실현한 점에 있다. 이득 제어 회로(11A, 11B)로서는 도 10에 도시한 지수 변환 회로가 그대로 사용된다.
전반의 복수개(본 예에서는, 2개)의 가변 이득 증폭기 VGA의 이득은 이득 제어 회로(11A) 및 기준 블록(301A)에 의해 생성되는 이득 제어 신호 Ibias(squ.)에 의해 제어된다. 즉, 파선(601)으로 둘러싼 부분에서는, 2개의 가변 이득 증폭기 VGA는 이득 제어 회로(11A) 및 기준 블록(바이어스 회로: 301A)에 의해 강반전 영역 내에서 동작한다.
이것에 대하여, 후반의 복수개(본 예에서는, 3개)의 가변 이득 증폭기 VGA의 이득은 이득 제어 회로(11B) 및 기준 블록(301B)에 의해 생성되는 이득 제어 신호 Ibias(exp.)에 의해 제어된다. 즉, 파선(602)으로 둘러싼 부분에서는, 3개의 가변 이득 증폭기 VGA는 이득 제어 회로(11B) 및 기준 블록(바이어스 회로: 301B)에 의해 약반전 영역에서 동작한다.
결과로서, 도 15에 도시된 이득 제어 회로(지수 변환 회로) 및 가변 이득 증폭기로 구성되는 시스템에서는 80㏈분의 이득 변화를 실현하는 것이 가능해지고, 예를 들면, 이 시스템을 CDMA 방식의 수신기의 IF단의 가변 이득 증폭기 등에 적용할 수 있다. 또한, 증폭기의 조합을 바꿈으로써, 여러 가지 이득의 증폭기를 구성할 수 있다.
이상, 설명한 바와 같이, 본 발명의 지수 변환 회로에 따르면, 집적 회로의 제조 과정이나, 온도 변동 등에 따라 지수 변환 회로를 구성하는 능동 소자의 특성에 변동이 생긴 경우에도, 이에 따라 제어 입력 신호에 대한 지수 변환 특성이 영향을 받지는 않는다. 또한, 이 지수 변환 회로를 가변 이득 회로(가변 이득 증폭기)에 적용함으로써, 집적 회로로서 칩 내에 실현된 가변 이득 회로라도 이득의 가변 범위를 원하는 범위로 설정하는 것이 가능해진다.

Claims (21)

  1. 제1 이득 제어 신호에 기초하여 제1 및 제2 기준 입력 전압을 각각 제1 및 제2 차동 출력 전압으로 변환하는 제1 전압 변환 회로,
    상기 제1 차동 출력 전압에 대하여 지수 함수적으로 변화하는 제1 출력 전류를 생성하는 제1 지수 변환 소자,
    상기 제2 차동 출력 전압에 대하여 지수 함수적으로 변화하는 제2 출력 전류를 생성하는 제2 지수 변환 소자,
    상기 제1 및 제2 출력 전류의 비에 따라 상기 제1 이득 제어 신호를 변화시키는 전류 비교 회로,
    상기 제1 이득 제어 신호에 기초하여 제어 입력 전압 및 상기 제1 기준 입력 전압을 각각 제3 및 제4 차동 출력 전압으로 변환하는 제2 전압 변환 회로, 및
    상기 제3 또는 제4 차동 출력 전압 중 어느 것에 대하여 지수 함수적으로 변화하는 제3 출력 전류를 생성하는 제3 지수 변환 소자
    를 포함하는 것을 특징으로 하는 지수 변환 회로.
  2. 제1항에 있어서,
    상기 제1 및 제2 전압 변환 회로는, 각각, 동상 모드 검출 회로 및 동상 모드 피드백 회로를 갖는 것을 특징으로 하는 지수 변환 회로.
  3. 제2항에 있어서,
    상기 동상 모드 피드백 회로에는 기준 전압이 입력되고, 상기 기준 전압은 온도 특성을 갖는 기준 입력 전류의 대수가 되도록 구성되는 대수 변환 소자를 더 포함하는 것을 특징으로 하는 지수 변환 회로.
  4. 제1항에 있어서,
    상기 제1 및 제2 지수 변환 소자는 각각 약반전 영역에서 동작하는 전계 효과 트랜지스터로 구성되는 것을 특징으로 하는 지수 변환 회로.
  5. 제1항에 있어서,
    상기 제1 및 제2 지수 변환 소자는 각각 바이폴라 트랜지스터로 구성되는 것을 특징으로 하는 지수 변환 회로.
  6. 제1 이득 제어 신호에 기초하여 제1 및 제2 기준 입력 전압을 각각 제1 및 제2 차동 출력 전압으로 변환하는 제1 전압 변환 회로,
    상기 제1 차동 출력 전압에 대하여 지수 함수적으로 변화하는 제1 출력 전류를 생성하는 제1 지수 변환 소자,
    상기 제2 차동 출력 전압에 대하여 지수 함수적으로 변화하는 제2 출력 전류를 생성하는 제2 지수 변환 소자,
    상기 제1 및 제2 출력 전류의 비에 따라 상기 제1 이득 제어 신호를 변화시키는 제1 전류 비교 회로,
    상기 제1 이득 제어 신호에 기초하여 제어 입력 전압 및 상기 제1 기준 입력 전압을 제3 및 제4 차동 출력 전압으로 각각 변환하는 제2 전압 변환 회로,
    상기 제3 및 제4 차동 출력 전압 중 어느 것에 대하여 지수 함수적으로 변화하는 제3 출력 전류를 생성하는 제3 지수 변환 소자, 및
    상기 지수 변환 회로의 상기 제3 출력 전류에 의해 이득이 제어되고, 상호 직렬 접속된 복수의 가변 이득 앰프
    를 포함하는 것을 특징으로 하는 가변 이득 회로.
  7. 제1 이득 제어 신호에 기초하여 제1 및 제2 기준 입력 전압을 각각 제1 및 제2 차동 출력 전압으로 변환하는 제1 전압 변환 회로,
    상기 제1 차동 출력 전압에 대하여 지수 함수적으로 변화하는 제1 출력 전류를 생성하는 제1 지수 변환 소자,
    상기 제2 차동 출력 전압에 대하여 지수 함수적으로 변화하는 제2 출력 전류를 생성하는 제2 지수 변환 소자,
    상기 제1 및 제2 출력 전류의 비에 따라 상기 제1 이득 제어 신호를 변화시키는 제1 전류 비교 회로,
    제2 이득 제어 신호에 기초하여 제3 기준 입력 전압 및 상기 제1 기준 입력 전압을 각각 제3 및 제4 차동 출력 전압으로 변환하는 제2 전압 변환 회로,
    상기 제3 차동 출력 전압에 대하여 지수 함수적으로 변화하는 제3 출력 전류를 생성하는 제3 지수 변환 소자,
    상기 제4 차동 출력 전압에 대하여 지수 함수적으로 변화하는 제4 출력 전류를 생성하는 제4 지수 변환 소자,
    상기 제3 및 제4 출력 전류의 비에 따라 상기 제2 이득 제어 신호를 변화시키는 제2 전류 비교 회로,
    제3 이득 제어 신호에 기초하여 상기 제2 기준 입력 전압 및 상기 제3 기준 입력 전압을 각각 제5 및 제6 차동 출력 전압으로 변환하는 제3 전압 변환 회로,
    상기 제5 또는 제6 차동 출력 전압과 상기 제2 이득 제어 신호와의 비에 따라 상기 제3 이득 제어 신호를 생성하는 전압 비교 회로,
    상기 제3 이득 제어 신호에 기초하여 제어 입력 전압 및 상기 제1 기준 입력 전압을 각각 제7 및 제8 차동 출력 전압으로 변환하는 제4 전압 변환 회로,
    제4 이득 제어 신호에 기초하여 상기 제어 입력 전압 및 상기 제1 기준 입력 전압을 제9 차동 출력 전압으로 변환하는 제5 전압 변환 회로, 및
    상기 제9 차동 출력 전압에 대하여 지수 함수적으로 변화하는 제5 출력 전류를 생성하는 제5 지수 변환 소자
    를 포함하고,
    상기 제7 또는 제8 차동 출력 전압 중 하나가 상기 제4 이득 제어 신호가 되고, 상기 제5 출력 전류를 상기 제어 입력 전압에 대하여 선형 또한 지수 함수적으로 변화시키는
    것을 특징으로 하는 지수 변환 회로.
  8. 제7항에 있어서,
    상기 제1, 제2, 제3 및 제4 전압 변환 회로는, 각각, 동상 모드 검출 회로 및 동상 모드 피드백 회로를 갖는 것을 특징으로 하는 지수 변환 회로.
  9. 제7항에 있어서,
    상기 제3 및 제4 전압 변환 회로 내의 상기 동상 모드 피드백 회로에는 상기 제1 이득 제어 신호가 입력되는 것을 특징으로 하는 지수 변환 회로.
  10. 제7항에 있어서,
    상기 제1, 제2, 제3, 제4 및 제5 지수 변환 소자는 각각 약반전 영역에서 동작하는 전계 효과 트랜지스터로 구성되는 것을 특징으로 하는 지수 변환 회로.
  11. 제7항에 있어서,
    상기 제1, 제2, 제3, 제4 및 제5 지수 변환 소자는 각각 바이폴라 트랜지스터로 구성되는 것을 특징으로 하는 지수 변환 회로.
  12. 제1 이득 제어 신호에 기초하여 제1 및 제2 기준 입력 전압을 각각 제1 및 제2 차동 출력 전압으로 변환하는 제1 전압 변환 회로,
    상기 제1 차동 출력 전압에 대하여 지수 함수적으로 변화하는 제1 출력 전류를 생성하는 제1 지수 변환 소자,
    상기 제2 차동 출력 전압에 대하여 지수 함수적으로 변화하는 제2 출력 전류를 생성하는 제2 지수 변환 소자,
    상기 제1 및 제2 출력 전류의 비에 따라 상기 제1 이득 제어 신호를 변화시키는 제1 전류 비교 회로,
    제2 이득 제어 신호에 기초하여 제3 기준 입력 전압 및 상기 제1 기준 입력 전압을 각각 제3 및 제4 차동 출력 전압으로 변환하는 제2 전압 변환 회로,
    상기 제3 차동 출력 전압에 대하여 지수 함수적으로 변화하는 제3 출력 전류를 생성하는 제3 지수 변환 소자,
    상기 제4 차동 출력 전압에 대하여 지수 함수적으로 변화하는 제4 출력 전류를 생성하는 제4 지수 변환 소자,
    상기 제3 및 제4 출력 전류의 비에 따라 상기 제2 이득 제어 신호를 변화시키는 제2 전류 비교 회로,
    제3 이득 제어 신호에 기초하여 상기 제2 기준 입력 전압 및 상기 제3 기준 입력 전압을 각각 제5 및 제6 차동 출력 전압으로 변환하는 제3 전압 변환 회로,
    상기 제5 또는 제6 차동 출력 전압과 상기 제2 이득 제어 신호와의 비에 따라 상기 제3 이득 제어 신호를 생성하는 전압 비교 회로,
    상기 제3 이득 제어 신호에 기초하여 제어 입력 전압 및 상기 제1 기준 입력 전압을 각각 제7 및 제8 차동 출력 전압으로 변환하는 제4 전압 변환 회로,
    제4 이득 제어 신호에 기초하여 상기 제어 입력 전압 및 상기 제1 기준 입력 전압을 제9 차동 출력 전압으로 변환하는 제5 전압 변환 회로,
    상기 제9 차동 출력 전압에 대하여 지수 함수적으로 변화하는 제5 출력 전류를 생성하는 제5 지수 변환 소자, 및
    상기 제7 및 제8 차동 출력 전압 중 하나가 상기 제4 이득 제어 신호가 되고, 상기 제5 출력 전류를 상기 제어 입력 전압에 대하여 선형 또한 지수 함수적으로 변화시킴과 함께, 상기 지수 변환 회로의 상기 제5 출력 전류에 의해 이득이 제어되는 상호 직렬 접속되는 복수의 가변 이득 증폭기
    를 포함하는 것을 특징으로 하는 가변 이득 회로.
  13. 복수의 마스터 지수 변환 회로,
    상기 복수의 마스터 지수 변환 회로 각각의 출력 신호, 복수의 기준 입력 전압 및 제어 입력 전압이 입력되고, 소정의 함수에 따라 상기 제어 입력 전압을 변환하는 다항식 회로, 및
    상기 다항식 회로의 출력 전압이 입력되는 슬레이브 지수 변환 회로
    를 포함하고,
    상기 복수의 마스터 지수 변환 회로의 각각은
    이득 제어 신호에 기초하여 두개의 기준 입력 전압을 제1 및 제2 차동 출력 전압으로 변환하는 제1 전압 변환 회로,
    상기 제1 차동 출력 전압에 대하여 지수 함수적으로 변화하는 제1 출력 전류를 생성하는 제1 지수 변환 소자,
    상기 제2 차동 출력 전압에 대하여 지수 함수적으로 변화하는 제2 출력 전류를 생성하는 제2 지수 변환 소자, 및
    상기 제1 및 제2 출력 전류의 비에 따라서 상기 이득 제어 신호를 변화시키는 전류 비교 회로로 구성되고,
    상기 슬레이브 지수 변환 회로는
    상기 다항식 회로의 출력 전압에 기초하여 기준 전압 및 상기 제어 입력 전압을 제3 차동 출력 전압으로 변환하는 제2 전압 변환 회로, 및
    상기 제3 차동 출력 전압에 대하여 지수 함수적으로 변화하는 제3 출력 전류를 생성하는 제3 지수 변환 소자로 구성되는 것을 특징으로 하는 지수 변환 회로.
  14. 제13항에 있어서,
    상기 제1, 제2 및 제3 지수 변환 소자는 약반전 영역에서 동작하는 전계 효과 트랜지스터로 구성되는 것을 특징으로 하는 지수 변환 회로.
  15. 제13항에 있어서,
    상기 제1, 제2 및 제3 지수 변환 소자는 바이폴라 트랜지스터로 구성되는 것을 특징으로 하는 지수 변환 회로.
  16. 복수의 마스터 지수 변환 회로,
    상기 복수의 마스터 지수 변환 회로 각각의 출력 신호, 기준 입력 전압 및 제어 입력 전압이 입력되고, 소정의 함수에 따라 상기 제어 입력 전압을 변환하는 다항식 회로, 및
    상기 다항식 회로의 출력 전압이 입력되는 슬레이브 지수 변환 회로
    를 포함하고,
    상기 복수의 마스터 지수 변환 회로의 각각은
    이득 제어 신호에 기초하여 두개의 기준 입력 전압을 제1 및 제2 차동 출력 전압으로 변환하는 제1 전압 변환 회로,
    상기 제1 차동 출력 전압에 대하여 지수 함수적으로 변화하는 제1 출력 전류를 생성하는 제1 지수 변환 소자,
    상기 제2 차동 출력 전압에 대하여 지수 함수적으로 변화하는 제2 출력 전류를 생성하는 제2 지수 변환 소자, 및
    상기 제1 및 제2 출력 전류의 비에 따라서 상기 이득 제어 신호를 변화시키는 전류 비교 회로로 구성되고,
    상기 슬레이브 지수 변환 회로는
    상기 다항식 회로의 출력 전압에 기초하여 기준 전압 및 상기 제어 입력 전압을 제3 차동 출력 전압으로 변환하는 제2 전압 변환 회로, 및
    상기 제3 차동 출력 전압에 대하여 지수 함수적으로 변화하는 제3 출력 전류를 생성하는 제3 지수 변환 소자로 구성되고,
    또한, 상기 지수 변환 회로의 상기 제3 출력 전류에 의해 이득이 제어되는 상호 직렬접속되는 복수의 가변 이득 앰프를 갖는 것을 특징으로 하는 가변 이득 회로.
  17. 제1 이득 제어 신호에 기초하여 제1 및 제2 기준 입력 전압을 각각 제1 및 제2 차동 출력 전압으로 변환하는 제1 전압 변환 회로,
    상기 제1 차동 출력 전압에 대하여 지수 함수적으로 변화하는 제1 출력 전류를 생성하는 제1 지수 변환 소자,
    상기 제2 차동 출력 전압에 대하여 지수 함수적으로 변화하는 제2 출력 전류를 생성하는 제2 지수 변환 소자,
    상기 제1 및 제2 출력 전류의 비에 따라 상기 제1 이득 제어 신호를 변화시키는 전류 비교 회로,
    상기 제1 이득 제어 신호에 기초하여 제어 입력 전압 및 상기 제1 기준 입력 전압을 각각 제3 및 제4 차동 출력 전압으로 변환하는 제2 전압 변환 회로,
    상기 제3 또는 제4 차동 출력 전압에 대하여 지수 함수적으로 변화하는 제3 출력 전류를 생성하는 제3 지수 변환 소자를 포함하는 지수 변환 회로와,
    게이트 및 드레인이 상호 접속되고, 소스가 접지점에 접속되며, 제1항에 기재된 지수 변환 회로의 제2 이득 제어 신호가 바이어스 신호로서 상기 게이트에 제공되는 제1 전계 효과 트랜지스터,
    제1 입력 신호에 기초하여 제1 출력 신호를 출력하는 제2 전계 효과 트랜지스터, 상기 제2 전계 효과 트랜지스터와 함께 차동 증폭 회로를 구성하는 제3 전계 효과 트랜지스터,
    상기 제1 전계 효과 트랜지스터의 게이트와 상기 제2 전계 효과 트랜지스터의 게이트 사이에 접속되는 제1 저항 소자, 및
    상기 제1 전계 효과 트랜지스터의 게이트와 상기 제3 전계 효과 트랜지스터의 게이트 사이에 접속되는 제2 저항 소자
    를 포함하고,
    상기 제1 전계 효과 트랜지스터는 강반전 영역에서 동작하며, 그 이득은 상기 제2 이득 제어 신호에 의해 제어되는
    것을 특징으로 하는 가변 이득 회로.
  18. 제1 이득 제어 신호에 기초하여 제1 및 제2 기준 입력 전압을 각각 제1 및 제2 차동 출력 전압으로 변환하는 제1 전압 변환 회로,
    상기 제1 차동 출력 전압에 대하여 지수 함수적으로 변화하는 제1 출력 전류를 생성하는 제1 지수 변환 소자,
    상기 제2 차동 출력 전압에 대하여 지수 함수적으로 변화하는 제2 출력 전류를 생성하는 제2 지수 변환 소자,
    상기 제1 및 제2 출력 전류의 비에 따라 상기 제1 이득 제어 신호를 변화시키는 전류 비교 회로,
    상기 제1 이득 제어 신호에 기초하여 제어 입력 전압 및 상기 제1 기준 입력 전압을 각각 제3 및 제4 차동 출력 전압으로 변환하는 제2 전압 변환 회로,
    상기 제3 또는 제4 차동 출력 전압 중 어느 것에 대하여 지수 함수적으로 변화하는 제3 출력 전류를 생성하는 제3 지수 변환 소자를 갖는 지수 변환 회로,
    게이트 및 드레인이 상호 접속되고, 소스가 접지점에 접속되며, 제1항에 기재된 지수 변환 회로의 제2 이득 제어 신호가 바이어스 신호로서 상기 게이트에 제공되는 제1 전계 효과 트랜지스터,
    제1 입력 신호에 기초하여 제1 출력 신호를 출력하는 제2 지수 전계 효과 트랜지스터, 상기 제2 지수 전계 효과 트랜지스터와 함께 차동 증폭 회로를 구성하는 제3 전계 효과 트랜지스터,
    상기 제1 전계 효과 트랜지스터의 게이트와 상기 제2 전계 효과 트랜지스터의 게이트 사이에 접속되는 제1 저항 소자, 및
    상기 제1 전계 효과 트랜지스터의 게이트와 상기 제3 전계 효과 트랜지스터의 게이트 사이에 접속되는 제2 저항 소자
    를 포함하고,
    상기 제1 전계 효과 트랜지스터는 강반전 영역에서 동작하며, 그 이득은 상기 제2 이득 제어 신호에 의해 제어되는
    것을 특징으로 하는 가변 이득 회로.
  19. 상호 직렬로 접속되는 제1 가변 이득 회로와 제2 가변 이득 회로로 이루어지는 가변 이득 회로 시스템에서,
    상기 제1 및 제2 가변 이득 회로는 각각,
    제1 이득 제어 신호에 기초하여 제1 및 제2 기준 입력 전압을 각각 제1 및 제2 차동 출력 전압으로 변환하는 제1 전압 변환 회로,
    상기 제1 차동 출력 전압에 대하여 지수 함수적으로 변화하는 제1 출력 전류를 생성하는 제1 지수 변환 소자,
    상기 제2 차동 출력 전압에 대하여 지수 함수적으로 변화하는 제2 출력 전류를 생성하는 제2 지수 변환 소자,
    상기 제1 및 제2 출력 전류의 비에 따라 상기 제1 이득 제어 신호를 변화시키는 전류 비교 회로,
    상기 제1 이득 제어 신호에 기초하여 제어 입력 전압 및 상기 제1 기준 입력 전압을 각각 제3 및 제4 차동 출력 전압으로 변환하는 제2 전압 변환 회로를 갖는 지수 변환 회로,
    게이트 및 드레인이 상호 접속되고, 소스가 접지점에 접속되며, 또한 상기 지수 변환 회로의 제2 이득 제어 신호가 바이어스 신호로서 상기 게이트에 제공되는 제1 전계 효과 트랜지스터,
    제1 입력 신호에 기초하여 제1 출력 신호를 출력하는 제2 지수 전계 효과 트랜지스터와, 상기 제2 지수 전계 효과 트랜지스터와 함께 차동 증폭 회로를 구성하고, 제2 입력 신호에 기초하여 제2 출력 신호를 출력하는 제3 지수 전계 효과 트랜지스터,
    상기 제1 전계 효과 트랜지스터의 게이트와 상기 제2 전계 효과 트랜지스터의 게이트 사이에 접속되는 제1 저항 소자, 및
    상기 제1 전계 효과 트랜지스터의 게이트와 상기 제3 전계 효과 트랜지스터의 게이트 사이에 접속되는 제2 저항 소자
    를 포함하고,
    상기 제1 전계 효과 트랜지스터는 약반전 영역에서 동작하며, 그 이득은 상기 제2 이득 제어 신호에 의해 제어되는 것을 특징으로 하는 가변 이득 회로 시스템.
  20. 제1 이득 제어 신호에 기초하여 제1 및 제2 기준 입력 전압을 각각 제1 및 제2 차동 출력 전압으로 변환하는 제1 전압 변환 회로,
    상기 제1 차동 출력 전압에 대하여 지수 함수적으로 변화하는 제1 출력 전류를 생성하는 제1 지수 변환 소자,
    상기 제2 차동 출력 전압에 대하여 지수 함수적으로 변화하는 제2 출력 전류를 생성하는 제2 지수 변환 소자,
    상기 제1 및 제2 출력 전류의 비에 따라 상기 제1 이득 제어 신호를 변화시키는 전류 비교 회로,
    상기 제1 이득 제어 신호에 기초하여 제어 입력 전압 및 상기 제1 기준 입력 전압을 각각 제3 및 제4 차동 출력 전압으로 변환하는 제2 전압 변환 회로,
    상기 제3 또는 제4 차동 출력 전압 중 어느 것에 대하여 지수 함수적으로 변화하는 제3 출력 전류를 생성하는 지수 변환 소자를 갖는 지수 변환 회로,
    게이트 및 드레인이 상호 접속되고, 소스가 접지점에 접속되며, 또한 상기 지수 변환 회로의 제2 이득 제어 신호가 바이어스 신호로서 상기 게이트에 제공되는 제1 전계 효과 트랜지스터,
    제1 입력 신호에 기초하여 제1 출력 신호를 출력하는 제2 전계 효과 트랜지스터와, 상기 제2 지수 전계 효과 트랜지스터와 함께 차동 증폭 회로를 구성하는 제3 전계 효과 트랜지스터,
    상기 제1 전계 효과 트랜지스터의 게이트와 상기 제2 전계 효과 트랜지스터의 게이트 사이에 접속되는 제1 저항 소자, 및
    상기 제1 전계 효과 트랜지스터의 게이트와 상기 제3 전계 효과 트랜지스터의 게이트 사이에 접속되는 제2 저항 소자
    를 포함하는 것을 특징으로 하는 가변 이득 회로.
  21. 제1 이득 제어 신호에 기초하여 제1 및 제2 기준 입력 전압을 각각 제1 및 제2 차동 출력 전압으로 변환하는 제1 전압 변환 회로,
    상기 제1 차동 출력 전압에 대하여 지수 함수적으로 변화하는 제1 출력 전류를 생성하는 제1 지수 변환 소자,
    상기 제2 차동 출력 전압에 대하여 지수 함수적으로 변화하는 제2 출력 전류를 생성하는 제2 지수 변환 소자,
    상기 제1 및 제2 출력 전류의 비에 따라 상기 제1 이득 제어 신호를 변화시키는 전류 비교 회로,
    상기 제1 이득 제어 신호에 기초하여 제어 입력 전압 및 상기 제1 기준 입력 전압을 각각 제3 및 제4 차동 출력 전압으로 변환하는 제2 전압 변환 회로,
    상기 제3 또는 제4 차동 출력 전압 중 어느 것에 대하여 지수 함수적으로 변화하는 제3 출력 전류를 생성하는 제3 지수 변환 소자를 갖는 지수 변환 회로,
    게이트 및 드레인이 상호 접속되고, 소스가 접지점에 접속되며, 또한 상기 지수 변환 회로로부터 출력되는 제2 이득 제어 신호가 바이어스 신호로서 상기 게이트에 제공되는 제1 전계 효과 트랜지스터,
    제1 입력 신호에 기초하여 제1 출력 신호를 출력하는 제2 전계 효과 트랜지스터, 및
    상기 제1 전계 효과 트랜지스터의 게이트와 상기 제2 전계 효과 트랜지스터의 게이트 사이에 접속되는 저항 소자
    를 포함하는 것을 특징으로 하는 가변 이득 회로.
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