JP2002092541A - 指数変換回路及びこれを用いた可変利得回路 - Google Patents

指数変換回路及びこれを用いた可変利得回路

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Abstract

(57)【要約】 【課題】 素子特性の変動によらず、安定した指数関数
的利得制御を実現する。 【解決手段】 マスターブロック（第１の指数変換回
路）３０２では、同相基準電圧Ｖｃｏｍ１と基準電圧Ｖ
ｃｏｍ２に基づいて指数変換特性を決定する。スレーブ
ブロック（第２の指数変換回路）３０３では、マスター
ブロック３０２により決定された指数変換特性を利用
し、かつ、同相基準電圧Ｖｃｏｍ１と基準電圧Ｖｃｏｍ
３に基づいて、制御電圧Ｖｃを利得制御信号ｌｎ（Ｉｃ
ｏｎｔ）を生成する。この利得制御信号ｌｎ（Ｉｃｏｎ
ｔ）を用いて、例えば、可変利得アンプの利得を制御す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、利得制御信号に基
づいて可変利得アンプの利得（ゲイン）を指数関数的に
変化させる機能を有する指数変換回路に関する。
【０００２】
【従来の技術】近年、携帯電話機に代表される移動体通
信機器の開発が盛んに行われている。これらの移動体通
信機器は、移動時に、ユーザに持ち運ばれることが前提
となるため、小型、かつ、軽量であることが重要とな
る。
【０００３】従って、現在では、移動体通信機器は、複
数の個別部品（機能）の組み合せから構成されることは
ほとんどなく、これら複数の機能を混載したＡＳＩＣに
より構成され、その結果、移動体通信機器の小型化及び
軽量化が実現されている。
【０００４】ところで、このような移動体通信機器は、
無線（電波）により情報のやりとりを行うため、当然
に、電波を送受信するための送受信回路を有している。
送受信回路のＩＦ（中間周波数）部には、可変利得アン
プ（ Variable Gain Amplifier）が配置され、この可変
利得アンプは、ＩＦ信号を適正なレベルに調整する機能
を有している。
【０００５】例えば、移動体通信方式の一つに、符号分
割多元接続（ＣＤＭＡ）方式がある。ＣＤＭＡ方式で
は、移動局における送信電力の制御が必須となるため、
ＩＦ部に使用される可変利得アンプには、７０ｄＢ以上
の広範囲な利得（ゲイン）制御が要求される。
【０００６】一般に、可変利得アンプにより、このよう
な広範囲の利得制御を行うには、利得制御信号（ Gain
Control Signal ）に対して、指数関数的に信号レベル
を調整することが必要とされる。また、利得制御を容易
にするため、制御入力信号とデシベル表示出力信号との
関係が広範囲で線形であることが重要となる。
【０００７】また、携帯電話機は、移動時に、ユーザに
持ち運ばれることが前提であるため、それに使用される
可変利得アンプの利得は、使用環境の変化に起因する温
度変化に対する依存性が小さいことが望まれる。また、
集積回路の製造プロセスに起因するＭＯＳトランジスタ
の閾値のばらつきによって引き起こされる利得誤差も抑
えなければならない。
【０００８】しかしながら、例えば、可変利得アンプの
利得（ゲイン）を利得制御信号に対して指数関数的に変
化させる特性を常に維持すること、及び、制御入力信号
に対してデシベル表示出力信号を線形に変化させること
は、以下に説明する理由により非常に難しくなってい
る。
【０００９】まず、可変利得アンプについて説明する。
図１６に示すように、可変利得アンプ及びその利得制御
回路は、ＭＯＳトランジスタ（ＣＭＯＳ回路）から構成
される。
【００１０】ここで、ＭＯＳトランジスタは、一般的に
は、２乗特性領域(強反転領域)内で用いられるが、サブ
スレシホールド領域(弱反転領域)内でも用いることがで
きる。この場合、ＭＯＳトランジスタは、指数関数的な
動作を行い、その伝達特性は、近似的に、以下のように
記述できる。
【００１１】
【数１】
【００１２】なお、式(１)において、ＩＤは、ＭＯＳト
ランジスタのドレイン電流、Ｗは、ＭＯＳトランジスタ
のチャネル幅、Ｌは、ＭＯＳトランジスタのチャネル
長、Ｖ ＧＳは、ＭＯＳトランジスタのゲートとソースの
間の電圧、ＶＴは、熱電圧、ｎは、定数である。また、
ｋｘは、ＭＯＳトランジスタのコンダクタンスに関わる
値を有し、定数ｎと共に、集積回路の製造プロセスに依
存する。
【００１３】ところで、図１６において、可変利得アン
プ７０２は、バイアス電流Ｉｂｉａｓによってその利得
を可変できる。また、バイアス電流Ｉｂｉａｓは、利得
制御回路（ Gain Control Circuit ）７０１内のカレン
トミラー回路Ｍ７０２，Ｍ７０３により、ＭＯＳトラン
ジスタＭ７０１のドレイン電流ＩＤに等しくなる。
【００１４】一方、利得制御回路７０１内のＭＯＳトラ
ンジスタＭ７０１を弱反転領域で動作させ、ＭＯＳトラ
ンジスタＭ７０１のゲートに利得制御信号Ｖｃを与えれ
ば、ＭＯＳトランジスタＭ７０１のドレイン電流Ｉ
Ｄは、利得制御信号Ｖｃの変化に応じて指数関数的に変
化する。
【００１５】つまり、結果として、可変利得アンプ７０
２の利得は、利得制御信号Ｖｃの変化に応じて指数関数
的に変化することになる。
【００１６】しかしながら、図１６の回路では、式
（１）の特性を直接的に使用するために、以下に述べる
問題が発生する。
【００１７】即ち、式（１）の両辺の対数をとると、
【数２】 となる。
【００１８】ここで、上述したように、式（２）におい
て、ｋｘは、集積回路の製造プロセスの影響を受けるた
め、ＭＯＳトランジスタの伝達特性（式（２））、即
ち、指数変換特性が集積回路の製造プロセス、具体的に
は、その製造プロセス時に生じる膜厚や加工のばらつき
などにより変動することになる。
【００１９】また、式(２)の右辺第３項は、指数変換特
性（指数関数の特性）を決定する。しかし、熱電圧ＶＴ
は、温度依存性を持つために、利得制御回路７０１内の
ＭＯＳトランジスタＭ７０１，Ｍ７０２，Ｍ７０３に温
度変化が生じた場合には、この温度変化に依存して、指
数変換特性も変動する。結果として、可変利得アンプ７
０２の利得の可変範囲（利得特性）が変動する。
【００２０】なお、図１６の利得制御回路７０１におい
て、仮に、ＭＯＳトランジスタ７０１の代わりに、バイ
ポーラトランジスタを使用したとしても、上記と同様の
理由により、指数変換特性（指数関数の特性）が温度依
存性を持ってしまう。
【００２１】従って、能動素子の指数変換特性を直接的
に可変利得アンプ７０２に使用した場合には、環境条件
の変化（温度変化）や集積回路の製造プロセスなどに起
因して、指数変換特性に誤差が生じ、所望の指数変換特
性を得ることができない。
【００２２】また、無線受信機に使用される可変利得ア
ンプ７０２に関しては、制御入力信号に対してデシベル
表示出力信号を線形に変化させることが重要となる。ま
た、指数変換特性の温度依存性が小さいこと、及び、指
数変換特性が集積回路の製造プロセスに起因する能動素
子の特性変動の影響を受けないことも必要となる。
【００２３】このように、能動素子（ＭＯＳトランジス
タ）の指数関数的な動作（特性）を直接的に可変利得ア
ンプ７０２の制御に用いる場合には、可変利得アンプ７
０２は、その能動素子の温度環境の変化や、集積回路の
製造プロセスに起因する能動素子の特性変化などが原因
となり、利得制御信号Ｖｃの可変範囲に対する可変利得
アンプ７０２の利得の可変範囲（利得特性）を一定に保
つことができなくなる。
【００２４】このようなことから、無線通信機器におい
て利得制御を行う場合には、制御の容易化の観点から、
利得制御信号に対して利得を指数関数的に変化させるこ
と、即ち、利得制御信号の変化とデシベル表示である利
得の変化との関係が線形であることが要求される。ま
た、かかる場合においては、温度に対する利得特性の変
化率が一定であること、利得特性が集積回路の製造プロ
セスに起因する能動素子の特性変動によって変化しない
ことなどが要求され、これらの要求を実現する利得制御
回路の実現が望まれている。
【００２５】
【発明が解決しようとする課題】上述したように、従来
の可変利得アンプ及びその利得を制御する利得制御回路
においては、能動素子の特性変動や温度変動などに起因
して可変利得アンプの利得特性が変化するため、利得制
御信号の可変範囲に対する可変利得アンプの利得の可変
範囲（利得特性）を一定に保つことができないという問
題があった。
【００２６】本発明は、上記問題を解決するためになさ
れたもので、その目的は、制御入力信号を指数変換して
利得制御信号を生成する際に、集積回路の製造プロセス
に起因する能動素子の特性変動や、温度変動などの影響
を受け難い指数変換回路を実現すること、及び、この指
数変換回路を用いた可変利得回路（可変利得アンプ）を
提供することにある。
【００２７】
【課題を解決するための手段】本発明の指数変換回路
は、第１の利得制御信号に基づいて、第１及び第２の基
準入力電圧を第１及び第２の差動出力電圧に変換する第
１の電圧変換回路と、前記第１の差動出力電圧に対して
指数関数的に変化する第１の出力電流を生成する第１の
指数変換素子と、前記第２の差動出力電圧に対して指数
関数的に変化する第２の出力電流を生成する第２の指数
変換素子と、前記第１及び第２の出力電流の比に応じて
前記第１の利得制御信号を変化させる電流比較回路と、
前記第１の利得制御信号に基づいて、制御入力電圧及び
前記第１の基準入力電圧を第３及び第４の差動出力電圧
に変換する第２の電圧変換回路と、前記第３又は第４の
差動出力電圧に対して指数関数的に変化する第３の出力
電流を生成する第３の指数変換素子とを備える。
【００２８】前記第１及び第２の電圧変換回路は、それ
ぞれ、同相モード検出回路及び同相モードフィードバッ
ク回路を有し、前記同相モードフィードバック回路には
基準電圧が入力され、前記基準電圧は、温度特性を有す
る基準入力電流の対数となるように、対数変換素子から
構成される。
【００２９】前記第１及び第２の指数変換素子は、それ
ぞれ弱反転領域で動作する電界効果トランジスタから構
成される。また、前記第１及び第２の指数変換素子は、
それぞれバイポーラトランジスタから構成されていても
よい。
【００３０】本発明の可変利得回路は、上述の指数変換
回路と、この指数変換回路の前記第３の出力電流により
利得が制御される複数の可変利得アンプとを備え、前記
複数の可変利得アンプは、互いに直列接続されている。
【００３１】本発明の指数変換回路は、第１の利得制御
信号に基づいて、第１及び第２の基準入力電圧を第１及
び第２の差動出力電圧に変換する第１の電圧変換回路
と、前記第１の差動出力電圧に対して指数関数的に変化
する第１の出力電流を生成する第１の指数変換素子と、
前記第２の差動出力電圧に対して指数関数的に変化する
第２の出力電流を生成する第２の指数変換素子と、前記
第１及び第２の出力電流の比に応じて前記第１の利得制
御信号を変化させる第１の電流比較回路と、第２の利得
制御信号に基づいて、第３の基準入力電圧及び前記第１
の基準入力電圧を第３及び第４の差動出力電圧に変換す
る第２の電圧変換回路と、前記第３の差動出力電圧に対
して指数関数的に変化する第３の出力電流を生成する第
３の指数変換素子と、前記第４の差動出力電圧に対して
指数関数的に変化する第４の出力電流を生成する第４の
指数変換素子と、前記第３及び第４の出力電流の比に応
じて前記第２の利得制御信号を変化させる第２の電流比
較回路と、第３の利得制御信号に基づいて、前記第２の
基準入力電圧及び前記第３の基準入力電圧を第５及び第
６の差動出力電圧に変換する第３の電圧変換回路と、前
記第５又は第６の差動出力電圧と前記第２の利得制御信
号との比に応じて前記第３の利得制御信号を生成する電
圧比較回路と、前記第３の利得制御信号に基づいて、制
御入力電圧及び前記第１の基準入力電圧を第７及び第８
の差動出力電圧に変換する第４の電圧変換回路と、第４
の利得制御信号に基づいて、前記制御入力電圧及び前記
第１の基準入力電圧を第９の差動出力電圧に変換する第
５の電圧変換回路と、前記第９の差動出力電圧に対して
指数関数的に変化する第５の出力電流を生成する第５の
指数変換素子とを備え、前記第７又は第８の差動出力電
圧のうちの１つが前記第４の利得制御信号となり、前記
第５の出力電流を前記制御入力電圧に対して線形かつ指
数関数的に変化させる。
【００３２】前記第１、第２、第３及び第４の電圧変換
回路は、それぞれ、同相モード検出回路及び同相モード
フィードバック回路を有し、前記第３及び第４の電圧変
換回路内の前記同相モードフィードバック回路には、前
記第１の利得制御信号が入力される。
【００３３】前記第１、第２、第３、第４及び第５の指
数変換素子は、それぞれ弱反転領域で動作する電界効果
トランジスタから構成される。また、前記第１、第２、
第３、第４及び第５の指数変換素子は、それぞれバイポ
ーラトランジスタから構成されていてもよい。
【００３４】本発明の可変利得回路は、上述の指数変換
回路と、前記指数変換回路の前記第５の出力電流により
利得が制御される複数の可変利得アンプとを備え、前記
複数の可変利得アンプは、互いに直列接続されている。
【００３５】本発明の指数変換回路は、複数のマスター
指数変換回路と、前記複数のマスター指数変換回路の出
力信号、複数の基準入力電圧及び制御入力電圧が入力さ
れ、所定の関数に従って前記制御入力電圧を変換する多
項式回路と、前記多項式回路の出力電圧が入力されるス
レーブ指数変換回路とを備える。前記複数のマスター指
数変換回路の各々は、利得制御信号に基づいて、２つの
基準入力電圧を第１及び第２の差動出力電圧に変換する
第１の電圧変換回路と、前記第１の差動出力電圧に対し
て指数関数的に変化する第１の出力電流を生成する第１
の指数変換素子と、前記第２の差動出力電圧に対して指
数関数的に変化する第２の出力電流を生成する第２の指
数変換素子と、前記第１及び第２の出力電流の比に応じ
て前記利得制御信号を変化させる電流比較回路とから構
成される。前記スレーブ指数変換回路は、前記多項式回
路の出力電圧に基づいて、基準電圧及び前記制御入力電
圧を第３の差動出力電圧に変換する第２の電圧変換回路
と、前記第３の差動出力電圧に対して指数関数的に変化
する第３の出力電流を生成する第３の指数変換素子とか
ら構成される。
【００３６】前記第１、第２及び第３の指数変換素子
は、弱反転領域で動作する電界効果トランジスタ（ＭＯ
ＳＦＥＴ）から構成される。但し、前記第１、第２及び
第３の指数変換素子は、バイポーラトランジスタから構
成されていてもよい。
【００３７】本発明の可変利得回路は、上述の指数変換
回路と、前記指数変換回路の前記第３の出力電流により
利得が制御される複数の可変利得アンプとを備え、前記
複数の可変利得アンプは、互いに直列接続されている。
【００３８】以上の指数変換回路及び可変利得回路は、
電圧変換回路が理想的な線形回路であることを前提にし
ている。しかし、通常のＭＯＳトランジスタ又はバイポ
ーラトランジスタを用いて可変倍率の電圧変換回路を構
成すると、入出力特性が弱い非線形性を示すようにな
る。回路構成や用途によっては、この非線形性を無視し
て、電圧変換回路が線形動作を行っているものと仮定す
ることも可能であるが、システムにおいては線形性の要
求が非常に厳しい場合があり、かかる場合には、非線形
性の補正が必要となる。
【００３９】ここで、指数変換回路の入出力特性におい
て、デシベル表示の出力信号をＹ、同相モードフィード
バック量をＹ０、電圧変換回路の倍率をＧ、入力信号を
Ｘとすると、出力信号Ｙと入力信号Ｘが線形の関係にあ
る場合、 Ｙ ＝ Ｙ０ ＋ Ｇ・Ｘ と表すことができる。
但し、Ｙ０とＧは、回路形式と回路を構成する素子の素
子値によって決定される定数である。
【００４０】また、バイポーラトランジスタやＭＯＳト
ランジスタの弱反転領域を用いることにより、上述のよ
うな入出力関係式を得ることができるが、Ｙ０やＧは、
温度によって変化したり、また、製造プロセスの変動に
よって、設計時の値と異なる値になったりする。
【００４１】本発明の指数変換回路では、Ｙ０及びＧの
温度依存性を小さくでき、かつ、Ｙ０及びＧの製造プロ
セスによる影響を軽減できる。特に、本発明の指数変換
回路は、電圧変換回路の倍率Ｇを制御信号Ｚによって可
変とし、フィードバック回路を含むマスター指数変換回
路と実際に指数変換を行うスレーブ指数変換回路から構
成される。
【００４２】このような構成において、電圧変換回路
は、その利得（倍率）を可変することができるが、その
可変範囲を広く保ちつつ、かつ、広い入力信号レンジを
確保することは、非常に困難である。その結果、倍率Ｇ
は、制御信号Ｚのみならず、入力信号Ｘに対しても依存
し、変化する。この場合は、 Ｙ ＝ Ｙ０ ＋ Ｇ（Ｘ，
Ｚ）・Ｘ なる関係式を得ることができる。ここで、Ｇ
（Ｘ，Ｚ）は、倍率ＧがＸ及びＺの関数で表されること
を意味している。
【００４３】ところで、入力信号Ｘの変化に対する倍率
Ｇの変化を打ち消すように制御信号Ｚを与えれば、みか
け上、倍率Ｇが一定になる指数変換回路を実現すること
ができる。ここで、倍率Ｇを一定にするためのＺが一次
式で表されると仮定すると、Ｚ ＝ Ａ ＋ Ｂ・Ｘ なる
式を得ることができる。そして、目的の指数変換動作
（定数Ａ，Ｂの算出）は、２つのマスター指数変換回
路、入力信号Ｘが入力され、出力信号Ｚ（ ＝ Ａ ＋ Ｂ
・Ｘ ）を出力する一次式回路、及び、Ｘの指数変換を
実際に行うスレーブ指数変換回路により実行される。
【００４４】さらに、倍率Ｇを一定にするためのＺが二
次式で表されると仮定すると、Ｚ＝ Ａ ＋ Ｂ・Ｘ ＋
ＣＸ２ なる式を得ることができる。そして、目的の指
数変換動作（定数Ａ，Ｂ，Ｃの算出）は、３つのマスタ
ー指数変換回路、入力信号Ｘが入力され、出力信号Ｚ
（ ＝ Ａ ＋ Ｂ・Ｘ ＋ Ｃ・Ｘ２ ）を出力する二次式
回路、及び、Ｘの指数変換を実際に行うスレーブ指数変
換回路により実行される。
【００４５】このように、Ｇ（Ｘ，Ｚ）を一定にするた
めに、ＺをＸの多項式とする必要がある場合には、マス
ター指数変換回路を、多項式の次数よりも１つ多い数だ
け設ける。その結果、指数変換動作は、マスター指数変
換回路の出力信号に基づいて多項式が決定される多項式
回路と、この多項式回路により変換された信号によって
制御されたスレーブ指数変換回路とにより実現される。
【００４６】本発明の可変利得回路は、ゲート及びドレ
インが互いに接続され、ソースが接地点に接続され、前
記指数変換回路の前記第２の利得制御信号がバイアス信
号として前記ゲートに与えられる第１の電界効果トラン
ジスタと、差動増幅回路を構成し、第１及び第２の入力
信号に基づいて第１及び第２の出力信号を出力する第２
及び第３の電界効果トランジスタと、前記第１の電界効
果トランジスタのゲートと前記第２の電界効果トランジ
スタのゲートの間に接続される第１の抵抗素子と、前記
第１の電界効果トランジスタのゲートと前記第３の電界
効果トランジスタのゲートの間に接続される第２の抵抗
素子とを備え、前記第１の電界効果トランジスタは、強
反転領域で動作を行い、その利得は、前記第２の利得制
御信号により制御される。
【００４７】本発明の可変利得回路は、ゲート及びドレ
インが互いに接続され、ソースが接地点に接続され、前
記指数変換回路の前記第２の利得制御信号がバイアス信
号として前記ゲートに与えられる第１の電界効果トラン
ジスタと、差動増幅回路を構成し、第１及び第２の入力
信号に基づいて第１及び第２の出力信号を出力する第２
及び第３の電界効果トランジスタと、前記第１の電界効
果トランジスタのゲートと前記第２の電界効果トランジ
スタのゲートの間に接続される第１の抵抗素子と、前記
第１の電界効果トランジスタのゲートと前記第３の電界
効果トランジスタのゲートの間に接続される第２の抵抗
素子とを備え、前記第１の電界効果トランジスタは、弱
反転領域で動作を行い、その利得は、前記第２の利得制
御信号により制御される。
【００４８】本発明の可変利得回路は、上述の２つの可
変利得回路を互いに直列接続して使用するようにしても
よい。
【００４９】このように、本発明の指数変換回路によれ
ば、前記第１の指数変換回路が、前記第２の指数変換回
路の前記第２の指数変換特性を決定する。つまり、前記
第２の指数変換特性に基づいて、前記制御入力信号を前
記第２の利得制御信号に指数変換すれば、前記第２の利
得制御信号は、前記制御入力信号に対して能動素子の特
性変動や、温度変動などの影響を受け難くなる。
【００５０】従って、本発明の指数変換回路から出力さ
れる前記第２の利得制御信号を、例えば、可変利得回路
（可変利得アンプ）の制御信号として利用すれば、能動
素子の特性変動や、温度変動などに依存しない利得制御
を実現できる。
【００５１】
【発明の実施の形態】以下、図面を参照しながら、本発
明の指数変換回路とそれを用いた可変利得回路について
詳細に説明する。
【００５２】図１は、本発明の第１の実施の形態に関わ
る指数変換回路を示している。電圧変換回路１Ａには、
２つの基準入力電圧Ｖｒｅｆ１，Ｖｒｅｆ２が入力され
る。電圧変換回路１Ａは、利得制御信号Ｖｇｍｃｏｎｔ
により決定される倍率に基づいて、基準入力電圧Ｖｒｅ
ｆ１，Ｖｒｅｆ２を差動出力電圧Ｖｄ１，Ｖｄ２に変換
する。
【００５３】指数変換素子２Ａは、差動出力電圧Ｖｄ１
に対して指数関数的に変化する出力電流を生成し、指数
変換素子２Ｂは、差動出力電圧Ｖｄ２に対して指数関数
的に変化する出力電流を生成する。これら出力電流は、
電流比較回路３に入力される。電流比較回路３は、指数
変換素子２Ａ，２Ｂの出力電流の比に応じて利得制御信
号Ｖｇｍｃｏｎｔの値を変化させる。
【００５４】また、電圧変換回路１Ｂには、基準入力電
圧Ｖｒｅｆ１及び制御入力電圧Ｖｃが入力される。電圧
変換回路１Ｂは、利得制御信号Ｖｇｍｃｏｎｔにより決
定される倍率に基づいて、基準入力電圧Ｖｒｅｆ１及び
制御入力電圧Ｖｃを差動出力電圧Ｖｄ３，Ｖｄ４に変換
する。
【００５５】指数変換素子２Ｃは、電圧変換回路１Ｂの
２つの出力電圧のうちの一方、本例では、差動出力電圧
Ｖｄ１に対して指数関数的に変化する出力電流Ｉｏｕｔ
を生成する。出力電流Ｉｏｕｔは、制御入力電圧Ｖｃの
変化に対して指数関数的に変化する。
【００５６】図２は、本発明の第２の実施の形態に関わ
る指数変換回路を示している。本例の指数変換回路は、
電圧変換回路１Ａ，１Ｂが同相モード検出回路（ＣＭ
Ｄ）２１及び同相モードフィードバック回路（ＣＭＦ）
２０を有している点に特徴を有する。
【００５７】電圧変換回路１Ａには、２つの基準入力電
圧Ｖｒｅｆ１，Ｖｒｅｆ２が入力される。電圧変換回路
１Ａは、同相モード検出回路２１及び同相モードフィー
ドバック回路２０を有している。また、対数変換素子５
は、温度特性を有する基準入力電流Ｉｒｅｆの対数とな
る基準電圧Ｖｃｏｍ１を生成する。この基準電圧Ｖｃｏ
ｍ１は、同相モードフィードバック回路２０に与えられ
る。そして、電圧変換回路１Ａは、利得制御信号Ｖｇｍ
ｃｏｎｔにより決定される倍率に基づいて、基準入力電
圧Ｖｒｅｆ１，Ｖｒｅｆ２を差動出力電圧Ｖｄ１，Ｖｄ
２に変換する。
【００５８】指数変換素子２Ａは、差動出力電圧Ｖｄ１
に対して指数関数的に変化する出力電流を生成し、指数
変換素子２Ｂは、差動出力電圧Ｖｄ２に対して指数関数
的に変化する出力電流を生成する。これら出力電流は、
電流比較回路３に入力される。電流比較回路３は、指数
変換素子２Ａ，２Ｂの出力電流の比に応じて利得制御信
号Ｖｇｍｃｏｎｔの値を変化させる。
【００５９】また、電圧変換回路１Ｂには、基準入力電
圧Ｖｒｅｆ１及び制御入力電圧Ｖｃが入力される。電圧
変換回路１Ｂは、同相モード検出回路２１及び同相モー
ドフィードバック回路２０を有している。また、対数変
換素子５は、温度特性を有する基準入力電流Ｉｒｅｆの
対数となる基準電圧Ｖｃｏｍ１を生成する。この基準電
圧Ｖｃｏｍ１は、同相モードフィードバック回路２０に
与えられる。そして、電圧変換回路１Ｂは、利得制御信
号Ｖｇｍｃｏｎｔにより決定される倍率に基づいて、基
準入力電圧Ｖｒｅｆ１及び制御入力電圧Ｖｃを差動出力
電圧Ｖｄ３，Ｖｄ４に変換する。
【００６０】指数変換素子２Ｃは、電圧変換回路１Ｂの
２つの出力電圧のうちの一方、本例では、差動出力電圧
Ｖｄ１に対して指数関数的に変化する出力電流Ｉｏｕｔ
を生成する。出力電流Ｉｏｕｔは、制御入力電圧Ｖｃの
変化に対して指数関数的に変化する。
【００６１】なお、指数変換素子２Ａ，２Ｂ，２Ｃは、
例えば、弱反転領域で動作する電界効果トランジスタ
（ＭＯＳＦＥＴ）から構成できる。また、指数変換素子
２Ａ，２Ｂ，２Ｃは、電界効果トランジスタに代えて、
バイポーラトランジスタから構成することもできる。
【００６２】図３は、本発明の第３の実施の形態に関わ
る指数変換回路を示している。電圧変換回路１Ａには、
２つの基準入力電圧Ｖｒｅｆ１，Ｖｒｅｆ２が入力され
る。電圧変換回路１Ａは、図２の例と同様に、同相モー
ド検出回路及び同相モードフィードバック回路を有して
いる。電圧変換回路１Ａは、利得制御信号Ｖｇｍｃｏｎ
ｔ１により決定される倍率に基づいて、基準入力電圧Ｖ
ｒｅｆ１，Ｖｒｅｆ２を差動出力電圧Ｖｄ１，Ｖｄ２に
変換する。
【００６３】指数変換素子２Ａは、差動出力電圧Ｖｄ１
に対して指数関数的に変化する出力電流を生成し、指数
変換素子２Ｂは、差動出力電圧Ｖｄ２に対して指数関数
的に変化する出力電流を生成する。これら出力電流は、
電流比較回路３Ａに入力される。電流比較回路３Ａは、
指数変換素子２Ａ，２Ｂの出力電流の比に応じて利得制
御信号Ｖｇｍｃｏｎｔ１の値を変化させる。
【００６４】電圧変換回路１Ｂには、２つの基準入力電
圧Ｖｒｅｆ１，Ｖｒｅｆ３が入力される。電圧変換回路
１Ｂは、図２の例と同様に、同相モード検出回路及び同
相モードフィードバック回路を有している。電圧変換回
路１Ｂは、利得制御信号Ｖｇｍｃｏｎｔ２により決定さ
れる倍率に基づいて、基準入力電圧Ｖｒｅｆ１，Ｖｒｅ
ｆ３を差動出力電圧Ｖｄ３，Ｖｄ４に変換する。
【００６５】指数変換素子２Ｃは、差動出力電圧Ｖｄ３
に対して指数関数的に変化する出力電流を生成し、指数
変換素子２Ｄは、差動出力電圧Ｖｄ４に対して指数関数
的に変化する出力電流を生成する。これら出力電流は、
電流比較回路３Ｂに入力される。電流比較回路３Ｂは、
指数変換素子２Ｃ，２Ｄの出力電流の比に応じて利得制
御信号Ｖｇｍｃｏｎｔ２の値を変化させる。
【００６６】電圧変換回路１Ｃには、２つの基準入力電
圧Ｖｒｅｆ２，Ｖｒｅｆ３が入力される。電圧変換回路
１Ｃは、同相モード検出回路（ＣＭＤ）２１及び同相モ
ードフィードバック回路（ＣＭＦ）２０を有している。
同相モードフィードバック回路２０には、利得制御信号
Ｖｇｍｃｏｎｔ１が入力される。電圧変換回路１Ｃは、
利得制御信号Ｖｇｍｃｏｎｔ３により決定される倍率に
基づいて、基準入力電圧Ｖｒｅｆ２，Ｖｒｅｆ３を差動
出力電圧Ｖｄ５，Ｖｄ６に変換する。
【００６７】電圧比較回路４は、差動出力電圧Ｖｄ５，
Ｖｄ６のうちのいずれか一方（本例では、差動出力電圧
Ｖｄ６）と利得制御信号Ｖｇｍｃｏｎｔ２との比に応じ
て利得制御信号Ｖｇｍｃｏｎｔ３を生成する。
【００６８】電圧変換回路１Ｄには、基準入力電圧Ｖｒ
ｅｆ１と制御入力電圧Ｖｃが入力される。電圧変換回路
１Ｄは、同相モード検出回路（ＣＭＤ）２１及び同相モ
ードフィードバック回路（ＣＭＦ）２０を有している。
同相モードフィードバック回路２０には、利得制御信号
Ｖｇｍｃｏｎｔ１が入力される。電圧変換回路１Ｄは、
利得制御信号Ｖｇｍｃｏｎｔ３により決定される倍率に
基づいて、基準入力電圧Ｖｒｅｆ１及び制御入力電圧Ｖ
ｃを差動出力電圧Ｖｄ７，Ｖｄ８に変換する。
【００６９】なお、２つの差動出力電圧のうちの一つ
（本例では、Ｖｄ８）は、電圧変換回路１Ｅの利得（倍
率）を決定する利得制御信号Ｖｇｍｃｏｎｔ４となる。
【００７０】電圧変換回路１Ｅは、利得制御信号Ｖｇｍ
ｃｏｎｔ４により決定される倍率に基づいて、基準入力
電圧Ｖｒｅｆ１及び制御入力電圧Ｖｃを差動出力電圧に
変換する。指数変換素子２Ｅは、この差動出力電圧に対
して指数関数的に変化する出力電流Ｉｏｕｔを生成す
る。
【００７１】なお、指数変換素子２Ａ，２Ｂ，２Ｃ，２
Ｄ，２Ｅは、例えば、弱反転領域で動作する電界効果ト
ランジスタ（ＭＯＳＦＥＴ）から構成できる。また、指
数変換素子２Ａ，２Ｂ，２Ｃ，２Ｄ，２Ｅは、電界効果
トランジスタに代えて、バイポーラトランジスタから構
成することもできる。
【００７２】図４は、本発明の第４の実施の形態に関わ
る指数変換回路を示している。複数個（本例では、ｎ−
１個。但し、ｎは、３以上の自然数。）のマスター指数
変換回路６−１，６−２，６−３，・・・６−（ｎ−
１）の各々は、電圧変換回路１、指数変換素子２Ａ，２
Ｂ及び電流比較回路３を有している。
【００７３】マスター指数変換回路６−ｉ（ｉは、１〜
ｎ−１）内の電圧変換回路１Ａは、利得制御信号Ｖｇｍ
ｃｏｎｔ ｉに基づいて、２つの基準入力電圧Ｖｒｅｆ
１，Ｖｒｅｆ（ｉ＋２）を第１及び第２の差動出力電圧
に変換する。指数変換素子２Ａは、第１の差動出力電圧
に対して指数関数的に変化する第１の出力電流を生成
し、指数変換素子２Ｂは、第２の差動出力電圧に対して
指数関数的に変化する第２の出力電流を生成する。そし
て、電流比較回路３は、第１及び第２の出力電流の比に
基づいて、利得制御信号Ｖｇｍｃｏｎｔ ｉを生成す
る。
【００７４】複数個のマスター指数変換回路６−１，６
−２，６−３，・・・６−（ｎ−１）の出力信号Ｖｇｍ
ｃｏｎｔ１，Ｖｇｍｃｏｎｔ２，Ｖｇｍｃｏｎｔ３，・
・・Ｖｇｍｃｏｎｔ（ｎ−１）は、多項式回路（ polyn
omial circuit ）７に入力される。また、多項式回路７
には、複数個（ｎ個）の基準入力電圧Ｖｒｅｆ１，Ｖｒ
ｅｆ２、Ｖｒｅｆ３，・・・Ｖｒｅｆｎ及び制御入力電
圧Ｖｃが入力され、所定の関数に従って制御入力電圧Ｖ
ｃが変換される。
【００７５】スレーブ指数変換回路８は、電圧変換回路
１Ｂ及び指数変換素子２Ｃを有している。電圧変換回路
１Ｂは、多項式回路７の出力電圧に基づいて、基準電圧
及び制御入力電圧Ｖｃを差動出力電圧に変換する。指数
変換素子２Ｃは、この差動出力電圧に対して指数関数的
に変化する出力電流Ｉｏｕｔを生成する。
【００７６】なお、指数変換素子２Ａ，２Ｂ，２Ｃは、
例えば、弱反転領域で動作する電界効果トランジスタ
（ＭＯＳＦＥＴ）から構成できる。また、指数変換素子
２Ａ，２Ｂ，２Ｃは、電界効果トランジスタに代えて、
バイポーラトランジスタから構成することもできる。
【００７７】図５は、本発明の第５実施の形態に関わる
指数変換回路を示している。図６は、図５の電圧変換回
路１Ａ，１Ｂの例を示している。この指数変換回路で
は、１つのマスターブロック（マスター指数変換回路）
３０２によってスレーブブロック（スレーブ指数変換回
路）３０３の利得を制御している。
【００７８】マスターブロック３０２には、２つの基準
入力電圧Ｘ０，Ｘ１が入力され、これら基準入力電圧Ｘ
０，Ｘ１の差に基づいて利得制御信号（出力電圧）Ｚの
値が決定される。
【００７９】図５及び図６の電圧変換回路において、ス
レーブブロック３０３のデシベル表示の出力電流Ｙは、 Ｙ ＝ Ｙ０ ＋ Ｇ（Ｚ）・（Ｘ−Ｘ０） となる。
【００８０】この式は、マスターブロック３０２内の電
圧変換回路１Ａ及び指数変換素子２Ａ，２Ｂにより、以
下のように変換される。 Ｙ１ ＝ Ｙ０ ＋ Ｇ（Ｚ）・（Ｘ１−Ｘ０） Ｙ２ ＝ Ｙ０ ＋ Ｇ（Ｚ）・（Ｘ１−Ｘ０） マスターブロック３０２内の電流比較回路３は、指数変
換素子２Ａ，２Ｂから出力される出力電流Ｙ１，Ｙ２を
比較し、利得制御信号Ｚを出力する。そして、この利得
制御信号Ｚは、電圧変換回路１Ａ，１Ｂの利得（倍率）
を決定する。
【００８１】マスターブロック３０２においては、この
ようなフィードバック制御の結果、指数変換素子２Ａ，
２Ｂの出力電流Ｙ１，Ｙ２の比が予め設定された値とな
るように、利得制御信号Ｚ及び倍率Ｇ（Ｚ）が決定され
る。
【００８２】例えば、図７に示すように、電流比較回路
３が、ＭＯＳトランジスタＭ１，Ｍ２の面積比を１：４
に設定したカレントミラー回路から構成される場合（Ｗ
／Ｌの“Ｗ”は、チャネル幅、“Ｌ”は、チャネル長で
ある。）、２つの指数変換素子２Ａ，２Ｂの出力電流Ｉ
ＤＭ１，ＩＤＭ２の比も、１：４になる。
【００８３】Ｙ１とＹ２は、デシベル表示であるため、 Ｙ１ − Ｙ２ ＝ ２Ｇ（Ｚ）・（Ｘ１−Ｘ０） ＝ １２
［ｄＢ］ となる。
【００８４】ここで、Ｘ１−Ｘ０を０．５［Ｖ］に設定
しておけば、１［Ｖ］当たり、Ｇ（Ｚ） ＝ １２［ｄ
Ｂ］ の変化となる。また、利得制御信号Ｚにより、ス
レーブブロック３０３内の電圧変換回路１Ｂの利得（倍
率）が決定されるため、スレーブブロック３０３におけ
る入出力関係は、以下のようになる。 Ｙ ＝ Ｙ０ ＋ １２・（Ｘ１−Ｘ０） このように、図５及び図６に示す指数変換回路では、マ
スターブロック３０２内の電流比較回路３は、ＭＯＳト
ランジスタの面積比によって出力電流ＩＤＭ１，Ｉ
ＤＭ２の比を決定するため、単位電圧（１Ｖ）当たりの
出力の変化分（１２ｄＢ）は、環境条件（温度）の変化
や製造プロセスのばらつきの影響をほとんど受けなくな
る。
【００８５】図８は、本発明の第６の実施の形態に関わ
る指数変換回路を示している。本例の指数変換回路の特
徴は、スレーブブロック（スレーブ指数変換回路）３０
３のデシベル表示の出力電流Ｙが制御入力電圧Ｘに対し
て線形に変化する、とみなせない場合に、スレーブブロ
ック３０３の非線形性を補正する機能を有する導関数回
路（ Derived function circuit ）９を設けた点にあ
る。
【００８６】マスターブロック３０２及びスレーブブロ
ック３０３の変化率Ｇが制御入力電圧Ｘによって変動し
た場合、 Ｙ ＝ Ｙ０ ＋ Ｇ（Ｘ，Ｚ）・（Ｘ−Ｘ０） と表現できる。
【００８７】この非線形性は、指数変換回路にとって不
都合な性質である。そこで、本例では、Ｇ（Ｘ，Ｚ）
が、みかけ上、Ｘ に依存しない（Ｘ に対して一定とな
る）ようにするため、Ｘ によって Ｚ を制御する。こ
れにより、Ｙ は、Ｘ に対して線形に変化する関数で表
されるようになる。
【００８８】Ｇ（Ｘ，Ｚ）の非線形性が弱い場合には、
Ｚは、Ｘの一次式で表されるものと仮定し、 Ｚ ＝ Ｚ０ ＋ ａ・（Ｘ−Ｘ０） とする。
【００８９】本例では、未知の変数は、Ｚ０ と ａ の
２つであるため、マスターブロック３０２は、２つ必要
になる。この場合、各マスターブロックにおけるデシベ
ル表示の出力電流は、 Ｙ１ ＝ Ｙ０ ＋ Ｇ（Ｘ１，Ｚ０）・（Ｘ１−Ｘ０） Ｙ２ ＝ Ｙ０ − Ｇ（Ｘ１，Ｚ０）・（Ｘ１−Ｘ０） Ｙ３ ＝ Ｙ０ ＋ Ｇ（Ｘ２，Ｚ１）・（Ｘ２−Ｘ０） Ｙ４ ＝ Ｙ０ − Ｇ（Ｘ２，Ｚ１）・（Ｘ２−Ｘ０） となる。
【００９０】マスターブロック３０２内の２つの電流比
較回路３Ａ，３Ｂは、それぞれ、２つの入力電流の比に
よりその値が増減する利得制御信号Ｚ０，Ｚ１を出力す
る。電圧変換回路１Ａ，１Ｂの利得（倍率）は、この利
得制御信号Ｚ０，Ｚ１により制御される。
【００９１】このようなフィードバック制御において
は、指数変換素子２Ａ，２Ｂの出力電流の比が予め設定
された値になるように、Ｚ０及びＧ（Ｘ０，Ｚ０）の値
が決定され、指数変換素子２Ｃ，２Ｄの出力電流の比が
予め設定された値になるように、Ｚ１及びＧ（Ｘ１，Ｚ
１）の値が決定される。
【００９２】例えば、 Ｙ１ − Ｙ２ ＝ ２Ｇ（Ｘ１，Ｚ０）・（Ｘ１−Ｘ０） ＝ ６ｄＢ Ｙ３ − Ｙ４ ＝ ２Ｇ（Ｘ１，Ｚ０）・（Ｘ２−Ｘ０） ＝ １２ｄＢ となる。
【００９３】ここで、Ｘ１−Ｘ０ ＝ ０．５［Ｖ］、Ｘ
２−Ｘ０ ＝ １．０［Ｖ］とすると、Ｇ（Ｘ１，Ｚ０）
＝ Ｇ（Ｘ２，Ｚ１） ＝ ６［ｄＢ］となる。そして、
この利得制御信号Ｚ０，Ｚ１を、導関数回路（一次の多
項式回路）９に基準電圧として入力させる。
【００９４】この導関数回路９においては、以下のアナ
ログ信号処理が行われる。導関数回路９内のマスター電
圧変換回路１Ｃに基準入力電圧Ｘ２−Ｘ１を与えたとき
の出力信号Ｕ１は、 Ｕ１ ＝ Ｕ０ ＋ ａ・（Ｘ２−Ｘ１） となる。
【００９５】同相モードフィードバックにより Ｕ０ ＝
Ｚ０ とし、差動モードのフィードバックにより Ｕ１
＝ Ｚ１ となるように、ａを決定する。 ａ ＝ （Ｚ１−Ｚ０）／（Ｘ２−Ｘ１） この時、 Ｕ ＝ Ｕ０ ＋ ａ・（Ｘ−Ｘ１） ＝ Ｚ０ ＋ （Ｚ１−Ｚ０）・（Ｘ−Ｘ１）／（Ｘ２−Ｘ１） となる。
【００９６】Ｕを、スレーブブロック３０３の利得制御
信号Ｚとして用いると、 Ｚ ＝ Ｚ０ ＋ ａ・（Ｘ−Ｘ１） となる。
【００９７】Ｘ ＝ Ｘ１ のとき、Ｚ ＝ Ｚ０ 、また、
Ｘ ＝ Ｘ２ のとき、Ｚ ＝ Ｚ１ となる。このＺを用い
て、スレーブブロック３０３内の電圧変換回路１Ｅの利
得（倍率）が決定されるため、回路の誤差が少ないと仮
定すると、少なくとも Ｘ ＝Ｘ１ と Ｘ ＝ Ｘ２ の２
点においては、Ｇ（Ｘ，Ｚ）は、所望の値、即ち、６
［ｄＢ］／［Ｖ］となる。
【００９８】Ｇ（Ｘ，Ｚ）の非線形性が弱い場合には、
Ｘ０とＸ１の近傍で、６［ｄＢ］／［Ｖ］となり、図５
の指数変換回路に比べて、回路誤差が少なく、広い範囲
で６［ｄＢ］／［Ｖ］を確保できる。
【００９９】図９は、本発明の第７の実施の形態に関わ
る指数変換回路を示している。本例では、スレーブブロ
ック（スレーブ指数変換回路）のデシベル表示の出力電
流Ｙが、制御入力電圧Ｘに対して非線形の関係を有して
おり、 Ｙ ＝ Ｙ０ ＋ Ｇ（Ｘ，Ｚ）・（Ｘ−Ｘ０） となる。
【０１００】よって、Ｇ（Ｘ，Ｚ）を、みかけ上、Ｘに
依存しない（Ｘに対して一定となる）ように、Ｚ を Ｘ
によって制御する。これにより、デシベル表示の出力
電流Ｙが、制御入力電圧Ｘに対して線形の関係を有する
ようにする。
【０１０１】図９の指数変換回路では、Ｚ が Ｘ の二
次関数で表されると仮定しているため、入出力関係は、 Ｚ ＝ Ｚ０ ＋ ａ・（Ｘ−Ｘ１）＋ ｂ・（Ｘ−Ｘ１）２ で表される。
【０１０２】本例では、未知の変数は、Ｚ０ と ａ と
ｂ の３つであるため、マスターブロック３０２は、３
つ必要になる。この場合、各マスターブロックにおける
デシベル表示の出力電流は、 Ｙ１ ＝ Ｙ０ ＋ Ｇ（Ｘ１，Ｚ０）・（Ｘ１−Ｘ０） Ｙ２ ＝ Ｙ０ − Ｇ（Ｘ１，Ｚ０）・（Ｘ１−Ｘ０） Ｙ３ ＝ Ｙ０ ＋ Ｇ（Ｘ２，Ｚ１）・（Ｘ２−Ｘ０） Ｙ４ ＝ Ｙ０ − Ｇ（Ｘ２，Ｚ１）・（Ｘ２−Ｘ０） Ｙ５ ＝ Ｙ０ ＋ Ｇ（Ｘ３，Ｚ２）・（Ｘ３−Ｘ０） Ｙ６ ＝ Ｙ０ − Ｇ（Ｘ３，Ｚ２）・（Ｘ３−Ｘ０）と
なる。
【０１０３】マスターブロック３０２内の３つの電流比
較回路３Ａ，３Ｂ，３Ｃは、それぞれ、２つの入力電流
の比によりその値が増減する利得制御信号Ｚ０，Ｚ１，
Ｚ２を出力する。電圧変換回路１Ａ，１Ｂ，１Ｃの利得
（倍率）は、この利得制御信号Ｚ０，Ｚ１，Ｚ２により
制御される。
【０１０４】このようなフィードバック制御において
は、指数変換素子２Ａ，２Ｂの出力電流の比が予め設定
された値になるように、Ｚ０及びＧ（Ｘ１，Ｚ０）の値
が決定され、指数変換素子２Ｃ，２Ｄの出力電流の比が
予め設定された値になるように、Ｚ１及びＧ（Ｘ２，Ｚ
１）の値が決定され、指数変換素子２Ｅ，２Ｆの出力電
流の比が予め設定された値になるように、Ｚ２及びＧ
（Ｘ３，Ｚ２）の値が決定される。
【０１０５】例えば、 Ｙ１ − Ｙ２ ＝ ２Ｇ（Ｘ１，Ｚ０）・（Ｘ１−Ｘ０） ＝ ６ｄＢ Ｙ３ − Ｙ４ ＝ ２Ｇ（Ｘ２，Ｚ１）・（Ｘ２−Ｘ０） ＝ １２ｄＢ Ｙ５ − Ｙ６ ＝ ２Ｇ（Ｘ３，Ｚ２）・（Ｘ１−Ｘ０） ＝ −６ｄＢ となる。
【０１０６】ここで、Ｘ１−Ｘ０ ＝ ０．５［Ｖ］、Ｘ
２−Ｘ０ ＝ １．０［Ｖ］、Ｘ３−Ｘ０ ＝ −０．５
［Ｖ］とすると、Ｇ（Ｘ１，Ｚ０） ＝ Ｇ（Ｘ２，Ｚ
１） ＝Ｇ（Ｘ３，Ｚ２） ＝ ６［ｄＢ］となる。そし
て、この利得制御信号Ｚ０，Ｚ１，Ｚ２を、二次の多項
式回路７に基準電圧として入力させる。
【０１０７】二次の多項式回路７は、２つのマスター電
圧変換回路１Ｄ，１Ｅと、導関数回路（一次の多項式回
路）９と、スレーブ電圧変換回路１Ｈとを含んでいる。
【０１０８】二次の多項式回路７においては、以下のア
ナログ信号処理が行われる。多項式回路７内の電圧変換
回路１Ｄ，１Ｅに基準入力電圧Ｘ２−Ｘ１，Ｘ３−Ｘ１
を与えたときの出力信号Ｕ１，Ｕ２は、 Ｕ１ ＝ Ｕ０ ＋ ａ（Ｋ０）・（Ｘ２−Ｘ１） Ｕ２ ＝ Ｕ０ ＋ ａ（Ｋ１）・（Ｘ３−Ｘ１） となる。
【０１０９】同相モードフィードバックにより Ｕ０ ＝
Ｚ とし、差動モードのフィードバックにより Ｕ１ ＝
Ｚ１ ，Ｕ２ ＝ Ｚ２ となるように、ａ（Ｋ０），ａ
（Ｋ１）を決定する。 ａ（Ｋ０） ＝ （Ｚ１−Ｚ０）／（Ｘ２−Ｘ１） ａ（Ｋ１） ＝ （Ｚ２−Ｚ０）／（Ｘ３−Ｘ１） 導関数回路（一次の多項式回路）９においては、以下の
アナログ処理が行われる。一次の多項式回路９は、マス
ター電圧変換回路１Ｆとスレーブ電圧変換回路１Ｇとか
ら構成される。マスター電圧変換回路１Ｆに基準入力電
圧Ｘ３−Ｘ２を与えたとき、 Ｋ１ ＝ Ｋ０ ＋ ａ・（Ｘ３−Ｘ２） となる。
【０１１０】同相モードフィードバックにより Ｋ０が
決定され、差動モードのフィードバックによりＫ０がＫ
１となるように、ａ が決定される。 ａ ＝ （Ｋ１−Ｋ０）／（Ｘ３−Ｘ２） この時、スレーブ電圧変換回路１Ｇでは、 Ｋ ＝ Ｋ０ ＋ ａ・（Ｘ−Ｘ２） ＝ Ｋ０ ＋ （Ｋ１−Ｋ０）・｛（Ｘ−Ｘ２）／（Ｘ３−Ｘ２）｝ となる。
【０１１１】一次の多項式回路９の出力信号は、二次の
多項式回路７内のスレーブ電圧変換回路１Ｈに入力され
る。スレーブ電圧変換回路１Ｈの出力信号Ｕは、 Ｕ ＝ Ｕ０ ＋ ａ（Ｋ）・（Ｘ−Ｘ１） となる。
【０１１２】ここで、ａ（Ｋ）がＫの一次式で表される
と仮定すると、 ａ（Ｋ０） ＝ａ（Ｋ０）＋｛ａ（Ｋ１）−ａ（Ｋ０）｝・（Ｋ−Ｋ０）／（Ｋ１−Ｋ０） ＝ａ（Ｋ０）＋｛ａ（Ｋ１）−ａ（Ｋ０）｝・（Ｘ−Ｘ２）／（Ｘ３−Ｘ２） となる。
【０１１３】Ｕ０ ＝ Ｚ０ となるように、同相フィー
ドバック制御を行うと、Ｘ ＝ Ｘ１のときは、Ｕ ＝ Ｚ
０ となり、Ｘ ＝ Ｘ２ のときは、ａ（Ｋ）＝ａ（Ｋ
０）となるため、 Ｕ ＝ Ｕ０ ＋ ａ（Ｋ０）・（Ｘ２−Ｘ１） ＝ Ｚ０ ＋ Ｚ１ −Ｚ０ ＝ Ｚ１ となる。
【０１１４】また、Ｘ ＝ Ｘ３ のとき、ａ（Ｋ）＝ａ
（Ｋ０）であるため、 Ｕ ＝ Ｕ０ ＋ ａ（Ｋ１）・（Ｘ３−Ｘ１） ＝ Ｚ０ ＋ Ｚ２ −Ｚ０ ＝ Ｚ２ となり、目的の二次関数が得られる。
【０１１５】そして、この導関数回路（一次の多項式回
路）９の出力信号Ｕを、多項式回路（二次の多項式回
路）７内のスレーブ電圧変換回路１Ｈの利得制御信号Ｚ
として用いれば、少なくとも Ｘ ＝ Ｘ１ と Ｘ ＝ Ｘ
２ と Ｘ ＝ Ｘ３ の３点においては、Ｇ（Ｘ，Ｚ）
は、所望の値、即ち、６［ｄＢ］／［Ｖ］となる。
【０１１６】Ｇ（Ｘ，Ｚ）の非線形性が弱い場合には、
３点（Ｘ０，Ｘ１，Ｘ２）の近傍で、６［ｄＢ］／
［Ｖ］となり、さらに、図５の指数変換回路に比べて、
回路誤差が少なく、広い範囲で６［ｄＢ］／［Ｖ］を確
保できる。
【０１１７】なお、上述の例では、二次の多項式回路７
を用いたが、本発明は、それ以上の次数を有する多項式
回路にも適用可能である。
【０１１８】図１０は、本発明の第８の実施の形態に関
わる指数変換回路を示している。本発明の指数変換回路
は、基準電圧Ｖｃｏｍ１を発生する基準ブロック（ Ref
erence Block ）３０１、指数変換特性を決定するマス
ターブロック（ Master Block ）３０２、及び、マスタ
ーブロック３０２により決定された指数変換特性を用い
て実際に指数変換を行うスレーブブロック（ Slave Blo
ck ）３０３から構成される。
【０１１９】基準ブロック３０１は、ＭＯＳトランジス
タＭ３００から構成される。ＭＯＳトランジスタのソー
スは、接地点Ｖｓｓに接続され、ゲートとドレインは互
いに接続される。ＭＯＳトランジスタＭ３００には、電
流Ｉｒｅｆが流れ、そのドレインからは基準電圧（同相
基準電圧）Ｖｃｏｍ１が出力される。
【０１２０】マスターブロック（第１の指数変換回路）
３０２は、可変トランスコンダクタンスアンプ３０５、
演算増幅器（オペアンプ）３０４、カレントミラー回路
Ｍ３０４，Ｍ３０５、ＭＯＳトランジスタＭ３０１，Ｍ
３０２、及び、抵抗素子Ｒ３０１，Ｒ３０２から構成さ
れる。
【０１２１】演算増幅器３０４は、基準電圧Ｖｃｏｍ
１，Ｖｃｏｍ２を受け、出力信号を可変トランスコンダ
クタンスアンプ３０５に出力する。基準電圧Ｖｃｏｍ２
は、抵抗素子Ｒ３０１，Ｒ３０２により生成される。可
変トランスコンダクタンスアンプ（Ｇｍ１）３０５に
は、基準入力電圧Ｖｒｅｆ、コンダクタンス制御信号Ｖ
ｇｍｃｏｎｔ及び演算増幅器３０４の出力信号が入力さ
れる。
【０１２２】ＭＯＳトランジスタＭ３０１，Ｍ３０２の
ゲートには、可変トランスコンダクタンスアンプ３０５
の出力信号が入力される。ＭＯＳトランジスタＭ３０１
のゲートとソースとの間の電圧は、Ｖｇｓ３０１であ
り、ＭＯＳトランジスタＭ３０２のゲートとソースとの
間の電圧は、Ｖｇｓ３０２である。また、ＭＯＳトラン
ジスタＭ３０４に流れる電流ＩＤＭ１をｍとすると、カ
レントミラー回路により、ＭＯＳトランジスタＭ３０５
に流れる電流ＩＤＭ２は、１／ｍとなる。
【０１２３】そして、ＭＯＳトランジスタＭ３０２，Ｍ
３０５の接続点（ドレイン）からは、指数変換特性を決
定する制御電圧（コンダクタンス制御信号）Ｖｓｌｏｐ
ｅが出力される。
【０１２４】ここで、マスターブロック３０２には、同
相基準電圧Ｖｃｏｍ１の入力端子、基準入力電圧Ｖｒｅ
ｆの入力端子、コンダクタンス制御信号Ｖｇｍｃｏｎｔ
の入力端子、及び、指数変換特性を決定する制御電圧Ｖ
ｓｌｏｐｅの出力端子がそれぞれ設けられる。
【０１２５】スレーブブロック（第２の指数変換回路）
３０３は、可変トランスコンダクタンスアンプ３０７、
演算増幅器（オペアンプ）３０６、カレントミラー回路
Ｍ３０６，Ｍ３０７、ＭＯＳトランジスタＭ３０３、及
び、抵抗素子Ｒ３０３，Ｒ３０４から構成される。
【０１２６】演算増幅器３０６は、基準電圧Ｖｃｏｍ
１，Ｖｃｏｍ３を受け、出力信号を可変トランスコンダ
クタンスアンプ３０７に出力する。基準電圧Ｖｃｏｍ３
は、抵抗素子Ｒ３０３，Ｒ３０４により生成される。可
変トランスコンダクタンスアンプ（Ｇｍ２）３０７に
は、制御電圧（制御入力信号）Ｖｃ、コンダクタンス制
御信号Ｖｇｍｃｏｎｔ及び演算増幅器３０６の出力信号
が入力される。
【０１２７】ＭＯＳトランジスタＭ３０３のゲートに
は、可変トランスコンダクタンスアンプ３０７の出力信
号が入力される。ＭＯＳトランジスタＭ３０３のゲート
とソースとの間の電圧は、Ｖｇｓ３０３である。また、
ＭＯＳトランジスタＭ３０６に流れる電流ＩＤＭ３をｎ
とすると、カレントミラー回路により、ＭＯＳトランジ
スタＭ３０７に流れる電流Ｉｎ（Ｉｃｏｎｔ）は、１／
ｎとなる。
【０１２８】そして、ＭＯＳトランジスタＭ３０７のド
レインからは、この指数変換出力電流（利得制御信号）
ｌｎ（Ｉｃｏｎｔ）が出力される。なお、ｌｎは、対数
を表している。
【０１２９】なお、スレーブブロック３０３には、同相
基準電圧Ｖｃｏｍ１の入力端子、制御電圧（制御入力信
号）Ｖｃの入力端子、コンダクタンス制御信号（指数変
換特性を決定する制御電圧）Ｖｇｍｃｏｎｔの入力端
子、及び、指数変換出力電流（利得制御信号）ｌｎ（Ｉ
ｃｏｎｔ）の出力端子がそれぞれ設けられる。
【０１３０】ところで、指数変換回路において、温度変
動の影響を受けることなく、制御入力信号の変化に対す
る利得の変化を一定範囲内に収めることは、例えば、図
１０において、指数変換回路に入力される制御入力信号
Ｖｃに対して、線形に変化する出力信号ｌｎ（Ｉｃｏｎ
ｔ）の変化率を、常に一定に保つことによって実現可能
となる。
【０１３１】ここで、この指数変換特性を、制御入力信
号Ｖｃに対する指数変換出力電流ｌｎ（Ｉｃｏｎｔ）の
１次関数と捉えれば、指数変換回路は，主に，以下の二
つの回路動作を実現することになる。
【０１３２】一つは、指数変換特性の切片を決定する動
作であり、もう一つは、指数変換特性の傾きを一定にす
る動作である。なお、このような動作特性は、図１１に
示すような指数変換回路の動作特性図の第１象限によっ
て表される。
【０１３３】図１０の指数変換回路の動作は、具体的に
は、以下のようになる。まず、マスターブロック３０２
に基準入力電圧Ｖｒｅｆが入力されると、可変トランス
コンダクタンスアンプ３０５の出力電流が、抵抗素子Ｒ
３０１，Ｒ３０２に流れるため、出力電圧Ｖｏの値が決
定される。出力電圧Ｖｏは、ＭＯＳトランジスタＭ３０
１，Ｍ３０２のゲート電圧を決定する。
【０１３４】同時に、基準ブロック３０１に流れる基準
電流Ｉｒｅｆが、同相基準電圧Ｖｃｏｍ１を生成するた
め、この同相基準電圧Ｖｃｏｍ１は、マスターブロック
３０２内の演算増幅器３０４及びスレーブブロック３０
３内の演算増幅器３０６にそれぞれ入力される。
【０１３５】マスターブロック３０２では、可変トラン
スコンダクタンスアンプ３０５の出力電圧Ｖｏに基づい
て出力電圧（制御電圧）Ｖｓｌｏｐｅが決定される。ま
た、出力電圧Ｖｓｌｏｐｅは、制御電圧（フィードバッ
ク信号）Ｖｇｍｃｏｎｔとして、可変トランスコンダク
タンスアンプ３０５にフィードバックされる。基準電圧
（中間電圧）Ｖｃｏｍ２は、可変トランスコンダクタン
スアンプ３０５の出力電圧Ｖｏ及び抵抗素子Ｒ３０１，
Ｒ３０２により決定される。
【０１３６】このようなマスターブロック３０２内のフ
ィードバックループに関する回路が図１１の切片 ｌｎ
（Ｉｒｅｆ） を決定する動作を実現する。
【０１３７】なお、基準ブロック３０１内のＭＯＳトラ
ンジスタＭ３００は、弱反転領域で動作させており、以
下のような関係を示す。
【０１３８】
【数３】
【０１３９】なお、式(３)において、Ｉｒｅｆは、ＭＯ
ＳトランジスタＭ３００のドレイン電流、Ｗは、ＭＯＳ
トランジスタＭ３００のチャネル幅、Ｌは、ＭＯＳトラ
ンジスタＭ３００のチャネル長、Ｖｃｏｍ１は、基準ブ
ロック３０１の出力電圧（同相基準電圧）、ＶＴは、熱
電圧、ｎは、定数である。また、ｋは、ＭＯＳトランジ
スタＭ３００のコンダクタンスに関わる値を有し、定数
ｎと共に、集積回路の製造プロセスに依存する。
【０１４０】マスターブロック３０２において、可変ト
ランスコンダクタンスアンプ３０５の出力信号を受ける
ＭＯＳトランジスタＭ３０１，Ｍ３０２は、弱反転領域
で動作しており、ＭＯＳトランジスタＭ３０１，Ｍ３０
２に流れるドレイン電流ＩＤ Ｍ１，ＩＤＭ２は、それぞ
れ、以下の式（４），（５）によって表される。
【０１４１】
【数４】
【０１４２】
【数５】
【０１４３】このとき、Ｖｇｓ３０１，Ｖｇｓ３０２の
値は、以下の式（５），（６）によって表される。
【０１４４】
【数６】
【０１４５】
【数７】
【０１４６】なお、式（６）及び式（７）において、Ｒ
は、抵抗素子Ｒ３０１，Ｒ３０２の抵抗値（Ｒ３０１と
Ｒ３０２は同じ抵抗値を有するものとする）であり、Ｇ
ｍ１は、可変トランスコンダクタンスアンプ３０５のコ
ンダクタンスである。Ｖｒｅｆは、可変トランスコンダ
クタンスアンプ３０５の入力電圧、Ｖｇｓ３０１及びＶ
ｇｓ３０２は、それぞれＭＯＳトランジスタＭ３０１，
Ｍ３０２のゲートとソースの間の電圧である。
【０１４７】また、ＭＯＳトランジスタＭ３０４，Ｍ３
０５からなるカレントミラー回路により、ＭＯＳトラン
ジスタＭ３０１のドレイン電流ＩＤＭ１とＭＯＳトラン
ジスタＭ３０２のドレイン電流ＩＤＭ２の比は、 ｍ：
１／ｍ となる。これを関係式で表すと、以下のように
なる。
【０１４８】
【数８】
【０１４９】
【数９】
【０１５０】ここで、式（９）において、両辺の対数
（ｌｎ）をとると、
【数１０】 という関係式が得られる。
【０１５１】このとき、基準入力電圧Ｖｒｅｆに対し
て、ＭＯＳトランジスタＭ３０１，Ｍ３０２が生成する
指数関数的電流は、カレントミラー回路を構成するＭＯ
ＳトランジスタＭ３０４，Ｍ３０５のサイズ比により決
定され、マスターブロック３０２からは、Ｖｓｌｏｐｅ
が出力される。
【０１５２】このＶｓｌｏｐｅは、Ｖｇｍｃｏｎｔとし
て、再び、マスターブロック３０２内の可変トランスコ
ンダクタンスアンプ３０５に入力される（差動モードフ
ィードバック）。つまり、可変トランスコンダクタンス
アンプ３０５のコンダクタンスＧｍ１の値は、Ｖｓｌｏ
ｐｅ（又はＶｇｍｃｏｎｔ）により制御される。
【０１５３】結果的に、基準入力電圧Ｖｒｅｆに対し
て、指数変換特性の傾きが決定される。また、マスター
ブロック３０２から出力されるＶｓｌｏｐｅは、Ｖｇｍ
ｃｏｎｔとして、スレーブブロック３０３内の可変トラ
ンスコンダクタンスアンプ３０７にも入力される（差動
モードフィードバック）。つまり、可変トランスコンダ
クタンスアンプ３０７のコンダクタンスＧｍ２の値も、
Ｖｓｌｏｐｅ（又はＶｇｍｃｏｎｔ）により制御され
る。
【０１５４】このように、スレーブブロック３０３内の
可変トランスコンダクタンスアンプ３０７のコンダクタ
ンスＧｍ２の制御は、可変トランスコンダクタンスアン
プ３０５のコンダクタンスＧｍ１の制御と実質的に同一
となる。
【０１５５】コンダクタンスＧｍ１，Ｇｍ２を式で表す
と、以下のようになる。
【０１５６】
【数１１】
【０１５７】なお、上記一連の動作は、図１１における
第４象現に表される。
【０１５８】即ち、コンダクタンスＧｍ１，Ｇｍ２は、
共に、マスターブロック３０１によって決定される。そ
して、制御電圧Ｖｃが可変トランスコンダクタンスアン
プ３０７に入力されると、可変トランスコンダクタンス
アンプ３０７の出力電圧Ｖｃ２が決定される。ＭＯＳト
ランジスタＭ３０３は、Ｖｃ２を受け、ＭＯＳトランジ
スタＭ３０１，Ｍ３０２と同様に、弱反転領域で動作す
る。
【０１５９】そして、ＭＯＳトランジスタＭ３０３のド
レイン電流ＩＤＭ３は、以下のようになる。
【０１６０】
【数１２】
【０１６１】ここで、Ｖｇｓ３０３は、以下のように変
形できる。
【０１６２】
【数１３】
【０１６３】なお、式（１３）において、Ｒは、抵抗素
子Ｒ３０１，Ｒ３０２の抵抗値（Ｒ３０１とＲ３０２は
同じ抵抗値を有するものとする）であり、Ｇｍ２は、可
変トランスコンダクタンスアンプ３０７のコンダクタン
スである。Ｖｃｏｍ１は、基準ブロック３０１から出力
される基準電圧、Ｖｇｓ３０３は、それぞれＭＯＳトラ
ンジスタＭ３０３のゲートとソースの間の電圧である。
【０１６４】また、ＭＯＳトランジスタＭ３０６，Ｍ３
０７からなるカレントミラー回路により、ＭＯＳトラン
ジスタＭ３０３のドレイン電流ＩＤＭ３とスレーブブロ
ック３０３の出力電流（指数変換特性電流）Ｉｃｏｎｔ
の比は、 ｎ：１／ｎ となる。
【０１６５】ここで、ｎが１であると仮定すると、Ｉｃ
ｏｎｔは、以下のようになる。
【０１６６】
【数１４】
【０１６７】このとき、基準ブロック３０１により生成
された同相基準電圧Ｖｃｏｍ１は、マスターブロック３
０２内の演算増幅器３０４に入力されると共に、スレー
ブブロック３０３内の演算増幅器３０６にも入力され
る。Ｖｃｏｍ３は、同相モードフィードバックにより決
定される抵抗素子Ｒ３０３，Ｒ３０４の接続点の電圧
（中間電圧）である。
【０１６８】ここで、式（１４）において、両辺の対数
（ｌｎ）をとると、
【数１５】 という関係式が得られる。なお、ｍは、マスターブロッ
ク３０２内のＭＯＳトランジスタのサイズ比（ｍ：１／
ｍ）におけるのｍを意味している。
【０１６９】以上の結果から、コンダクタンスＧｍ１
（＝Ｇｍ２）は、マスターブロック３０２により決定さ
れ、また、指数変換特性の傾きは、スレーブブロック３
０３内においてコンダクタンスＧｍ２を使用することに
より決定される。さらに、同相基準電圧Ｖｃｏｍ１は、
マスターブロック３０２及びスレーブブロック３０３の
双方に入力され、指数変換特性の切片を決定する。
【０１７０】このような動作は、図１１の第３及び第４
象現により表される。つまり、指数変換回路の可変範囲
を決定する指数変換特性の傾きは、マスターブロック３
０２内のＭＯＳトランジスタのサイズ比（ｍ：１／ｍ）
と基準入力電圧Ｖｒｅｆにより決定されるため、能動素
子の特性変動や温度変動などに依存しないことになる。
【０１７１】
【実施例】以下、図１０の指数変換回路を用いた可変利
得アンプ（可変利得回路）の実施例について説明する。
【０１７２】［第１の実施例］図１２は、本発明に関わ
る可変利得アンプを用いたシステムの基本構成を示して
いる。図１３は、図１２の可変利得アンプ１０の具体例
を示している。
【０１７３】利得制御回路１１としては、図１０に示す
指数変換回路がそのまま使用される。また、本例では、
可変利得アンプ１０は、ＭＯＳトランジスタＭ４０１，
Ｍ４０２，Ｍ４０３、抵抗素子Ｒｉ４０１，Ｒｉ４０
２，ｒ４０１，ｒ４０２及びキャパシタＣから構成され
る。
【０１７４】このシステムでは、まず、制御電圧Ｖｃが
利得制御回路（指数変換回路）１１に入力され、また、
利得制御回路１１により利得制御信号ｌｎ Ｖｃ（又
は、ｌｎ（Ｉｃｏｎｔ））が生成される。一方、可変利
得アンプ１０では、入力信号ＩＮｐ，ＩＮｍに基づい
て、出力信号Ｏｕｔｐ，Ｏｕｔｍが生成される。
【０１７５】ここで、可変利得アンプ１０には、利得制
御回路１１から出力される利得制御信号ｌｎ Ｖｃ（又
は、ｌｎ（Ｉｃｏｎｔ））が入力されるため、可変利得
アンプ１０の利得は、利得制御信号ｌｎ Ｖｃ（又は、
ｌｎ（Ｉｃｏｎｔ））に基づいて変化する。即ち、利得
制御信号ｌｎ Ｖｃ（又は、ｌｎ（Ｉｃｏｎｔ））によ
り、ＭＯＳトランジスタＭ４０２，Ｍ４０３のゲート電
圧であるバイアス電圧Ｖｂｉａｓを変化させれば、可変
利得アンプ１０の利得を自由に変化させることができ
る。
【０１７６】［第２の実施例］図１４は、本発明に関わ
る可変利得アンプを用いたシステムの基本構成を示して
いる。
【０１７７】利得制御回路１１としては、図１０に示す
指数変換回路がそのまま使用される。また、本例では、
説明を簡略化するため、可変利得アンプ５０２は、シン
グル入力で動作するものとし、ＭＯＳトランジスタＭ５
０３，Ｍ５０４、抵抗素子Ｒｉｎ，ＲＬ及びキャパシタ
Ｃから構成される。Ｖｉｎは、可変利得アンプ５０２の
入力信号、Ｖｏｕｔは、可変利得アンプの出力信号であ
り、可変利得アンプ５０２の利得は、利得制御信号Ｉｂ
ｉａｓ（＝ｌｎ Ｖｃ）により制御される。
【０１７８】基準ブロック３０１は、バイアス回路５０
１及びＭＯＳトランジスタＭ５０７，Ｍ３００から構成
される。ＭＯＳトランジスタＭ３００には、電流Ｉｒｅ
ｆが流れ、ＭＯＳトランジスタＭ３００のドレイン電圧
は、基準電圧Ｖｃｏｍ１として出力される。
【０１７９】バイアス回路５０１は、ＭＯＳトランジス
タＭ５０１，Ｍ５０２，Ｍ５０５，Ｍ５０６及び抵抗素
子Ｒｓから構成される。ＭＯＳトランジスタＭ５０１と
ＭＯＳトランジスタＭ５０２のサイズ比（駆動力比）
は、１：４に設定される。ここで、図中、Ｗ／Ｌは、チ
ャネル幅／チャネル長を示している。
【０１８０】ところで、かかる場合において、可変利得
アンプ５０２内のＭＯＳトランジスタＭ５０４のサイズ
（駆動力）が、４ＮＷ／Ｌに設定されていると、バイア
ス回路５０１と可変利得アンプ５０２の関係は、以下の
式（１６）に示すようになる。
【０１８１】
【数１６】
【０１８２】ここで、Ｒｓは、バイアス回路５０１内の
抵抗素子Ｒｓの抵抗値、ＲＬは、可変利得アンプ５０２
内の抵抗素子ＲＬの抵抗値である。また、Ｎは、ＭＯＳ
トランジスタのサイズ比により決定される値である。
【０１８３】このように、本発明の指数変換回路を用い
て、可変利得アンプ５０２の利得制御を行えば、可変利
得アンプ５０２の利得の可変範囲及びその利得特性が、
ＭＯＳトランジスタの特性変化や温度変化に対して変動
し難くなる。
【０１８４】なお、図１４の可変利得アンプ５０２にお
いて、バイアス回路５０１内のＭＯＳトランジスタＭ５
０１，Ｍ５０２及び可変利得アンプ５０２内のＭＯＳト
ランジスタＭ５０３，Ｍ５０４を、それぞれ強反転領域
内で動作させ、さらに、可変利得アンプ５０２のバイア
ス電流Ｉｂｉａｓを利得制御回路（指数変換回路）１１
により１〜１０倍の範囲で変化させた場合には、可変利
得アンプ５０２は、１０ｄＢ分の利得変化を実現でき
る。
【０１８５】これに対して、図１４の可変利得アンプ５
０２において、バイアス回路５０１内のＭＯＳトランジ
スタＭ５０１，Ｍ５０２及び可変利得アンプ５０２内の
ＭＯＳトランジスタＭ５０３，Ｍ５０４を、それぞれ弱
反転領域で動作させ、さらに、可変利得アンプ５０２の
バイアス電流Ｉｂｉａｓを利得制御回路（指数変換回
路）１１により１〜１０倍の範囲で変化させた場合に
は、可変利得アンプ５０２は、２０ｄＢ分の利得変化を
実現できる。
【０１８６】［第３の実施例］ＭＯＳトランジスタの動
作特性は、バイアス電圧により変化（弱反転領域←→強
反転領域）するため、１つの可変利得アンプ５０２のみ
でシステムを構成した場合、広範囲の利得変化を実現す
ることが困難になる。
【０１８７】この問題を解決する実施例について説明す
る。
【０１８８】図１５は、本発明に関わる可変利得アンプ
を用いたシステムの基本構成を示している。
【０１８９】このシステムの特徴は、複数個の可変利得
アンプ（ Variable Gain Amplifier= VGA ）を直列接続
し、広範囲の利得変化を実現した点にある。利得制御回
路１１Ａ，１１Ｂとしては、図１０に示す指数変換回路
がそのまま使用される。
【０１９０】前半の複数個（本例では、２個）の可変利
得アンプＶＧＡの利得は、利得制御回路１１Ａ及び基準
ブロック３０１Ａにより生成される利得制御信号Ｉｂｉ
ａｓ（ｓｑｕ．）により制御される。即ち、破線６０１
で囲んだ部分においては、２個の可変利得アンプＶＧＡ
は、利得制御回路１１Ａ及び基準ブロック（バイアス回
路）３０１Ａによって強反転領域内で動作する。
【０１９１】これに対して、後半の複数個（本例では、
３個）の可変利得アンプＶＧＡの利得は、利得制御回路
１１Ｂ及び基準ブロック３０１Ｂにより生成される利得
制御信号Ｉｂｉａｓ（ｅｘｐ．）により制御される。即
ち、破線６０２で囲んだ部分においては、３個の可変利
得アンプＶＧＡは、利得制御回路１１Ｂ及び基準ブロッ
ク（バイアス回路）３０１Ｂによって弱反転領域で動作
する。
【０１９２】結果として、図１５に示される利得制御回
路（指数変換回路）及び可変利得アンプから構成される
システムにおいては、８０ｄＢ分の利得変化を実現する
ことが可能となり、例えば、このシステムをＣＤＭＡ方
式の受信器のＩＦ段の可変利得増幅器などに適用するこ
とができる。また、増幅器の組み合せを変えることによ
り、様々な利得の増幅器が構成できる。
【０１９３】
【発明の効果】以上、説明したように、本発明の指数変
換回路によれば、集積回路の製造過程や、温度変動など
によって、指数変換回路を構成する能動素子の特性に変
動が生じた場合であっても、これにより制御入力信号に
対する指数変換特性が影響を受けることがない。また、
この指数変換回路を可変利得回路（可変利得アンプ）に
適用することにより、集積回路としてチップ内に実現さ
れた可変利得回路であっても、利得の可変範囲を所望の
範囲に設定することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に関わる指数変換回
路を示す図。
【図２】本発明の第２の実施の形態に関わる指数変換回
路を示す図。
【図３】本発明の第３の実施の形態に関わる指数変換回
路を示す図。
【図４】本発明の第４の実施の形態に関わる指数変換回
路を示す図。
【図５】本発明の第５の実施の形態に関わる指数変換回
路を示す図。
【図６】電圧変換回路の具体例を示す図。
【図７】電流比較回路の具体例を示す図。
【図８】本発明の第６の実施の形態に関わる指数変換回
路を示す図。
【図９】本発明の第７の実施の形態に関わる指数変換回
路を示す図。
【図１０】本発明の第８の実施の形態に関わる指数変換
回路を示す図。
【図１１】本発明に関わる指数変換回路の動作の様子を
示す図。
【図１２】本発明に関わる指数変換回路と可変利得アン
プのシステムの第１例を示す図。
【図１３】本発明に関わる可変利得アンプの具体例を示
す図。
【図１４】本発明に関わる指数変換回路と可変利得アン
プのシステムの第２例を示す図。
【図１５】本発明に関わる指数変換回路と可変利得アン
プのシステムの第３例を示す図。
【図１６】従来の指数変換回路と可変利得アンプのシス
テムの一例を示す図。
【符号の説明】
１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ，１Ｇ，１Ｈ，１
Ｉ ：電圧変換回路、 ２Ａ，２Ｂ，２Ｃ、２Ｄ，２Ｅ，２Ｆ，２Ｇ ：指数変
換素子、 ３，３Ａ，３Ｂ，３Ｃ ：電流比較回路、 ４，４Ａ，４Ｂ ：電圧比較回路、 ５ ：対数変換素子、 ６−１，６−２，・・・６−（ｎ−１） ：マスター指
数変換回路、 ７ ：多項式回路、 ８ ：スレーブ指数変換回
路、 ９ ：導関数回路（一次の
多項式回路）、 １０，５０２，７０２ ：可変利得アンプ、 １１，１１Ａ，１１Ｂ，７０１ ：利得制御回路（指数
変換回路）、 ３０１，３０１Ａ，３０１Ｂ ：基準ブロック、 ３０２ ：マスターブロック、 ３０３ ：スレーブブロック、 ３０４，３０６ ：演算増幅器、 ３０５，３０７ ：可変トランスコンダ
クタンスアンプ、 ５０１ ：バイアス回路、 ６０１ ：線形領域動作の可変
利得アンプ、 ６０２ ：弱反転領域動作の可
変利得アンプ、 M301,・・・M307, M401,・・・M403： ：ＭＯＳトランジス
タ、 M501,・・・M506, M701,・・・M705： ：ＭＯＳトランジス
タ、 r401, r402 ：負荷抵抗、 Ri401, Ri402 ：入力抵抗、 RL ： ：負荷抵抗、 Rin： ：入力抵抗、 Vc ： ：制御電圧。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 板倉 哲朗 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 Ｆターム(参考） 5J100 AA02 AA03 BA03 BB01 BB02 BB07 BB11 BC02 CA00 CA02 CA05 CA19 CA23 DA06 EA02 FA01 FA02

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 第１の利得制御信号に基づいて、第１及
    び第２の基準入力電圧を第１及び第２の差動出力電圧に
    変換する第１の電圧変換回路と、前記第１の差動出力電
    圧に対して指数関数的に変化する第１の出力電流を生成
    する第１の指数変換素子と、前記第２の差動出力電圧に
    対して指数関数的に変化する第２の出力電流を生成する
    第２の指数変換素子と、前記第１及び第２の出力電流の
    比に応じて前記第１の利得制御信号を変化させる電流比
    較回路と、前記第１の利得制御信号に基づいて、制御入
    力電圧及び前記第１の基準入力電圧を第３及び第４の差
    動出力電圧に変換する第２の電圧変換回路と、前記第３
    又は第４の差動出力電圧に対して指数関数的に変化する
    第３の出力電流を生成する第３の指数変換素子とを具備
    することを特徴とする指数変換回路。
  2. 【請求項２】 前記第１及び第２の電圧変換回路は、そ
    れぞれ、同相モード検出回路及び同相モードフィードバ
    ック回路を有し、前記同相モードフィードバック回路に
    は基準電圧が入力され、前記基準電圧は、温度特性を有
    する基準入力電流の対数となるように、対数変換素子か
    ら構成されることを特徴とする請求項１記載の指数変換
    回路。
  3. 【請求項３】 前記第１及び第２の指数変換素子は、そ
    れぞれ弱反転領域で動作する電界効果トランジスタから
    構成されることを特徴とする請求項１記載の指数変換回
    路。
  4. 【請求項４】 前記第１及び第２の指数変換素子は、そ
    れぞれバイポーラトランジスタから構成されることを特
    徴とする請求項１記載の指数変換回路。
  5. 【請求項５】 請求項１記載の指数変換回路と、前記指
    数変換回路の前記第３の出力電流により利得が制御され
    る複数の可変利得アンプとを具備し、前記複数の可変利
    得アンプは、互いに直列接続されていることを特徴とす
    る可変利得回路。
  6. 【請求項６】 第１の利得制御信号に基づいて、第１及
    び第２の基準入力電圧を第１及び第２の差動出力電圧に
    変換する第１の電圧変換回路と、前記第１の差動出力電
    圧に対して指数関数的に変化する第１の出力電流を生成
    する第１の指数変換素子と、前記第２の差動出力電圧に
    対して指数関数的に変化する第２の出力電流を生成する
    第２の指数変換素子と、前記第１及び第２の出力電流の
    比に応じて前記第１の利得制御信号を変化させる第１の
    電流比較回路と、第２の利得制御信号に基づいて、第３
    の基準入力電圧及び前記第１の基準入力電圧を第３及び
    第４の差動出力電圧に変換する第２の電圧変換回路と、
    前記第３の差動出力電圧に対して指数関数的に変化する
    第３の出力電流を生成する第３の指数変換素子と、前記
    第４の差動出力電圧に対して指数関数的に変化する第４
    の出力電流を生成する第４の指数変換素子と、前記第３
    及び第４の出力電流の比に応じて前記第２の利得制御信
    号を変化させる第２の電流比較回路と、第３の利得制御
    信号に基づいて、前記第２の基準入力電圧及び前記第３
    の基準入力電圧を第５及び第６の差動出力電圧に変換す
    る第３の電圧変換回路と、前記第５又は第６の差動出力
    電圧と前記第２の利得制御信号との比に応じて前記第３
    の利得制御信号を生成する電圧比較回路と、前記第３の
    利得制御信号に基づいて、制御入力電圧及び前記第１の
    基準入力電圧を第７及び第８の差動出力電圧に変換する
    第４の電圧変換回路と、第４の利得制御信号に基づい
    て、前記制御入力電圧及び前記第１の基準入力電圧を第
    ９の差動出力電圧に変換する第５の電圧変換回路と、前
    記第９の差動出力電圧に対して指数関数的に変化する第
    ５の出力電流を生成する第５の指数変換素子とを具備
    し、前記第７又は第８の差動出力電圧のうちの１つが前
    記第４の利得制御信号となり、前記第５の出力電流を前
    記制御入力電圧に対して線形かつ指数関数的に変化させ
    ることを特徴とする指数変換回路。
  7. 【請求項７】 前記第１、第２、第３及び第４の電圧変
    換回路は、それぞれ、同相モード検出回路及び同相モー
    ドフィードバック回路を有し、前記第３及び第４の電圧
    変換回路内の前記同相モードフィードバック回路には、
    前記第１の利得制御信号が入力されることを特徴とする
    請求項６記載の指数変換回路。
  8. 【請求項８】 前記第１、第２、第３、第４及び第５の
    指数変換素子は、それぞれ弱反転領域で動作する電界効
    果トランジスタから構成されることを特徴とする請求項
    ６記載の指数変換回路。
  9. 【請求項９】 前記第１、第２、第３、第４及び第５の
    指数変換素子は、それぞれバイポーラトランジスタから
    構成されることを特徴とする請求項６記載の指数変換回
    路。
  10. 【請求項１０】 請求項６記載の指数変換回路と、前記
    指数変換回路の前記第５の出力電流により利得が制御さ
    れる複数の可変利得アンプとを具備し、前記複数の可変
    利得アンプは、互いに直列接続されていることを特徴と
    する可変利得回路。
  11. 【請求項１１】 複数のマスター指数変換回路と、前記
    複数のマスター指数変換回路の出力信号、複数の基準入
    力電圧及び制御入力電圧が入力され、所定の関数に従っ
    て前記制御入力電圧を変換する多項式回路と、前記多項
    式回路の出力電圧が入力されるスレーブ指数変換回路と
    を具備し、前記複数のマスター指数変換回路の各々は、
    利得制御信号に基づいて、２つの基準入力電圧を第１及
    び第２の差動出力電圧に変換する第１の電圧変換回路
    と、前記第１の差動出力電圧に対して指数関数的に変化
    する第１の出力電流を生成する第１の指数変換素子と、
    前記第２の差動出力電圧に対して指数関数的に変化する
    第２の出力電流を生成する第２の指数変換素子と、前記
    第１及び第２の出力電流の比に応じて前記利得制御信号
    を変化させる電流比較回路とから構成され、前記スレー
    ブ指数変換回路は、前記多項式回路の出力電圧に基づい
    て、基準電圧及び前記制御入力電圧を第３の差動出力電
    圧に変換する第２の電圧変換回路と、前記第３の差動出
    力電圧に対して指数関数的に変化する第３の出力電流を
    生成する第３の指数変換素子とから構成されることを特
    徴とする指数変換回路。
  12. 【請求項１２】 前記第１、第２及び第３の指数変換素
    子は、弱反転領域で動作する電界効果トランジスタから
    構成されることを特徴とする請求項１１記載の指数変換
    回路。
  13. 【請求項１３】 前記第１、第２及び第３の指数変換素
    子は、バイポーラトランジスタから構成されることを特
    徴とする請求項１１記載の指数変換回路。
  14. 【請求項１４】 請求項１１記載の指数変換回路と、前
    記指数変換回路の前記第３の出力電流により利得が制御
    される複数の可変利得アンプとを具備し、前記複数の可
    変利得アンプは、互いに直列接続されていることを特徴
    とする可変利得回路。
  15. 【請求項１５】 ゲート及びドレインが互いに接続さ
    れ、ソースが接地点に接続され、請求項１記載の指数変
    換回路の第２の利得制御信号がバイアス信号として前記
    ゲートに与えられる第１の電界効果トランジスタと、差
    動増幅回路を構成し、第１及び第２の入力信号に基づい
    て第１及び第２の出力信号を出力する第２及び第３の電
    界効果トランジスタと、前記第１の電界効果トランジス
    タのゲートと前記第２の電界効果トランジスタのゲート
    の間に接続される第１の抵抗素子と、前記第１の電界効
    果トランジスタのゲートと前記第３の電界効果トランジ
    スタのゲートの間に接続される第２の抵抗素子とを具備
    し、前記第１の電界効果トランジスタは、強反転領域で
    動作を行い、その利得は、前記第２の利得制御信号によ
    り制御されることを特徴とする可変利得回路。
  16. 【請求項１６】 ゲート及びドレインが互いに接続さ
    れ、ソースが接地点に接続され、請求項１記載の指数変
    換回路の第２の利得制御信号がバイアス信号として前記
    ゲートに与えられる第１の電界効果トランジスタと、差
    動増幅回路を構成し、第１及び第２の入力信号に基づい
    て第１及び第２の出力信号を出力する第２及び第３の電
    界効果トランジスタと、前記第１の電界効果トランジス
    タのゲートと前記第２の電界効果トランジスタのゲート
    の間に接続される第１の抵抗素子と、前記第１の電界効
    果トランジスタのゲートと前記第３の電界効果トランジ
    スタのゲートの間に接続される第２の抵抗素子とを具備
    し、前記第１の電界効果トランジスタは、弱反転領域で
    動作を行い、その利得は、前記第２の利得制御信号によ
    り制御されることを特徴とする可変利得回路。
  17. 【請求項１７】 請求項１５記載の可変利得回路と請求
    項１６記載の可変利得回路とを直列接続したことを特徴
    とする可変利得回路。
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