KR102599397B1 - 바이폴라 접합 트랜지스터, 이를 포함하는 BiCMOS 소자 및 BiCMOS 소자 제조방법 - Google Patents

바이폴라 접합 트랜지스터, 이를 포함하는 BiCMOS 소자 및 BiCMOS 소자 제조방법 Download PDF

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Abstract

본 발명은 바이폴라 접합 트랜지스터, 이를 포함하는 BiCMOS 소자(1) 및 BiCMOS 소자 제조방법에 관한 것으로, 더욱 상세하게는 바이폴라 영역(A1) 및 CMOS 영역(A2)이 저농도 기판(101) 상에 형성됨으로써 소자 간 아이솔레이션(Isolation) 특성을 강화함과 동시에, 제1 도전형의 깊은 웰 영역을 바이폴라 영역(A1) 및/또는 CMOS 영역(A2)에 형성하여 저농도 기판(101) 사용에 의한 웰(Well)의 wide diffusion을 방지 가능하도록 하는 바이폴라 접합 트랜지스터, 이를 포함하는 BiCMOS 소자(1) 및 제조방법에 관한 것이다.

Description

바이폴라 접합 트랜지스터, 이를 포함하는 BiCMOS 소자 및 BiCMOS 소자 제조방법{BIPOLAR JUNCTION TRANSISTOR, BICMOS DEVICE COMPRISING THE SAME, AND METHOD OF MANUFACTURING BICMOS DEVICE}
본 발명은 바이폴라 접합 트랜지스터, 이를 포함하는 BiCMOS 소자(1) 및 BiCMOS 소자 제조방법에 관한 것으로, 더욱 상세하게는 바이폴라 영역(A1) 및 CMOS 영역(A2)이 저농도 기판(101) 상에 형성됨으로써 소자 간 아이솔레이션(Isolation) 특성을 강화함과 동시에, 제1 도전형의 깊은 웰 영역을 바이폴라 영역(A1) 및/또는 CMOS 영역(A2)에 형성하여 저농도 기판(101) 사용에 의한 웰(Well)의 wide diffusion을 방지 가능하도록 하는 바이폴라 접합 트랜지스터, 이를 포함하는 BiCMOS 소자(1) 및 제조방법에 관한 것이다.
바이폴라 접합 트랜지스터(Bipolar Junction Transistor)는 모스 트랜지스터(MOS Transistor)에 비하여 낮은 노이즈를 가지고 넓은 범위의 선형 이득을 나타내며 주파수 응답 특성 및 전류 구동 능력이 우수한 특성을 가진다. 이러한 바이폴라 접합 트랜지스터의 특성을 확보하면서 해당 바이폴라 접합 트랜지스터를 표준 씨모스(CMOS) 제조공정에 적용하여, 바이폴라 접합 트랜지스터와 씨모스 소자를 동시에 형성하는 바이씨모스(BiCMOS) 기술이 제시되고 있다.
바이씨모스 소자는 CMOS 동작 영역과 바이폴라 동작 영역을 가지며, 양 영역은 소자분리막에 의하여 구분된다. 이러한 바이씨모스 소자에서는 보론(B)의 도핑 농도가 1e15/㎠인, 고농도 기판을 사용하는 것이 일반적이다.
이와 반대로, 바이폴라 동작 영역과 CMOS 동작 영역 간 노이즈(Noise) 방지를 위하여 저농도 기판을 사용하여 소자 간 아이솔레이션을 방지하는 방안을 상정할 수 있다. 저농도 도핑된 기판은 고저항값을 가지기 때문에 소자 간 아이솔레이션 특성이 강화된다. 다만, 저농도 도핑에 의하여, 아이솔레이션 특성이 오히려 나빠지는 경우가 발생할 가능성이 있다.
예를 들어, 바이폴라 접합 트랜지스터의 순방향 액티브 모드시, 베이스-에미터 접합은 순방향 전압이 바이어스 되고, 콜렉터-베이스 접합은 역방향 전압이 바이어스된다. 이 때 이미터 영역으로부터 베이스 컨택 측으로 전자가 주입되며, 베이스 컨택 측으로 이동한 전자들은 제1 웰 영역의 폭을 통과하여 컬렉터 컨택 측으로 도달한다. 이 과정에서 전자 이동 경로인 컬렉터 영역으로부터 전자가 빠져나오면 저농도의 기판을 통하여 CMOS 동작 영역에 형성되는 PMOS 영역에 도달할 가능성이 있다. 기판에는 이동하는 전자들과 결합할 충분한 정공들이 존재하지 않기 때문이다. 따라서, 거농도 기판 사용에 따른 기대효과와는 달리, 바이폴라 접합 트랜지스터와 CMOS 소자 간 노이즈(noise) 발생으로 소자의 신뢰성이 저하될 수 있다. 결국 아이솔레이션 특성 향상을 위하여 저농도 제1 도전형의 기판을 활용한 것이 아이솔레이션 특성에 문제를 발생시킬 수 있는 문제가 발생한다.
전술한 문제점을 해결하기 위하여, 본 발명의 발명자들은 저농도 도핑된 기판을 사용하여 소자간 아이솔레이션을 강화함과 동시에, 해당 기판 사용에 따른 단점 발생을 방지하도록 바이폴라 동작 영역 및/또는 CMOS 동작 영역 내 제1 도전형의 고농도 P 웰 영역을 추가로 형성하는 바이폴라 접합 트랜지스터 및 이를 포함하는 BiCMOS 소자 등에 대하여 개시하고자 한다.
한국공개특허 제10-2015-0099666호 '수직형 바이폴라 정션 트랜지스터 소자 및 제조 방법'
앞서 본 종래 기술의 문제점을 해결하기 위하여 안출된 것으로,
본 발명은 저농도 기판 및 진성 에피택시얼 층을 활용하여 소자 간 아이솔레이션 특성을 강화 가능하도록 하는 바이폴라 접합 트랜지스터, 이를 포함하는 BiCMOS 소자 및 BiCMOS 소자 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 바이폴라 영역에서 제2 도전형의 제2 웰 영역, 제1 깊은 웰 영역 및 필요한 경우 매몰층을 모두 둘러싸는 제1 도전형의 고농도 도핑 영역인 제2 깊은 웰 영역을 에피택시얼 층 내에 형성함으로써, 저농도 기판 및 진성 에피택시얼 층 활용에 따른 소자 간 노이즈 발생을 방지 가능하도록 하는 바이폴라 접합 트랜지스터, 이를 포함하는 BiCMOS 소자 및 BiCMOS 소자 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 CMOS 영역에서 제2 도전형 웰을 둘러싸는 제1 도전형의 제3 깊은 웰 영역을 에피택시얼 층 내에 추가로 형성함으로써, 소자 간 아이솔레이션 특성을 더욱 강화 가능하도록 하는 바이폴라 접합 트랜지스터, 이를 포함하는 BiCMOS 소자 및 BiCMOS 소자 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 제2 깊은 웰 영역 및 제3 깊은 웰 영역이 바이폴라 영역 및 CMOS 영역의 경계 측에서 소정 거리 수평 이격 형성되도록 하여, 에피택시얼 층의 저농도 및 고저항 상태를 최대한 유지 가능하도록 하는 바이폴라 접합 트랜지스터, 이를 포함하는 BiCMOS 소자 및 BiCMOS 소자 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 제2 도전형의 매몰층(NBL)을, 바람직하게 제2 웰 영역 및 제1 깊은 웰 영역 사이에 형성하여 소자들 간 전기적 차폐를 통한 누설 전류를 방지 가능하도록 하는 바이폴라 접합 트랜지스터, 이를 포함하는 BiCMOS 소자 및 BiCMOS 소자 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 종래 기판에 형성되는 제1 도전형의 매몰층(PBL)을 별도로 형성하지 않음으로써 기판의 저농도 도핑 상태를 유지 가능하도록 하는 바이폴라 접합 트랜지스터, 이를 포함하는 BiCMOS 소자 및 BiCMOS 소자 제조방법을 제공하는데 그 목적이 있다.
본 발명은 앞서 상술한 목적을 달성하기 위하여 다음과 같은 구성을 가진 실시예에 의하여 구현될 수 있다.
본 발명의 일 실시예에 의하면, 본 발명에 따른 바이폴라 접합 트랜지스터는 기판; 상기 기판 상에 형성되는 진성 에피택시얼 층; 상기 진성 에피택시얼 층 내에 형성되는 제1 도전형의 베이스 영역인 제1 웰 영역; 상기 제1 웰 영역의 일 측 또는 양 측과 인접하여 배치되는 제2 도전형의 제2 웰 영역; 상기 에피택시얼 층 내, 제1 및 제2 웰 영역의 하측에 형성되는 제2 도전형의 제1 깊은 웰 영역; 상기 제1 웰 영역 내 형성되는 제2 도전형의 이미터 영역 및 제1 도전형의 베이스 컨택; 상기 제2 웰 영역 내 형성되는 제2 도전형의 컬렉터 컨택; 및 바이폴라 영역에서 상기 에피택시얼 층 내 형성되는 제1 도전형의 제2 깊은 웰 영역을 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 의하면, 본 발명에 따른 바이폴라 접합 트랜지스터에서 상기 제1 및 제2 웰 영역은 상호 이격 형성되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 바이폴라 접합 트랜지스터에서 상기 기판은 그 비저항값이 1 kohm.cm를 초과하는 값을 가지는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 바이폴라 접합 트랜지스터에서 상기 제2 깊은 웰 영역은 상기 제2 웰 영역 및 제1 깊은 웰 영역을 둘러싸도록 형성되며 상기 기판보다 도핑 농도가 높은 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 바이폴라 접합 트랜지스터에서 상기 깊은 웰 영역의 하측에 형성되는 제2 도전형의 매몰층;을 추가로 포함하고, 상기 제2 깊은 웰 영역은 상기 제2 웰 영역 및 제1 깊은 웰 영역 및 매몰층을 둘러싸도록 형성되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 바이폴라 접합 트랜지스터에서 상기 이미터 영역, 베이스 컨택 및 컬렉터 컨택은 각각 제1 소자분리막들에 의하여 분리되는 것을 특징으로 한다.
본 발명의 일 실시예에 의하면, 본 발명에 따른 BiCMOS 소자는 바이폴라 접합 트랜지스터를 포함하고, 상기 바이폴라 접합 트랜지스터가 형성되는 바이폴라 영역과 제2 소자분리막에 의하여 분리되어 CMOS 영역 상에 형성되는 CMOS 소자를 포함하고, 상기 CMOS 소자는 에피택시얼 층 내에 형성되는 제2 도전형의 제3 웰 영역; 제1 도전형의 제4 웰 영역;을 포함하고, 상기 에피택시얼 층 내에서, 제3 및 제4 웰 영역을 둘러싸도록 형성되며 상기 제2 깊은 웰 영역과 실질적으로 같은 도핑 농도를 가지는 제1 도전형의 제3 깊은 웰 영역;을 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 의하면, 본 발명에 따른 BiCMOS 소자는 기판; 상기 기판 상에 형성되는 진성 에피택시얼 층; 바이폴라 영역에서, 상기 진성 에피택시얼 층 내에 형성되는 제1 도전형의 베이스 영역인 제1 웰 영역; 바이폴라 영역에서, 상기 제1 웰 영역의 일 측 또는 양 측과 인접하여 배치되는 제2 도전형의 제2 웰 영역; 바이폴라 영역에서, 상기 에피택시얼 층 내, 제1 및 제2 웰 영역의 하측에 형성되는 제2 도전형의 제1 깊은 웰 영역; 상기 제1 웰 영역 내 형성되는 제2 도전형의 이미터 영역 및 제1 도전형의 베이스 컨택; 상기 제2 웰 영역 내 형성되는 제2 도전형의 컬렉터 컨택; 바이폴라 영역에서, 상기 에피택시얼 층 내 상기 제2 웰 영역 및 제1 깊은 웰 영역을 둘러싸도록 형성되는 제1 도전형의 제2 깊은 웰 영역; CMOS 영역에서, 에피택시얼 층 내에 형성되는 제2 도전형의 제3 웰 영역; CMOS 영역에서, 에피택시얼 층 내 상기 제3 웰 영역과 이격되어 형성되는 제1 도전형의 제4 웰 영역; 및 CMOS 영역에서, 상기 에피택시얼 층 내 제3 웰 영역을 둘러싸도록 형성되는 제1 도전형의 제3 깊은 웰 영역;을 포함하며, 상기 제2 깊은 웰 영역 및 제3 깊은 웰 영역은 상기 기판보다 고농도 도핑 상태로 형성되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 BiCMOS 소자에서 상기 제2 깊은 웰 영역 및 제3 깊은 웰 영역은 바이폴라 영역 및 CMOS 영역의 경계에서 상호 소정 거리 이격 형성되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 BiCMOS 소자에서 상기 기판은 그 비저항값이 1 kohm·cm를 초과하는 값을 가지는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 BiCMOS 소자는 상기 이미터 영역 및 베이스 컨택 및 컬렉터 컨택의 이격 공간 내 형성되는 제1 소자분리막들; 및 상기 이미터 영역, 베이스 컨택 및 컬렉터 컨택 상에 형성되는 실리사이드막들;을 추가로 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 BiCMOS 소자는 상기 에피택시얼 층 내, 바이폴라 영역 및 CMOS 영역 간 경계 측에 형성되는 제2 소자분리막;을 추가로 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 의하면, 본 발명에 따른 BiCMOS 소자 제조방법은 저농도 기판 상에 진성 에피택시얼 층을 형성하는 단계; 바이폴라 영역에서 상기 에피택시얼 층 내 제1 도전형의 제1 웰 영역을 형성하는 단계; CMOS 영역에서 상기 에피택시얼 층 내 제1 도전형의 NMOS 영역을 형성하는 단계; 바이폴라 영역에서 상기 제1 웰 영역 하측에 제2 도전형의 제1 깊은 웰 영역을 형성하는 단계; 바이폴라 영역에서 상기 에피택시얼 층 내 그리고 상기 제1 웰 영역의 측부에 제2 도전형의 제2 웰 영역을 형성하는 단계; CMOS 영역에서 상기 에피택시얼 층 내 제2 도전형의 PMOS 영역을 상기 NMOS 영역과 소정 거리 이격되도록 형성하는 단계; 및 바이폴라 영역에서 에피택시얼 층 내 제2 웰 영역 및 제1 깊은 웰 영역을 둘러싸도록, 제1 도전형의 제2 깊은 웰 영역을 형성하는 단계;를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 의하면, 본 발명에 따른 BiCMOS 소자 제조방법은 CMOS 영역에서 PMOS 영역을 둘러싸도록, 제1 도전형의 제3 깊은 웰 영역을 형성하는 단계;를 추가로 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 BiCMOS 소자 제조방법에서 제2 및 제3 깊은 웰 영역은 동일 공정을 통해 형성되며, 바이폴라 영역 및 CMOS 영역의 경계 측에서 상호 수평 거리 이격 형성되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 BiCMOS 소자 제조방법은 바이폴라 영역에서 상기 기판 내 제2 도전형의 불순물 이온을 주입하여 제2 도전형의 매몰층을 형성하는 단계;를 추가로 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 BiCMOS 소자 제조방법에서 상기 매몰층은 제2 깊은 웰 영역 내에서 제1 웰 영역 및 제1 깊은 웰 영역 사이에 위치하도록 형성되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 BiCMOS 소자 제조방법은 상기 제1 웰 영역 상부에 제1 도전형의 이미터 영역을 형성하는 단계; 상기 제2 웰 영역 상부에 제1 도전형의 컬렉터 컨택을 형성하는 단계; 상기 제1 웰 영역 상부에 제2 도전형의 베이스 컨택을 형성하는 단계; 상기 이미터 영역, 컬렉터 컨택 및 베이스 컨택의 이격 공간 내 제1 소자분리막들을 형성하는 단계; 및 상기 바이폴라 영역 및 CMOS 영역의 경계 측에 제2 소자분리막을 형성하는 단계;를 추가로 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 BiCMOS 소자 제조방법에서 상기 제3 깊은 웰 영역은 에피택시얼 층 내에서 PMOS 및 NMOS 영역을 모두 둘러싸도록 형성되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 BiCMOS 소자 제조방법에서 상기 제2 깊은 웰 영역은 기판보다 높은 도핑 농도를 가지는 것을 특징으로 한다.
본 발명은 앞서 본 구성에 의하여 다음과 같은 효과를 가진다.
본 발명은 저농도 기판 및 진성 에피택시얼 층을 활용하여 소자 간 아이솔레이션 특성을 강화 가능하도록 하는 효과가 있다.
또한, 본 발명은 바이폴라 영역에서 제2 도전형의 제2 웰 영역, 제1 깊은 웰 영역 및 필요한 경우 매몰층을 모두 둘러싸는 제1 도전형의 고농도 도핑 영역인 제2 깊은 웰 영역을 에피택시얼 층 내에 형성함으로써, 저농도 기판 및 진성 에피택시얼 층 활용에 따른 소자 간 노이즈 발생을 방지 가능하도록 하는 효과가 도출된다.
또한, 본 발명은 CMOS 영역에서 제2 도전형 웰을 둘러싸는 제1 도전형의 제3 깊은 웰 영역을 에피택시얼 층 내에 추가로 형성함으로써, 소자 간 아이솔레이션 특성을 더욱 강화 가능하도록 하는 효과를 가진다.
또한, 본 발명은 제2 깊은 웰 영역 및 제3 깊은 웰 영역이 바이폴라 영역 및 CMOS 영역의 경계 측에서 소정 거리 수평 이격 형성되도록 하여, 에피택시얼 층의 저농도 및 고저항 상태를 최대한 유지 가능하도록 하는 효과를 보인다.
또한, 본 발명은 제2 도전형의 매몰층(NBL)을, 바람직하게 제2 웰 영역 및 제1 깊은 웰 영역 사이에 형성하여 소자들 간 전기적 차폐를 통한 누설 전류를 방지 가능하도록 하는 효과를 발생시킨다.
또한, 본 발명은 종래 기판에 형성되는 제1 도전형의 매몰층(PBL)을 별도로 형성하지 않음으로써 기판의 저농도 도핑 상태를 유지 가능하도록 하는 효과를 나타낸다.
한편, 여기에서 명시적으로 언급되지 않은 효과라 하더라도, 본 발명의 기술적 특징에 의해 기대되는 이하의 명세서에서 기재된 효과 및 그 잠정적인 효과는 본 발명의 명세서에 기재된 것과 같이 취급됨을 첨언한다.
도 1은 본 발명의 일 실시예에 따른 BiCMOS 소자의 단면도이고;
도 2 내지 10은 도 1에 따른 소자 제조방법에 관한 단면도이다.
이하, 본 발명의 실시예를 첨부된 도면들을 참조하여 더욱 상세하게 설명한다. 본 발명의 실시예는 다양한 형태로 변형할 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것으로 해석되어서는 안 되며 청구범위에 기재된 사항을 기준으로 해석되어야 한다. 또한, 본 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 참고적으로 제공되는 것일 뿐이다.
이하 명세서 내용에 있어서, 일 구성요소가 타 구성요소의 "위(On)", "상", "상측" 또는 "상부"에 배치 또는 위치한다고 지칭하는 것은, 일 구성요소가 타 구성요소의 상부 표면에 접촉되어 위치하는 것과 아울러, 타 구성요소 층과 일정 거리 이격되어 배치되는 것을 모두 포함하는 개념이다. 그리고 일 구성요소가 타 구성요소와 이격되어 배치되는 경우에는 양 구성요소들 사이에 또 다른 구성요소가 더 배치될 수 있다. 또한, 일 구성요소가 "타 구성요소 상에 직접" 배치되는 경우 또는 "바로 위"에 배치되는 경우에는 양 구성요소들 사이에 또 다른 구성요소가 배치될 수 없다.
또한, 이하에서 "제1" 및 "제2"의 구성이 기재되어 있으나, "제2"의 구성이 "제1"의 구성을 전제로 하는 것은 아니며 단지 설명의 편의를 위한 것일 뿐임을 유의하여야 한다.
한편, 일 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 기재된 순서와 상이하게 발생할 수도 있다. 예를 들어, 연속하는 두 블록의 기능 또는 동작이 실질적으로 동시에 수행될 수도 있으며, 거꾸로 수행될 수도 있다.
이하 설명하는 실시예에서 제1 도전형은 P-type을, 제2 도전형은 N-type을 예로 들고 있으나 반드시 이에 한정되는 것은 아니다.
본 발명의 일 실시예에 따른 바이폴라 접합 트랜지스터를 포함하는 BiCMOS 소자(1)를 설명하기에 앞서, 상기 소자(1)는 바이폴라 영역(A1) 및 상기 바이폴라 영역(A1)과 소자분리막에 의하여 구분되는 CMOS 영역(A2)을 포함하는 구조로 형성되며, 바이폴라 영역(A1)에 형성되는 것은 예를 들어 npn 바이폴라 접합 트랜지스터일 수 있다.
도 1은 본 발명의 일 실시예에 따른 BiCMOS 소자의 단면도이다.
그러면 이하에서는 첨부된 도면들을 참고하여 바이폴라 접합 트랜지스터, 이를 포함하는 BiCMOS 소자에 대하여 상세히 설명하도록 한다.
도 1을 참고하면, 본 발명은 바이폴라 접합 트랜지스터, 이를 포함하는 BiCMOS 소자(1)에 관한 것으로, 더욱 상세하게는 바이폴라 영역(A1) 및 CMOS 영역(A2)이 저농도 기판(101) 상에 형성됨으로써 소자 간 아이솔레이션(Isolation) 특성을 강화함과 동시에, 제1 도전형의 깊은 웰 영역을 바이폴라 영역(A1) 및/또는 CMOS 영역(A2)에 형성하여 저농도 기판(101) 사용에 의한 웰(Well)의 wide diffusion을 방지 가능하도록 하는 바이폴라 접합 트랜지스터 및 이를 포함하는 BiCMOS 소자(1)에 관한 것이다.
먼저 기판(101)이 형성된다. 이러한 기판(101)은 제1 도전형의 저농도 기판(101)이며, 즉 상기 기판(101)은 고저항값을 가지는 기판에 해당한다. 일반적으로 기판은 B+ 이온이 1E15 ions/㎤를 초과하는 고농도로 이루어지나 본 발명에 따른 기판(101)은 그 이하로 이루어지는 것이 바람직하다. 이러한 기판(101)은 그 비저항값이 1 Kohm.cm를 초과하는 값을 가지는 것이 바람직하다.
기판(101) 상에는 에피택시얼 층(103)이 형성되며 소자 간 아이솔레이션 강화를 위하여 상기 에피택시얼 층(103)은 저농도의 진성 에피택시얼 층(Intrinsic Epitaxial Layer)인 것이 바람직하다. 따라서, 기판(101) 및 에피택시얼 층(103)이 모두 고저항값을 가지기 때문에 소자 간 아이솔레이션 특성이 강화된다.
이하에서는, 바이폴라 영역(A1)에 형성되는 본 발명의 일 실시예에 따른 바이폴라 접한 트랜지스터의 구조에 대하여 상세히 설명하도록 한다.
본 발명의 일 실시예에 따른 바이폴라 접합 트랜지스터는, 저농도의 진성 에피택시얼 층(103) 내에 배치되는 제1 도전형의 베이스 영역인 제1 웰 영역(110)과, 제1 웰 영역(110)의 일 측 또는 양 측과 인접하여 배치되는 웰 플러그로서의 제2 도전형의 제2 웰 영역(120)을 포함한다. 따라서, 에피택시얼 층(103) 내에는 P형 웰(PWELL) 및 N형 웰(NWELL)이 형성된다. 여기에서 제1 웰 영역(110)은 베이스 영역으로서의 기능을 수행한다. 제1 웰 영역(110)과 제2 웰 영역(120)은 상호 소정 거리 이격 형성되는 것이 바람직하다.
제1 웰 영역(110) 내에는, 예를 들어 제1 웰 영역(110)의 표면 측에는, 제2 도전형의 고농도 불순물 영역인 이미터 영역(112)과, 제1 도전형의 베이스 컨택(114)이 형성될 수 있다. 이미터 영역(112)과 베이스 컨택(114)은 제1 소자분리막(150)에 의하여 소정 거리 이격되어 있다.
제2 웰 영역(120) 내에는, 예를 들어 제2 웰 영역(120)의 표면 측에는, 컬렉터 컨택(122)이 형성될 수 있으며, 이러한 컬렉터 컨택(122)은 제2 도전형의 고농도 불순물 영역이다. 컬렉터 컨택(122)은 이미터 영역(112)보다 저농도로 도핑된 영역으로 형성되는 것이 바람직하다.
또한, 제1 및 제2 웰 영역(110, 120)의 하측에는 제2 도전형의 제1 깊은 웰 영역(130)이 형성된다. 즉, 에피택시얼 층(103) 내 제1 및 제2 웰 영역(110, 120) 하측에 제1 깊은 웰 영역(130)인 깊은 N형 웰(DNW) 영역이 형성될 수 있다. 이러한 깊은 웰 영역(130)은 제2 웰 영역(120)과 함께 컬렉터 영역으로서의 기능을 수행한다.
깊은 웰 영역(130)의 하측에는, 기판(101)과 에피택시얼 층(103)의 경계 측에 또는 경계와 인접한 측에, 제2 도전형의 매몰층(N-type Buried Layer; NBL)(140)이 형성된다. 이러한 매몰층(140)은, 바이폴라 영역과 주변 다른 소자들 간 전기적으로 차폐하는 역할을 수행한다. 따라서 소자들 간 전기적 차폐를 통한 누설 전류를 방지할 수 있다. 매몰층(140)은 제2 도전형의 제2 웰 영역(120)보다 더욱 높은 도핑 농도를 가지는 것이 바람직하다.
그리고, 이미터 영역(112), 베이스 컨택(114)과, 컬렉터 컨택(122) 상에는 실리사이드막들(116, 118, 124)이 각각 형성될 수 있다. 이미터 영역(112)과 베이스 컨택(114), 그리고 베이스 컨택(114)과 컬렉터 컨택(122)은 상호 일정 거리 이격되어 형성되며, 이러한 이격 공간에는 제1 소자분리막들(150)이 형성된다. 제1 소자분리막들(150)은 각각 제1 웰 영역(110) 및 제2 웰 영역(120)과 접하기 때문에 소자분리막(150)의 계면에서 발생하는 스트레스 효과에 기인하는 노이즈가 크게 감소될 수 있다. 그리고 제1 소자분리막들(150)의 계면에 존재하는 트랩 사이트들에 의한 전자 트랩이 감소될 수 있다. 또한, 바이폴라 영역(A1) 및 CMOS 영역(A2)의 경계 측에는 제2 소자분리막(160)이 형성될 수 있으며, 이러한 제2 소자분리막(160)은 제1 소자분리막들(150) 형성 공정에서 함께 형성되는 것이 바람직하다.
그리고 CMOS 영역(A2)에 형성되는 CMOS 소자에는 PMOS 소자가 형성되는 제2 도전형의 제3 웰 영역(170)과, NMOS 소자가 형성되는 제1 도전형의 제4 웰 영역(180)이 형성된다. 이러한 제3 및 제4 웰 영역(170, 180)은 에피택시얼 층(103) 내에, 제1 및 제2 웰 영역(110, 120)과 대략 동일한 깊이에 형성될 수 있으나 이에 별도의 제한이 있는 것은 아니다. 또한, 제3 웰 영역(170)과 제4 웰 영역(180)의 이격 공간 내에는 제3 소자분리막(190)이 상기 제3 및 제4 웰 영역(170, 180)과 중첩되어 형성될 수 있다.
제3 및 제4 웰 영역(170, 180) 내에는 각각 게이트 전극, 소스 및 드레인 영역(미도시)이 공지된 또는 공지될 임의의 공정을 통하여 형성될 수 있으며 이에 대한 상세한 설명은 생략하도록 한다.
이하에서는 아이솔레이션 특성 향상을 위하여, 저농도의, 즉 고저항 기판(101)과 함께, 저농도의 진성 에피택시얼 층(103)을 사용하는데에 따른 문제점에 대하여 상세히 설명하도록 한다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 BiCMOS 소자(1)는 저농도의, 즉 고저항 기판(101)과 함께, 진성 에피택시얼 층(103)을 사용한다. 또한, 기판(101)의 저농도를 유지하기 위하여 일반적으로 형성되는 제1 도전형의 매몰층 역시 형성하지 않는다. 이러한 고저항 기판(101)은 소자 간 아이솔레이션 특성을 강화할 수는 있으나 저농도 도핑에 의한 웰의 wide diffusion 문제를 발생시킬 수 있다.
또한, 순방향 액티브 모드시, 베이스-에미터 접합은 순방향 전압이 바이어스 되고, 콜렉터-베이스 접합은 역방향 전압이 바이어스된다. 이 때 이미터 영역(112)으로부터 베이스 컨택(114) 측으로 전자가 주입되며, 베이스 컨택(114) 측으로 이동한 전자들은 제1 웰 영역(110)의 폭을 통과하여 컬렉터 컨택(122) 측으로 도달한다. 이 과정에서 전자 이동 경로인 컬렉터 영역으로부터 전자가 빠져나오면 저농도의 기판(101) 및 에피택시얼 층(103)을 통하여 타 소자 영역으로 이동할 수 있다. 기판(101) 및 에피택시얼 층(103)에는 이동하는 전자들과 결합할 충분한 정공들이 존재하지 않기 때문이다. 이는 CMOS 영역(A2)에서 제3 웰 영역(170) 역시 마찬가지이다. 따라서, 이는 소자 간 노이즈(noise) 발생으로 소자의 신뢰성이 저하될 수 있다.
결국 아이솔레이션 특성 향상을 위하여 저농도 제1 도전형의 기판(101)을 활용한 것이 아이솔레이션 특성에 되려 문제를 발생시킬 수 있다.
이와 같은 문제점을 해결하기 위하여, 본 발명의 일 실시예에 따른 바이폴라 접합 트랜지스터는 바이폴라 영역(A1)에서, 제2 웰 영역(120), 제1 깊은 웰 영역(130) 및 매몰층(140)을 둘러싸는 제1 도전형의 도핑 영역인, 제2 깊은 웰 영역(DWP)(310)을 형성하는 것을 특징으로 한다. 이러한 제2 깊은 웰 영역(310)은 기판(101) 및 에피택시얼 층(103)보다 고농도로 이루어지는 것이 바람직하다.
또한, 전술한 바와 같이 CMOS 영역(A2)에서, 제3 웰 영역(170)으로부터 전자가 이탈하는 것 역시 가능하다. 이 역시 노이즈 발생의 요인이 되며, 이를 방지하기 위하여 제3 웰 영역(170)을 둘러싸는 제1 도전형의 고농도 도핑 영역인, 제3 깊은 웰 영역(DPW)(330)을 추가로 형성하는 것이 바람직하다. 이러한 제3 깊은 웰 영역(330)은 전술한 바와 같이 제4 웰 영역(180)을 제외한 제3 웰 영역(170)만을 둘러싸도록 형성될 수도, 또는 공정의 편의를 위하여 제3 및 제4 웰 영역(170, 180)을 모두 둘러싸도록 형성될 수도 있으나 이에 별도의 제한이 있는 것은 아님에 유의하여야 한다.
그리고, 제2 깊은 웰 영역(310) 및 제3 깊은 웰 영역(330)은 바이폴라 영역(A1) 및 CMOS 영역(A2)의 경계에서 상호 소정 거리 이격 형성되는 것이 바람직하다. 즉, 제2 소자분리막(160)의 하측에서 상호 수평 방향 이격 형성되어, 에피택시얼 층(103)의 저농도 및 고저항 상태를 최대한 유지하는 것이 바람직하다. 이격 거리는 예를 들어 대략 5㎛ 일 수 있다. 이러한 이격 거리는 제2 및 제3 깊은 웰 영역(310, 330)의 농도에 따라 가변적이다.
이와 같은 제1 도전형의 깊은 웰 영역들(310 및/또는 330)을 형성함으로써, 본 발명의 일 실시예에 따른 BiCMOS 소자는 저농도 기판(101)을 통한 아이솔레이션 특성 강화를 통한 노이즈 방지의 목적을 달성할 수 있다.
도 2 내지 10은 도 1 에 따른 소자 제조방법에 관한 단면도이다.
이하에서는 첨부된 도면들을 참고하여 바이폴라 접합 트랜지스터를 포함하는 BiCMOS 소자 제조방법에 대하여 상세히 설명하도록 한다. 전술한 바와 같이, 일 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 기재된 순서와 상이하게 발생할 수도 있다.
먼저 도 2를 참고하면, 바이폴라 영역(A1)에 있어서, 저농도 제1 도전형의 기판(101)에 표면에 제2 도전형의 불순물 이온을 주입하여 제2 도전형의 매몰층(140)을 형성한다. 그 후, 도 3을 참고하면, 제2 도전형 매몰층(140)이 형성된 기판(101) 상에 에피택시얼 공정을 수행함으로써 제1 도전형의 저농도 진성 에피택시얼 층(103)을 형성한다.
도 4를 참고하면, 그 후 에피택시얼 층(103)의 표면 부위에 제1 소자분리막(150), 제2 소자분리막(160) 및 제3 소자분리막(190)을 형성하며, 이는 예를 들어 STI 공정(Shallow Trench Isolation) 또는 LOCOS 공정을 통해 형성될 수 있다. 제1 소자분리막(150)은 이미터 영역(112), 베이스 컨택(114) 및 컬렉터 컨택(122)을 전기적으로 분리시키며, 제2 소자분리막(160)은 바이폴라 영역(A1)과 CMOS 영역(A2)의 경계 측에 걸쳐 형성되어 각 영역을 전기적으로 분리시킨다. 마지막으로 제3 소자분리막(190)은 제3 웰 영역(170)과 제4 웰 영역(180)을 전기적으로 분리시킬 수 있다.
도 5를 참고하면, 다음 공정으로 에피택시얼 층(103) 내, 바이폴라 영역(A1)에서 제1 웰 영역(110) 및 CMOS 영역(A2)에서 제4 웰 영역(180)인 NMOS 영역을 형성한다. 이러한 공정은 이온 주입 공정을 통하여 형성할 수 있다. 예를 들어, 에피택시얼 층(103) 표면 상에 이온 주입 마스크(미도시)을 형성하며, 제1 웰 영역(110) 및 제4 웰 영역(180)이 형성될 측 에피택시얼 층(103) 표면을 노출시킨다. 그 후, 이온 주입 공정을 통해 제1 도전형의 제1 웰 영역(110) 및 제4 웰 영역(180)을 형성한다. 그 후, 이온 주입 마스크(미도시)를 제거한다.
도 6을 참고하면, 그 후 바이폴라 영역(A1)에서 제1 웰 영역(110) 및 매몰층(140) 사이 높이에 제2 도전형의 깊은 웰 영역(130)을 형성한다. 이러한 깊은 웰 영역(130)은 예를 들어 제1 웰 영역(110)의 하측부터 매몰층(140)까지 제2 도전형의 불순물 이온을 깊게 주입하여 형성할 수 있다. 예를 들어 에피택시얼 층(103) 상에 이온 주입 마스크(미도시)를 형성하며, 개방된 측에 이온 주입 공정을 수행하여 제2 도전형의 깊은 웰 영역(130)을 형성할 수 있다. 여기에서 깊은 웰 영역(130)이 제1 웰 영역(110) 이후에 형성되는 것으로 설명하나, 깊은 웰 영역(130)이 먼저 형성될 수도 있고 이에 별도의 제한이 있는 것은 아니다.
도 7을 참고하면, 이후 공정에서 바이폴라 영역(A1)에서 에피택시얼 층(103) 내측에 제2 도전형의 제2 웰 영역(120)을 형성한다. 예를 들어, 에피택시얼 층(104) 표면 상에, 제2 웰 영역(120)이 형성될 측이 개방되도록 이온 주입 마스크(미도시)를 형성하며, 개방된 측을 통하여 이온 주입 공정을 수행하여 제2 도전형의 제2 웰 영역(120)을 형성한다. 그 후 이온 주입 마스크(미도시)를 제거한다. 이러한 공정과 동시에, CMOS 영역(A2)에서, 예를 들어 제3 웰(170)이 형성될 측 역시 개방되도록 제2 이온 주입 마스크(미도시)를 형성하고 이온 주입 공정을 통해, 제2 도전형의 제3 웰 영역(170)을 함께 형성할 수 있다.
이후, 도 8을 참고하면, 바이폴라 영역(A1)에서 에피택시얼 층(103) 내측에 제1 도전형의 고농도 도핑 영역인 제2 깊은 웰 영역(310)을 형성한다. 이러한 제2 깊은 웰 영역(310)은 기판(101) 및 에피택시얼 층(103)보다 고농도인 것이 바람직하다. 또한, 전술한 바와 같이 제2 깊은 웰 영역(310)은 제2 웰 영역(120), 제1 깊은 웰 영역(130)을 둘러싸도록 형성하며, 제2 도전형의 매몰층(140)이 형성된 경우에는 상기 매몰층(140)까지 모두 둘러싸도록 형성되는 것이 바람직하다.
필요한 경우, 동일 공정을 통하여 CMOS 영역(A2)에서 제3 깊은 웰 영역(330)을 추가로 형성할 수 있다. 이러한 제3 깊은 웰 영역(330)은 제3 웰 영역(170)을 둘러싸도록 형성될 수도, 또는 제4 웰 영역(180)까지 모두 둘러싸도록 형성될 수 있다. 제2 및 제3 깊은 웰 영역(310, 330)은 모두, 예를 들어 이온 주입 공정을 통하여 형성될 수 있다.
전술한 바와 같이, 제2 깊은 웰 영역(310) 및 제3 깊은 웰 영역(330)은 바이폴라 영역(A1) 및 CMOS 영역(A2)의 경계에서 상호 소정 거리 이격 형성되는 것이 바람직하다. 즉, 제2 소자분리막(160)의 하측에서 상호 수평 방향 이격 형성되어, 에피택시얼 층(103)의 저농도 및 고저항 상태를 최대한 유지하는 것이 본 발명의 취지 상 바람직하다.
그리고 나서, 도 9를 참고하면, 에피택시얼 층(104) 표면 측에 베이스 컨택(114)을 형성한다. 예를 들어 에피택시얼 층(104)의 표면 상에, 베이스 컨택(114)이 형성될 측이 개방되도록 이온 주입 마스크를 형성하며, 개방된 측을 통해 이온 주입 공정을 수행함으로써 제1 도전형의 베이스 컨택(114)을 형성하고, 이온 주입 마스크를 제거한다.
후속 공정으로, 이미터 영역(112) 및 컬렉터 컨택(112)을 형성하며, 예를 들어 에피택시얼 층(104) 표면에 있어서, 이미터 영역(112) 및 컬렉터 컨택(122)이 형성될 위치의 표면이 개방되도록 이온 주입 마스크(미도시)를 형성하며, 개방된 측을 통해 이온 주입 공정을 수행하여 상기 이미터 영역(112) 및 컬렉터 컨택(122)이 형성될 수 있다. 그 후, 이온 주입 마스크를 제거한다.
마지막으로, 도 10을 참고하면, 이미터 영역(112), 베이스 컨택(114) 및 컬렉터 컨택(122) 상 측이 개방되도록 실리사이드 차단막(미도시)을 에피택시얼 층(104) 표면에 형성한다. 그리고 나서, 실리사이데이션 공정을 통해 상기 이미티 영역(112), 베이스 컨택(114) 및 컬렉터 컨택(122) 상에 예를 들어 열 처리 공정을 통하여 각각 실리사이드막들(116, 118, 124)을 형성한다. 그 후, 실리사이트 차단막을 제거한다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내어 설명하는 것이며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예는 본 발명의 기술적 사상을 구현하기 위한 최선의 상태를 설명하는 것이며, 본 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다.
1 : BiCMOS 소자
101 : 기판 103 : 에피택시얼 층
110 : 제1 웰 영역
112 : 이미터 영역 114 : 베이스 컨택
116, 118 : 실리사이드 막
120 : 제2 웰 영역 122 : 컬렉터 컨택
124 : 실리사이드 막
130 : 제1 깊은 웰 영역 140 : 매몰층
150 : 제1 소자분리막 160 : 제2 소자분리막
170 : 제3 웰 영역 180 : 제4 웰 영역
310 : 제2 깊은 웰 영역 330 : 제3 깊은 웰 영역
A1 : 바이폴라 영역 A2 : CMOS 영역

Claims (20)

  1. 기판;
    상기 기판 상에 형성되는 진성 에피택시얼 층;
    상기 진성 에피택시얼 층 내에 형성되는 제1 도전형의 베이스 영역인 제1 웰 영역;
    상기 제1 웰 영역의 일 측 또는 양 측과 인접하여 배치되는 제2 도전형의 제2 웰 영역;
    상기 에피택시얼 층 내, 제1 및 제2 웰 영역의 하측에 형성되는 제2 도전형의 제1 깊은 웰 영역;
    상기 제1 웰 영역 내 형성되는 제2 도전형의 이미터 영역 및 제1 도전형의 베이스 컨택;
    상기 제2 웰 영역 내 형성되는 제2 도전형의 컬렉터 컨택; 및
    바이폴라 영역에서 상기 에피택시얼 층 내 형성되는 제1 도전형의 제2 깊은 웰 영역을 포함하는, 바이폴라 접합 트랜지스터.
  2. 제1항에 있어서,
    상기 제1 및 제2 웰 영역은 상호 이격 형성되는, 바이폴라 접합 트랜지스터.
  3. 제1항에 있어서,
    상기 기판은 그 비저항값이 1 kohm.cm를 초과하는 값을 가지는, 바이폴라 접합 트랜지스터.
  4. 제1항에 있어서,
    상기 제2 깊은 웰 영역은 상기 제2 웰 영역 및 제1 깊은 웰 영역을 둘러싸도록 형성되며 상기 기판보다 도핑 농도가 높은, 바이폴라 접합 트랜지스터.
  5. 제1항에 있어서,
    상기 제1 깊은 웰 영역의 하측에 형성되는 제2 도전형의 매몰층;을 추가로 포함하고,
    상기 제2 깊은 웰 영역은 상기 제2 웰 영역 및 제1 깊은 웰 영역 및 매몰층을 둘러싸도록 형성되는, 바이폴라 접합 트랜지스터.
  6. 제4항에 있어서,
    상기 이미터 영역, 베이스 컨택 및 컬렉터 컨택은 각각 제1 소자분리막들에 의하여 분리되는, 바이폴라 접합 트랜지스터.
  7. 제6항의 바이폴라 접합 트랜지스터를 포함하고,
    상기 바이폴라 접합 트랜지스터가 형성되는 바이폴라 영역과 제2 소자분리막에 의하여 분리되어 CMOS 영역 상에 형성되는 CMOS 소자를 포함하고,
    상기 CMOS 소자는 에피택시얼 층 내에 형성되는 제2 도전형의 제3 웰 영역; 제1 도전형의 제4 웰 영역;을 포함하고,
    상기 에피택시얼 층 내에서, 제3 및 제4 웰 영역을 둘러싸도록 형성되며 상기 제2 깊은 웰 영역과 같은 도핑 농도를 가지는 제1 도전형의 제3 깊은 웰 영역;을 포함하는, BiCMOS 소자.
  8. 기판;
    상기 기판 상에 형성되는 진성 에피택시얼 층;
    바이폴라 영역에서, 상기 진성 에피택시얼 층 내에 형성되는 제1 도전형의 베이스 영역인 제1 웰 영역;
    바이폴라 영역에서, 상기 제1 웰 영역의 일 측 또는 양 측과 인접하여 배치되는 제2 도전형의 제2 웰 영역;
    바이폴라 영역에서, 상기 에피택시얼 층 내, 제1 및 제2 웰 영역의 하측에 형성되는 제2 도전형의 제1 깊은 웰 영역;
    상기 제1 웰 영역 내 형성되는 제2 도전형의 이미터 영역 및 제1 도전형의 베이스 컨택;
    상기 제2 웰 영역 내 형성되는 제2 도전형의 컬렉터 컨택;
    바이폴라 영역에서, 상기 에피택시얼 층 내 상기 제2 웰 영역 및 제1 깊은 웰 영역을 둘러싸도록 형성되는 제1 도전형의 제2 깊은 웰 영역;
    CMOS 영역에서, 에피택시얼 층 내에 형성되는 제2 도전형의 제3 웰 영역;
    CMOS 영역에서, 에피택시얼 층 내 상기 제3 웰 영역과 이격되어 형성되는 제1 도전형의 제4 웰 영역; 및
    CMOS 영역에서, 상기 에피택시얼 층 내 제3 웰 영역을 둘러싸도록 형성되는 제1 도전형의 제3 깊은 웰 영역;을 포함하며,
    상기 제2 깊은 웰 영역 및 제3 깊은 웰 영역은 상기 기판보다 고농도 도핑 상태로 형성되는, BiCMOS 소자.
  9. 제8항에 있어서,
    상기 제2 깊은 웰 영역 및 제3 깊은 웰 영역은 바이폴라 영역 및 CMOS 영역의 경계에서 상호 소정 거리 이격 형성되는, BiCMOS 소자.
  10. 제8항에 있어서,
    상기 기판은 그 비저항값이 1 kohm·cm를 초과하는 값을 가지는, BiCMOS 소자.
  11. 제8항에 있어서,
    상기 이미터 영역 및 베이스 컨택 및 컬렉터 컨택의 이격 공간 내 형성되는 제1 소자분리막들; 및
    상기 이미터 영역, 베이스 컨택 및 컬렉터 컨택 상에 형성되는 실리사이드막들;을 추가로 포함하는, BiCMOS 소자.
  12. 제11항에 있어서,
    상기 에피택시얼 층 내, 바이폴라 영역 및 CMOS 영역 간 경계 측에 형성되는 제2 소자분리막;을 추가로 포함하는, BiCMOS 소자.
  13. 저농도 기판 상에 진성 에피택시얼 층을 형성하는 단계;
    바이폴라 영역에서 상기 에피택시얼 층 내 제1 도전형의 제1 웰 영역을 형성하는 단계;
    CMOS 영역에서 상기 에피택시얼 층 내 제1 도전형의 NMOS 영역을 형성하는 단계;
    바이폴라 영역에서 상기 제1 웰 영역 하측에 제2 도전형의 제1 깊은 웰 영역을 형성하는 단계;
    바이폴라 영역에서 상기 에피택시얼 층 내 그리고 상기 제1 웰 영역의 측부에 제2 도전형의 제2 웰 영역을 형성하는 단계;
    CMOS 영역에서 상기 에피택시얼 층 내 제2 도전형의 PMOS 영역을 상기 NMOS 영역과 소정 거리 이격되도록 형성하는 단계; 및
    바이폴라 영역에서 에피택시얼 층 내 제2 웰 영역 및 제1 깊은 웰 영역을 둘러싸도록, 제1 도전형의 제2 깊은 웰 영역을 형성하는 단계;를 포함하는, BiCMOS 소자 제조방법.
  14. 제13항에 있어서,
    CMOS 영역에서 PMOS 영역을 둘러싸도록, 제1 도전형의 제3 깊은 웰 영역을 형성하는 단계;를 추가로 포함하는, BiCMOS 소자 제조방법.
  15. 제14항에 있어서,
    제2 및 제3 깊은 웰 영역은 동일 공정을 통해 형성되며, 바이폴라 영역 및 CMOS 영역의 경계 측에서 상호 수평 거리 이격 형성되는, BiCMOS 소자 제조방법.
  16. 제13항에 있어서,
    바이폴라 영역에서 상기 기판 내 제2 도전형의 불순물 이온을 주입하여 제2 도전형의 매몰층을 형성하는 단계;를 추가로 포함하는, BiCMOS 소자 제조방법.
  17. 제16항에 있어서,
    상기 매몰층은 제2 깊은 웰 영역 내에서 제1 웰 영역 및 제1 깊은 웰 영역 사이에 위치하도록 형성되는, BiCMOS 소자 제조방법.
  18. 제14항에 있어서,
    상기 제1 웰 영역 상부에 제1 도전형의 이미터 영역을 형성하는 단계;
    상기 제2 웰 영역 상부에 제1 도전형의 컬렉터 컨택을 형성하는 단계;
    상기 제1 웰 영역 상부에 제2 도전형의 베이스 컨택을 형성하는 단계;
    상기 이미터 영역, 컬렉터 컨택 및 베이스 컨택의 이격 공간 내 제1 소자분리막들을 형성하는 단계; 및
    상기 바이폴라 영역 및 CMOS 영역의 경계 측에 제2 소자분리막을 형성하는 단계;를 추가로 포함하는, BiCMOS 소자 제조방법.
  19. 제15항에 있어서,
    상기 제3 깊은 웰 영역은 에피택시얼 층 내에서 PMOS 및 NMOS 영역을 모두 둘러싸도록 형성되는, BiCMOS 소자 제조방법.
  20. 제13항에 있어서,
    상기 제2 깊은 웰 영역은 기판보다 높은 도핑 농도를 가지는, BiCMOS 소자 제조방법.



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