JPH1197550A - 半導体装置 - Google Patents
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- JPH1197550A JPH1197550A JP9253248A JP25324897A JPH1197550A JP H1197550 A JPH1197550 A JP H1197550A JP 9253248 A JP9253248 A JP 9253248A JP 25324897 A JP25324897 A JP 25324897A JP H1197550 A JPH1197550 A JP H1197550A
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
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- H01L29/73—Bipolar junction transistors
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- H01L29/7322—Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor
-
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- H01—ELECTRIC ELEMENTS
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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Abstract
(57)【要約】
【課題】 ｎウェルの周囲にｎ-ウェルを設けてリサー
フ動作をさせる従来の高耐圧分離の島構造では、ｐ-半
導体基板から伸びる空乏層がｐ型アイランドに達してパ
ンチスルーを起こし、耐圧が制限されてしまう。 【解決手段】 ｐ-半導体基板にｎウェルを形成し、こ
の上にｐ-エピタキシャル層を形成する。ｎウェルの上
のｐ-エピタキシャル層に、ｎ-ウェルを広く形成し、リ
サーフ動作をさせる。このｎ-ウェルの中にｎウェルの
上方で、ｐアイランドを形成し、高耐圧分離の島領域を
形成する。
フ動作をさせる従来の高耐圧分離の島構造では、ｐ-半
導体基板から伸びる空乏層がｐ型アイランドに達してパ
ンチスルーを起こし、耐圧が制限されてしまう。 【解決手段】 ｐ-半導体基板にｎウェルを形成し、こ
の上にｐ-エピタキシャル層を形成する。ｎウェルの上
のｐ-エピタキシャル層に、ｎ-ウェルを広く形成し、リ
サーフ動作をさせる。このｎ-ウェルの中にｎウェルの
上方で、ｐアイランドを形成し、高耐圧分離の島領域を
形成する。
Description
【０００１】
【発明の属する技術分野】この発明は高耐圧分離構造を
有する半導体装置に関するものである。
有する半導体装置に関するものである。
【０００２】
【従来の技術】従来の高耐圧半導体装置において、高耐
圧RESURF構造を利用した島領域の断面図を図９に示す。
図９（ａ）は断面構造を示す図、図９（ｂ）は平面構造
を説明するための図である。また、図９（ａ）は図９
（ｂ）の一点鎖線での断面構造を示す。図９において、
１はｐ-型半導体基板、２はｎ型ウェル、４はｎ-型ウェ
ル、５はｎ型ウェル２の表面上に形成されたｐ型アイラ
ンドであり、nchMOSトランジスタのバックゲート領域と
なっている。
圧RESURF構造を利用した島領域の断面図を図９に示す。
図９（ａ）は断面構造を示す図、図９（ｂ）は平面構造
を説明するための図である。また、図９（ａ）は図９
（ｂ）の一点鎖線での断面構造を示す。図９において、
１はｐ-型半導体基板、２はｎ型ウェル、４はｎ-型ウェ
ル、５はｎ型ウェル２の表面上に形成されたｐ型アイラ
ンドであり、nchMOSトランジスタのバックゲート領域と
なっている。
【０００３】ここでｎ-型ウェル４は、高耐圧を得るた
めのものでありｎ型ウェル２に高電圧が印加された時に
ｎ-型ウェル４はほとんど空乏化することによって表面
電界を緩和しており、これはRESURF動作として一般に知
られている技術である。（RESURF構造については、例え
ばＵＳＰ４，２９２，６４２号を参照。）
めのものでありｎ型ウェル２に高電圧が印加された時に
ｎ-型ウェル４はほとんど空乏化することによって表面
電界を緩和しており、これはRESURF動作として一般に知
られている技術である。（RESURF構造については、例え
ばＵＳＰ４，２９２，６４２号を参照。）
【０００４】
【発明が解決しようとする課題】このような構成で高電
位の島領域を形成した場合、以下のような問題点があ
る。第一にｎ型ウェル２を十分深く形成しないと、ｐ-
型半導体基板１から伸びる空乏層がｐ型アイランド５に
達することによるパンチスルーにより全体の耐圧が制限
されてしまうことである。
位の島領域を形成した場合、以下のような問題点があ
る。第一にｎ型ウェル２を十分深く形成しないと、ｐ-
型半導体基板１から伸びる空乏層がｐ型アイランド５に
達することによるパンチスルーにより全体の耐圧が制限
されてしまうことである。
【０００５】第二に、ｎ型ウェル２にバーチカルnpnT
r、nchDMOS等、ｎ型ウェル２自体を電極として使用する
素子を形成した場合、ｎ型ウェル２に相当する部分の抵
抗が大きく素子特性が悪くなってしまうことである。図
１０は、図９のｎ型ウェル２に、バーチカルnpnTrを形
成した例を示している。図１０（ａ）は断面図であり、
図１０（ｂ）の平面図の一点鎖線での断面を示してい
る。このように、ｎ型ウェル２自体を電極として使用す
る場合、ｎ型ウェル２に相当する部分の抵抗が大きく素
子特性が悪くなってしまう。
r、nchDMOS等、ｎ型ウェル２自体を電極として使用する
素子を形成した場合、ｎ型ウェル２に相当する部分の抵
抗が大きく素子特性が悪くなってしまうことである。図
１０は、図９のｎ型ウェル２に、バーチカルnpnTrを形
成した例を示している。図１０（ａ）は断面図であり、
図１０（ｂ）の平面図の一点鎖線での断面を示してい
る。このように、ｎ型ウェル２自体を電極として使用す
る場合、ｎ型ウェル２に相当する部分の抵抗が大きく素
子特性が悪くなってしまう。
【０００６】第三に、前述のようなBipTrを内蔵させる
場合、島領域を一部分割し、その間のｐ-型半導体基板
１の領域が空乏化することによって素子間分離を確保す
る方法があるが、ｐ-型半導体基板１の表面の濃度は一
般的に低く、ｎ反転してリークが生じやすいこと、逆に
これを防ぐために表面に反転防止用の拡散領域を追加す
ると、この拡散領域に起因した島耐圧の低下が発生する
という問題があることである。
場合、島領域を一部分割し、その間のｐ-型半導体基板
１の領域が空乏化することによって素子間分離を確保す
る方法があるが、ｐ-型半導体基板１の表面の濃度は一
般的に低く、ｎ反転してリークが生じやすいこと、逆に
これを防ぐために表面に反転防止用の拡散領域を追加す
ると、この拡散領域に起因した島耐圧の低下が発生する
という問題があることである。
【０００７】図１１は、図９の島領域を分割し、分割さ
れたｎ型ウェル２の間に現れたｐ-型半導体基板１の表
面に、反転防止用のｐ型拡散領域７を形成した例を示
す。図１１（ａ）は断面図であり、図１１（ｂ）の平面
図の一点鎖線での断面を示している。このようにした場
合に、かえって島耐圧の低下を招くおそれがある。
れたｎ型ウェル２の間に現れたｐ-型半導体基板１の表
面に、反転防止用のｐ型拡散領域７を形成した例を示
す。図１１（ａ）は断面図であり、図１１（ｂ）の平面
図の一点鎖線での断面を示している。このようにした場
合に、かえって島耐圧の低下を招くおそれがある。
【０００８】この発明はこのような従来の高耐圧半導体
装置における問題を解決するためになされたものであ
り、高耐圧分離された島領域内に形成されたアイランド
へのパンチスルーを抑制することができ、また、島領域
にバーチカルnpnTr、nchDMOS等、縦型デバイスを内蔵す
る場合、デバイス下部の拡散抵抗を低くすることにより
縦型デバイスの特性を改善することができるようにした
高耐圧分離構造を有する半導体装置を提供しようとする
ものである。
装置における問題を解決するためになされたものであ
り、高耐圧分離された島領域内に形成されたアイランド
へのパンチスルーを抑制することができ、また、島領域
にバーチカルnpnTr、nchDMOS等、縦型デバイスを内蔵す
る場合、デバイス下部の拡散抵抗を低くすることにより
縦型デバイスの特性を改善することができるようにした
高耐圧分離構造を有する半導体装置を提供しようとする
ものである。
【０００９】
【課題を解決するための手段】この発明の半導体装置
は、第１導電型の半導体基板（好適な例としては、ｐ-
型半導体基板。以下同様に好適な例を括弧内に示す。）
と、この第１導電型の半導体基板（ｐ-型半導体基板）
に形成された不純物濃度が相対的に高い第２導電型のウ
ェル（ｎ型ウェル）と、この不純物濃度が相対的に高い
第２導電型のウェル（ｎ型ウェル２）を含む上記第１導
電型の半導体基板（ｐ-型半導体基板）の上に形成され
た第１導電型のエピタキシャル領域（ｐ-型エピ領域）
と、この第１導電型のエピタキシャル領域（ｐ-型エピ
領域）中に上記不純物濃度が相対的に高い第２導電型の
ウェル（ｎ型ウェル）を含む領域で上記不純物濃度が相
対的に高い第２導電型のウェル（ｎ型ウェル）に達する
ように形成された不純物濃度が相対的に低い第２導電型
のウェル（ｎ-型ウェル）とを備えた高耐圧分離構造を
有することを特徴とするものである。
は、第１導電型の半導体基板（好適な例としては、ｐ-
型半導体基板。以下同様に好適な例を括弧内に示す。）
と、この第１導電型の半導体基板（ｐ-型半導体基板）
に形成された不純物濃度が相対的に高い第２導電型のウ
ェル（ｎ型ウェル）と、この不純物濃度が相対的に高い
第２導電型のウェル（ｎ型ウェル２）を含む上記第１導
電型の半導体基板（ｐ-型半導体基板）の上に形成され
た第１導電型のエピタキシャル領域（ｐ-型エピ領域）
と、この第１導電型のエピタキシャル領域（ｐ-型エピ
領域）中に上記不純物濃度が相対的に高い第２導電型の
ウェル（ｎ型ウェル）を含む領域で上記不純物濃度が相
対的に高い第２導電型のウェル（ｎ型ウェル）に達する
ように形成された不純物濃度が相対的に低い第２導電型
のウェル（ｎ-型ウェル）とを備えた高耐圧分離構造を
有することを特徴とするものである。
【００１０】また、この発明の半導体装置は、第１導電
型の半導体基板（ｐ-型半導体基板）と、この第１導電
型の半導体基板（ｐ-型半導体基板）に形成された不純
物濃度が相対的に高い第１及び第２の第２導電型のウェ
ル（第１及び第２のｎ型ウェル）と、この不純物濃度が
相対的に高い第１及び第２の第２導電型のウェル（第１
及び第２のｎ型ウェル）を含む上記第１導電型の半導体
基板（ｐ-型半導体基板）の上に形成された第１導電型
のエピタキシャル領域（ｐ-型エピ領域）と、上記不純
物濃度が相対的に高い第１及び第２の第２導電型のウェ
ル（第１及び第２のｎ型ウェル）の少なくとも一部をそ
れぞれ含む領域で上記不純物濃度が相対的に高い第１及
び第２の第２導電型のウェル（第１及び第２のｎ型ウェ
ル）に達するように上記第１導電型のエピタキシャル領
域（ｐ-型エピ領域）中に形成された不純物濃度が相対
的に低い第１及び第２の第２導電型のウェル（第１及び
第２のｎ-型ウェル）とを備え、かつ上記不純物濃度が
相対的に低い第１及び第２の第２導電型のウェル（第１
及び第２のｎ-型ウェル）が上記不純物濃度が相対的に
高い第１及び第２の第２導電型のウェル（第１及び第２
のｎ型ウェル）を含む領域の外周部に延在するように形
成された高耐圧分離構造を有することを特徴とするもの
である。
型の半導体基板（ｐ-型半導体基板）と、この第１導電
型の半導体基板（ｐ-型半導体基板）に形成された不純
物濃度が相対的に高い第１及び第２の第２導電型のウェ
ル（第１及び第２のｎ型ウェル）と、この不純物濃度が
相対的に高い第１及び第２の第２導電型のウェル（第１
及び第２のｎ型ウェル）を含む上記第１導電型の半導体
基板（ｐ-型半導体基板）の上に形成された第１導電型
のエピタキシャル領域（ｐ-型エピ領域）と、上記不純
物濃度が相対的に高い第１及び第２の第２導電型のウェ
ル（第１及び第２のｎ型ウェル）の少なくとも一部をそ
れぞれ含む領域で上記不純物濃度が相対的に高い第１及
び第２の第２導電型のウェル（第１及び第２のｎ型ウェ
ル）に達するように上記第１導電型のエピタキシャル領
域（ｐ-型エピ領域）中に形成された不純物濃度が相対
的に低い第１及び第２の第２導電型のウェル（第１及び
第２のｎ-型ウェル）とを備え、かつ上記不純物濃度が
相対的に低い第１及び第２の第２導電型のウェル（第１
及び第２のｎ-型ウェル）が上記不純物濃度が相対的に
高い第１及び第２の第２導電型のウェル（第１及び第２
のｎ型ウェル）を含む領域の外周部に延在するように形
成された高耐圧分離構造を有することを特徴とするもの
である。
【００１１】また、この発明の半導体装置は、上記不純
物濃度が相対的に低い第１及び第２の第２導電型のウェ
ル（第１及び第２のｎ-型ウェル）の間に挟まれた上記
第１導電型のエピタキシャル領域（ｐ-型エピ領域）の
表面に、相対的に不純物濃度が高い第１導電型の領域
（ｐ領域）を形成したことを特徴とするものである。
物濃度が相対的に低い第１及び第２の第２導電型のウェ
ル（第１及び第２のｎ-型ウェル）の間に挟まれた上記
第１導電型のエピタキシャル領域（ｐ-型エピ領域）の
表面に、相対的に不純物濃度が高い第１導電型の領域
（ｐ領域）を形成したことを特徴とするものである。
【００１２】また、この発明の半導体装置は、上記不純
物濃度が相対的に高い第２導電型のウェル（ｎ型ウェ
ル）の中に、不純物濃度が相対的にさらに高い第２導電
型の領域（ｎ+領域）を形成したことを特徴とするもの
である。
物濃度が相対的に高い第２導電型のウェル（ｎ型ウェ
ル）の中に、不純物濃度が相対的にさらに高い第２導電
型の領域（ｎ+領域）を形成したことを特徴とするもの
である。
【００１３】また、この発明の半導体装置は、上記不純
物濃度が相対的に低い第２導電型のウェル（ｎ-型ウェ
ル）の中に回路素子を形成したことを特徴とするもので
ある。
物濃度が相対的に低い第２導電型のウェル（ｎ-型ウェ
ル）の中に回路素子を形成したことを特徴とするもので
ある。
【００１４】また、この発明の半導体装置は、第１導電
型の半導体基板（ｐ-型半導体基板）と、この第１導電
型の半導体基板（ｐ-型半導体基板）に形成された不純
物濃度が相対的に低い第２導電型のウェル（ｎ-型ウェ
ル）と、この不純物濃度が相対的に低い第２導電型のウ
ェル（ｎ-型ウェル）を含む上記第１導電型の半導体基
板（ｐ-型半導体基板）の上に形成された第１導電型の
エピタキシャル領域（ｐ-型エピ領域）と、上記不純物
濃度が相対的に低い第２導電型のウェル（ｎ-型ウェ
ル）の一部の領域で上記不純物濃度が相対的に低い第２
導電型のウェル（ｎ-型ウェル）に達するように上記第
１導電型のエピタキシャル領域（ｐ-型エピ領域）中に
形成された不純物濃度が相対的に高い第２導電型のウェ
ル（ｎ型ウェル）とを備えた高耐圧分離構造を有するこ
とを特徴とするものである。
型の半導体基板（ｐ-型半導体基板）と、この第１導電
型の半導体基板（ｐ-型半導体基板）に形成された不純
物濃度が相対的に低い第２導電型のウェル（ｎ-型ウェ
ル）と、この不純物濃度が相対的に低い第２導電型のウ
ェル（ｎ-型ウェル）を含む上記第１導電型の半導体基
板（ｐ-型半導体基板）の上に形成された第１導電型の
エピタキシャル領域（ｐ-型エピ領域）と、上記不純物
濃度が相対的に低い第２導電型のウェル（ｎ-型ウェ
ル）の一部の領域で上記不純物濃度が相対的に低い第２
導電型のウェル（ｎ-型ウェル）に達するように上記第
１導電型のエピタキシャル領域（ｐ-型エピ領域）中に
形成された不純物濃度が相対的に高い第２導電型のウェ
ル（ｎ型ウェル）とを備えた高耐圧分離構造を有するこ
とを特徴とするものである。
【００１５】また、この発明の半導体装置は、第１導電
型の半導体基板（ｐ-型半導体基板）と、この第１導電
型の半導体基板（ｐ-型半導体基板）に形成された不純
物濃度が相対的に低い第１及び第２の第２導電型のウェ
ル（第１及び第２のｎ-型ウェル）と、この不純物濃度
が相対的に低い第１及び第２の第２導電型のウェル（第
１及び第２のｎ-型ウェル）を含む上記第１導電型の半
導体基板（ｐ-型半導体基板）の上に形成された第１導
電型のエピタキシャル領域（ｐ-型エピ領域）と、上記
不純物濃度が相対的に低い第１及び第２の第２導電型の
ウェル（第１及び第２のｎ-型ウェル）の一部の領域で
上記不純物濃度が相対的に低い第１及び第２の第２導電
型のウェル（第１及び第２のｎ-型ウェル）に達するよ
うに上記第１導電型のエピタキシャル領域（ｐ-型エピ
領域）中に形成された不純物濃度が相対的に高い第１及
び第２の第２導電型のウェル（第１及び第２のｎ型ウェ
ル）とを備え、かつ上記不純物濃度が相対的に低い第１
及び第２の第２導電型のウェル（第１及び第２のｎ-型
ウェル）が上記不純物濃度が相対的に高い第１及び第２
の第２導電型のウェル（第１及び第２のｎ型ウェル）を
含む領域の外周部に延在するように形成された高耐圧分
離構造を有することを特徴とするものである。
型の半導体基板（ｐ-型半導体基板）と、この第１導電
型の半導体基板（ｐ-型半導体基板）に形成された不純
物濃度が相対的に低い第１及び第２の第２導電型のウェ
ル（第１及び第２のｎ-型ウェル）と、この不純物濃度
が相対的に低い第１及び第２の第２導電型のウェル（第
１及び第２のｎ-型ウェル）を含む上記第１導電型の半
導体基板（ｐ-型半導体基板）の上に形成された第１導
電型のエピタキシャル領域（ｐ-型エピ領域）と、上記
不純物濃度が相対的に低い第１及び第２の第２導電型の
ウェル（第１及び第２のｎ-型ウェル）の一部の領域で
上記不純物濃度が相対的に低い第１及び第２の第２導電
型のウェル（第１及び第２のｎ-型ウェル）に達するよ
うに上記第１導電型のエピタキシャル領域（ｐ-型エピ
領域）中に形成された不純物濃度が相対的に高い第１及
び第２の第２導電型のウェル（第１及び第２のｎ型ウェ
ル）とを備え、かつ上記不純物濃度が相対的に低い第１
及び第２の第２導電型のウェル（第１及び第２のｎ-型
ウェル）が上記不純物濃度が相対的に高い第１及び第２
の第２導電型のウェル（第１及び第２のｎ型ウェル）を
含む領域の外周部に延在するように形成された高耐圧分
離構造を有することを特徴とするものである。
【００１６】また、この発明の半導体装置は、上記不純
物濃度が相対的に高い第１及び第２の第２導電型のウェ
ル（第１及び第２のｎ型ウェル）の間に挟まれた上記第
１導電型のエピタキシャル領域（ｐ-型エピ領域）の表
面に、相対的に不純物濃度が高い第１導電型の領域（ｐ
型領域）を形成したことを特徴とするものである。
物濃度が相対的に高い第１及び第２の第２導電型のウェ
ル（第１及び第２のｎ型ウェル）の間に挟まれた上記第
１導電型のエピタキシャル領域（ｐ-型エピ領域）の表
面に、相対的に不純物濃度が高い第１導電型の領域（ｐ
型領域）を形成したことを特徴とするものである。
【００１７】また、この発明の半導体装置は、上記不純
物濃度が相対的に高い第２導電型のウェル（ｎ型ウェ
ル）の中に回路素子を形成したことを特徴とするもので
ある。
物濃度が相対的に高い第２導電型のウェル（ｎ型ウェ
ル）の中に回路素子を形成したことを特徴とするもので
ある。
【００１８】また、この発明の半導体装置は、第１導電
型の半導体基板（ｐ-型半導体基板）と、この第１導電
型の半導体基板（ｐ-型半導体基板）に形成された不純
物濃度が相対的に高い第２導電型のウェル（ｎ型ウェ
ル）と、この不純物濃度が相対的に高い第２導電型のウ
ェル（ｎ型ウェル）を含む上記第１導電型の半導体基板
（ｐ-型半導体基板）の上に形成された第１導電型のエ
ピタキシャル領域（ｐ-型エピ領域）と、この第１導電
型のエピタキシャル領域（ｐ-型エピ領域）中に上記不
純物濃度が相対的に高い第２導電型のウェル（ｎ型ウェ
ル）の上の所定部分を除き上記不純物濃度が相対的に高
い第２導電型のウェル（ｎ型ウェル）を含む領域で上記
不純物濃度が相対的に高い第２導電型のウェル（ｎ型ウ
ェル）に達するように形成された不純物濃度が相対的に
低い第２導電型のウェル（ｎ-型ウェル）とを備えた高
耐圧分離構造を有することを特徴とするものである。
型の半導体基板（ｐ-型半導体基板）と、この第１導電
型の半導体基板（ｐ-型半導体基板）に形成された不純
物濃度が相対的に高い第２導電型のウェル（ｎ型ウェ
ル）と、この不純物濃度が相対的に高い第２導電型のウ
ェル（ｎ型ウェル）を含む上記第１導電型の半導体基板
（ｐ-型半導体基板）の上に形成された第１導電型のエ
ピタキシャル領域（ｐ-型エピ領域）と、この第１導電
型のエピタキシャル領域（ｐ-型エピ領域）中に上記不
純物濃度が相対的に高い第２導電型のウェル（ｎ型ウェ
ル）の上の所定部分を除き上記不純物濃度が相対的に高
い第２導電型のウェル（ｎ型ウェル）を含む領域で上記
不純物濃度が相対的に高い第２導電型のウェル（ｎ型ウ
ェル）に達するように形成された不純物濃度が相対的に
低い第２導電型のウェル（ｎ-型ウェル）とを備えた高
耐圧分離構造を有することを特徴とするものである。
【００１９】また、この発明の半導体装置は、上記不純
物濃度が相対的に高い第２導電型のウェル（ｎ型ウェ
ル）の上の所定部分の上記第１導電型のエピタキシャル
領域（ｐ-型エピ領域）を用いて回路素子を形成するこ
とを特徴とするものである。
物濃度が相対的に高い第２導電型のウェル（ｎ型ウェ
ル）の上の所定部分の上記第１導電型のエピタキシャル
領域（ｐ-型エピ領域）を用いて回路素子を形成するこ
とを特徴とするものである。
【００２０】また、この発明の半導体装置は、上記第１
導電型の半導体基板がｐ-型シリコン半導体基板であ
り、上記不純物濃度が相対的に高い第２導電型のウェル
がｎ型シリコン半導体ウェルであり、上記第１導電型の
エピタキシャル領域がｐ-型シリコンエピタキシャル領
域であり、上記不純物濃度が相対的に低い第２導電型の
ウェルがｎ-型シリコンウェルであることを特徴とする
ものである。
導電型の半導体基板がｐ-型シリコン半導体基板であ
り、上記不純物濃度が相対的に高い第２導電型のウェル
がｎ型シリコン半導体ウェルであり、上記第１導電型の
エピタキシャル領域がｐ-型シリコンエピタキシャル領
域であり、上記不純物濃度が相対的に低い第２導電型の
ウェルがｎ-型シリコンウェルであることを特徴とする
ものである。
【００２１】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照して説明する。なお、図中、同一の符
号はそれぞれ同一または相当部分を示す。 実施の形態１．図１は、この発明の実施の形態１による
高耐圧の半導体装置における、高耐圧分離島領域の構造
を示す図であり、図１（ａ）は断面構造を示す図、図１
（ｂ）は平面構造を説明するための図である。図１
（ａ）は図１（ｂ）の一点鎖線での断面構造を示す。図
１において、１は、ｐ-型半導体基板（第１導電型の半
導体基板）、２は、ｐ-型半導体基板１上に形成されたn
型ウェル（ｎ型埋め込み領域）（不純物濃度が相対的に
高い第２導電型のウェル）、３は、ｎ型ウェル２を含む
ｐ-型半導体基板１の上に形成されたｐ-型エピ領域（第
１導電型のエピタキシャル領域）、４は、このｐ-型エ
ピ領域３中でｎ型ウェル２の領域を含み、ｎ型ウェル２
の領域より広い領域でｎ型ウェル２に達する深さに形成
されたｎ-型ウェル（不純物濃度が相対的に低い第２導
電型のウェル）、５は、ｎ型ウェル２の上方で、ｎ-型
ウェル４の表面に形成されたｐ型アイランド（ｐ型領
域）である。この場合、ｐ型アイランド５は、例えばnc
hMOSトランジスタのバックゲート領域となっている。
いて、図面を参照して説明する。なお、図中、同一の符
号はそれぞれ同一または相当部分を示す。 実施の形態１．図１は、この発明の実施の形態１による
高耐圧の半導体装置における、高耐圧分離島領域の構造
を示す図であり、図１（ａ）は断面構造を示す図、図１
（ｂ）は平面構造を説明するための図である。図１
（ａ）は図１（ｂ）の一点鎖線での断面構造を示す。図
１において、１は、ｐ-型半導体基板（第１導電型の半
導体基板）、２は、ｐ-型半導体基板１上に形成されたn
型ウェル（ｎ型埋め込み領域）（不純物濃度が相対的に
高い第２導電型のウェル）、３は、ｎ型ウェル２を含む
ｐ-型半導体基板１の上に形成されたｐ-型エピ領域（第
１導電型のエピタキシャル領域）、４は、このｐ-型エ
ピ領域３中でｎ型ウェル２の領域を含み、ｎ型ウェル２
の領域より広い領域でｎ型ウェル２に達する深さに形成
されたｎ-型ウェル（不純物濃度が相対的に低い第２導
電型のウェル）、５は、ｎ型ウェル２の上方で、ｎ-型
ウェル４の表面に形成されたｐ型アイランド（ｐ型領
域）である。この場合、ｐ型アイランド５は、例えばnc
hMOSトランジスタのバックゲート領域となっている。
【００２２】このような構成において、ｎ-型ウェル４
は、RESURF動作により、この分離島領域の高耐圧を得る
働きをする。すなわちｐ型アイランド５に高電圧が印加
された時に、ｎ-型ウェル４はほとんど空乏化すること
によって表面電界を緩和し、高耐圧を可能にする。
は、RESURF動作により、この分離島領域の高耐圧を得る
働きをする。すなわちｐ型アイランド５に高電圧が印加
された時に、ｎ-型ウェル４はほとんど空乏化すること
によって表面電界を緩和し、高耐圧を可能にする。
【００２３】以上のように、この実施の形態では、ｎ型
ウェル２の上にｐ-型エピ領域３を必要な厚さ成長さ
せ、しかる後にｎ型ウェル２の外周部を含む広い領域で
ｐ-型エピ領域３にｎ型不純物を拡散あるいは注入して
ｎ-型ウェル４を形成している。そして、このｎ-型ウェ
ル４の中に、ｐ型アイランド５などにより回路素子を形
成する。このように構成すると、分離島領域はｐ-型エ
ピ領域３の厚み分だけ深く形成できる。そのため、ｐ-
型半導体基板１から例えばｐ型アイランド５へのパンチ
スルー電圧を大幅に改善することができる。
ウェル２の上にｐ-型エピ領域３を必要な厚さ成長さ
せ、しかる後にｎ型ウェル２の外周部を含む広い領域で
ｐ-型エピ領域３にｎ型不純物を拡散あるいは注入して
ｎ-型ウェル４を形成している。そして、このｎ-型ウェ
ル４の中に、ｐ型アイランド５などにより回路素子を形
成する。このように構成すると、分離島領域はｐ-型エ
ピ領域３の厚み分だけ深く形成できる。そのため、ｐ-
型半導体基板１から例えばｐ型アイランド５へのパンチ
スルー電圧を大幅に改善することができる。
【００２４】また、図２は、図１と同じ構造のｎ-型ウ
ェル４の表面に、ｐ型領域５ａからなるベースと、ｎ型
拡散領域６からなるエミッタを形成し、バーチカルnpnT
rを形成した例を示す。図２（ａ）はその断面図で、図
２（ｂ）の平面図の一点鎖線での断面構造を示してい
る。このようにすると、表面より深い領域にｎ型ウェル
２による高濃度領域が形成されているため、素子特性を
改善することができる。バーチカルnpnTrのほかに、バ
ーチカルnchDMOS等を形成する場合にも、それぞれ同様
に素子特性を改善することができる。
ェル４の表面に、ｐ型領域５ａからなるベースと、ｎ型
拡散領域６からなるエミッタを形成し、バーチカルnpnT
rを形成した例を示す。図２（ａ）はその断面図で、図
２（ｂ）の平面図の一点鎖線での断面構造を示してい
る。このようにすると、表面より深い領域にｎ型ウェル
２による高濃度領域が形成されているため、素子特性を
改善することができる。バーチカルnpnTrのほかに、バ
ーチカルnchDMOS等を形成する場合にも、それぞれ同様
に素子特性を改善することができる。
【００２５】実施の形態２．図３は、この発明の実施の
形態２による高耐圧の半導体装置における、高耐圧分離
島領域の構造を示す図であり、図３（ａ）は断面構造を
示す図、図３（ｂ）は平面構造を説明するための図であ
る。図３（ａ）は図３（ｂ）の一点鎖線での断面構造を
示す。この実施の形態２は、実施の形態1の島領域を部
分的に分割したものである。すなわちｎ型ウェル２が分
割されて所定間隔を隔てて配置されている。ｎ-型ウェ
ル４も分割されて、中央部にｐ-型エピ領域３が現われ
るように離され、全体としては環状の形状に配置されて
いる。
形態２による高耐圧の半導体装置における、高耐圧分離
島領域の構造を示す図であり、図３（ａ）は断面構造を
示す図、図３（ｂ）は平面構造を説明するための図であ
る。図３（ａ）は図３（ｂ）の一点鎖線での断面構造を
示す。この実施の形態２は、実施の形態1の島領域を部
分的に分割したものである。すなわちｎ型ウェル２が分
割されて所定間隔を隔てて配置されている。ｎ-型ウェ
ル４も分割されて、中央部にｐ-型エピ領域３が現われ
るように離され、全体としては環状の形状に配置されて
いる。
【００２６】さらに、詳しく説明すると、この高耐圧分
離構造では、ｐ-型半導体基板１（第１導電型の半導体
基板１）に、第１及び第２のｎ型ウェル２ａ，２ｂ（不
純物濃度が相対的に高い第１及び第２の第２導電型のウ
ェル）が形成されている。この第１及び第２のｎ型ウェ
ル２ａ，２ｂを含むｐ-型半導体基板１の上に、ｐ-型エ
ピ領域３（第１導電型のエピタキシャル領域３）が形成
されている。そして、第１及び第２のｎ型ウェル２ａ，
２ｂの少なくとも一部の領域に重なるように、またこの
ｎ型ウェル２ａ，２ｂに達するように、ｐ-型エピ領域
３の中に、第１及び第２のｎ-型ウェル４ａ，４ｂ（不
純物濃度が相対的に低い第２導電型のウェル）が形成さ
れている。そして、第１及び第２のｎ-型ウェル４ａ，
４ｂは、全体として第１及び第２のｎ型ウェル２ａ，２
ｂを含む領域の外周部にまで延在するように形成されて
いる。すなわち、図３（ｂ）の平面図でみれば、第１及
び第２のｎ-型ウェル４ａ，４ｂは、全体として第１及
び第２のｎ型ウェル２ａ，２ｂの外周を囲むように形成
されている。また、ｎ型ウェル２の上方で、ｎ-型ウェ
ル４の表面にｐ型アイランド５（ｐ型領域）が形成され
ている。
離構造では、ｐ-型半導体基板１（第１導電型の半導体
基板１）に、第１及び第２のｎ型ウェル２ａ，２ｂ（不
純物濃度が相対的に高い第１及び第２の第２導電型のウ
ェル）が形成されている。この第１及び第２のｎ型ウェ
ル２ａ，２ｂを含むｐ-型半導体基板１の上に、ｐ-型エ
ピ領域３（第１導電型のエピタキシャル領域３）が形成
されている。そして、第１及び第２のｎ型ウェル２ａ，
２ｂの少なくとも一部の領域に重なるように、またこの
ｎ型ウェル２ａ，２ｂに達するように、ｐ-型エピ領域
３の中に、第１及び第２のｎ-型ウェル４ａ，４ｂ（不
純物濃度が相対的に低い第２導電型のウェル）が形成さ
れている。そして、第１及び第２のｎ-型ウェル４ａ，
４ｂは、全体として第１及び第２のｎ型ウェル２ａ，２
ｂを含む領域の外周部にまで延在するように形成されて
いる。すなわち、図３（ｂ）の平面図でみれば、第１及
び第２のｎ-型ウェル４ａ，４ｂは、全体として第１及
び第２のｎ型ウェル２ａ，２ｂの外周を囲むように形成
されている。また、ｎ型ウェル２の上方で、ｎ-型ウェ
ル４の表面にｐ型アイランド５（ｐ型領域）が形成され
ている。
【００２７】また、第１及び第２のｎ型ウェル２ａ，２
ｂは、島間耐圧以上のパンチスルー電圧が得られる程度
の距離で離されている。さらに、ｎ-型ウェル４ａ，４
ｂの間に現われているｐ-型エピ領域３の表面上には、
反転防止用のｐ型領域５（ｐ型拡散領域）（相対的に不
純物濃度が高い第１導電型の領域）が形成されている。
このような構成において、ｐ-型半導体基板１と島間に
逆バイアスが印加される時、ｎ-型ウェル４ａ，４ｂと
ｐ型拡散領域５の間の表面接合耐圧より低い電圧で、第
１及び第２のｎ型ウェル２ａ，２ｂの間が上記パンチス
ルーに達すれば、分離構造による耐圧の低下は起こらな
い。したがって、ｐ-型エピ領域３の表面に反転防止用
のｐ型拡散領域５を付加した状態においても、島耐圧の
低下が起こらない構造を得ることが出来る。すなわち、
この構成は、第１及び第２のｎ型ウェル２ａ，２ｂの間
のJFET効果で、表面での耐圧低下を防ぐようになってい
る。
ｂは、島間耐圧以上のパンチスルー電圧が得られる程度
の距離で離されている。さらに、ｎ-型ウェル４ａ，４
ｂの間に現われているｐ-型エピ領域３の表面上には、
反転防止用のｐ型領域５（ｐ型拡散領域）（相対的に不
純物濃度が高い第１導電型の領域）が形成されている。
このような構成において、ｐ-型半導体基板１と島間に
逆バイアスが印加される時、ｎ-型ウェル４ａ，４ｂと
ｐ型拡散領域５の間の表面接合耐圧より低い電圧で、第
１及び第２のｎ型ウェル２ａ，２ｂの間が上記パンチス
ルーに達すれば、分離構造による耐圧の低下は起こらな
い。したがって、ｐ-型エピ領域３の表面に反転防止用
のｐ型拡散領域５を付加した状態においても、島耐圧の
低下が起こらない構造を得ることが出来る。すなわち、
この構成は、第１及び第２のｎ型ウェル２ａ，２ｂの間
のJFET効果で、表面での耐圧低下を防ぐようになってい
る。
【００２８】また、このような構成によれば、分離島領
域はｐ-型エピ領域３の厚み分だけ深く形成できる。そ
のため、ｐ-型半導体基板１から例えばｐ型アイランド
５へのパンチスルー電圧を大幅に改善することができ
る。
域はｐ-型エピ領域３の厚み分だけ深く形成できる。そ
のため、ｐ-型半導体基板１から例えばｐ型アイランド
５へのパンチスルー電圧を大幅に改善することができ
る。
【００２９】実施の形態３．図４は、この発明の実施の
形態３による高耐圧の半導体装置における、高耐圧分離
島領域の構造を示す図であり、図４（ａ）は断面構造を
示す図、図４（ｂ）は平面構造を説明するための図であ
る。図４（ａ）は図４（ｂ）の一点鎖線での断面構造を
示す。図４において、7はｎ型ウェル２（不純物濃度が
相対的に高い第２導電型のウェル）内部に形成されたｎ
+型領域、具体的にはｎ+埋め込み拡散領域（不純物濃度
が相対的にさらに高い第２導電型の領域）を示す。その
他の構造は、実施の形態１（図１）と同様であるから、
重複を避けるため詳細な説明は省略する。
形態３による高耐圧の半導体装置における、高耐圧分離
島領域の構造を示す図であり、図４（ａ）は断面構造を
示す図、図４（ｂ）は平面構造を説明するための図であ
る。図４（ａ）は図４（ｂ）の一点鎖線での断面構造を
示す。図４において、7はｎ型ウェル２（不純物濃度が
相対的に高い第２導電型のウェル）内部に形成されたｎ
+型領域、具体的にはｎ+埋め込み拡散領域（不純物濃度
が相対的にさらに高い第２導電型の領域）を示す。その
他の構造は、実施の形態１（図１）と同様であるから、
重複を避けるため詳細な説明は省略する。
【００３０】このように構成すると、分離島領域はｐ-
型エピ領域３の厚み分だけ深く形成できる。そのため、
ｐ-型半導体基板１から例えばｐ型アイランド５へのパ
ンチスルー電圧を大幅に改善することができる。さら
に、この実施の形態では、島領域はｎ+埋め込み拡散領
域7上に形成されるため、ｐ-型半導体基板１からｐ型ア
イランド５へのパンチスルー電圧を完全に防止すること
ができる。
型エピ領域３の厚み分だけ深く形成できる。そのため、
ｐ-型半導体基板１から例えばｐ型アイランド５へのパ
ンチスルー電圧を大幅に改善することができる。さら
に、この実施の形態では、島領域はｎ+埋め込み拡散領
域7上に形成されるため、ｐ-型半導体基板１からｐ型ア
イランド５へのパンチスルー電圧を完全に防止すること
ができる。
【００３１】また、図５は、図４と同じ構造のｎ-型ウ
ェル４の表面に、ｐ型領域５ａからなるベースと、ｎ型
拡散領域９からなるエミッタを形成し、バーチカルnpnT
rを形成した例を示す。図５（ａ）はその断面図で、図
５（ｂ）の平面図の一点鎖線での断面構造を示してい
る。このようにすると、表面より深い部分にｎ-型ウェ
ル４に加えて、ｎ+埋め込み拡散領域７による低抵抗領
域を形成できるので、ｎ-型ウェル４上にバーチカルnpn
Tr、.nchDMOS等を形成する場合にそれぞれの素子特性を
改善することができる。 また、この効果は実施の形態1
よりも大きいものとなる。
ェル４の表面に、ｐ型領域５ａからなるベースと、ｎ型
拡散領域９からなるエミッタを形成し、バーチカルnpnT
rを形成した例を示す。図５（ａ）はその断面図で、図
５（ｂ）の平面図の一点鎖線での断面構造を示してい
る。このようにすると、表面より深い部分にｎ-型ウェ
ル４に加えて、ｎ+埋め込み拡散領域７による低抵抗領
域を形成できるので、ｎ-型ウェル４上にバーチカルnpn
Tr、.nchDMOS等を形成する場合にそれぞれの素子特性を
改善することができる。 また、この効果は実施の形態1
よりも大きいものとなる。
【００３２】実施の形態４．図６は、この発明の実施の
形態４による高耐圧の半導体装置における、高耐圧分離
島領域の構造を示す図であり、図６（ａ）は断面構造を
示す図、図６（ｂ）は平面構造を説明するための図であ
る。図６（ａ）は図６（ｂ）の一点鎖線での断面構造を
示す。図６において、1は、ｐ-型半導体基板（第１導電
型の半導体基板）、４は、ｐ-型半導体基板１の表面上
に形成されたｎ-型ウェル（ｎ-型埋め込み領域）（不純
物濃度が相対的に低い第２導電型のウェル）、３は、こ
のｎ-型ウェル４を含むｐ-型半導体基板１の上に形成さ
れたｐ-型エピ領域３（第１導電型のエピタキシャル領
域３）、２は、ｎ-型ウェル４の一部の領域と重なり、
ｎ-型ウェル４に達するようにｐ-型エピ領域３中に形成
されたｎ型ウェル２（不純物濃度が相対的に高い第２導
電型のウェル）、５は、ｎ-型ウェル４の上方でｎ型ウ
ェル２の表面に形成されたｐ型アイランドであり、nchM
OSトランジスタのバックゲート領域となっている。
形態４による高耐圧の半導体装置における、高耐圧分離
島領域の構造を示す図であり、図６（ａ）は断面構造を
示す図、図６（ｂ）は平面構造を説明するための図であ
る。図６（ａ）は図６（ｂ）の一点鎖線での断面構造を
示す。図６において、1は、ｐ-型半導体基板（第１導電
型の半導体基板）、４は、ｐ-型半導体基板１の表面上
に形成されたｎ-型ウェル（ｎ-型埋め込み領域）（不純
物濃度が相対的に低い第２導電型のウェル）、３は、こ
のｎ-型ウェル４を含むｐ-型半導体基板１の上に形成さ
れたｐ-型エピ領域３（第１導電型のエピタキシャル領
域３）、２は、ｎ-型ウェル４の一部の領域と重なり、
ｎ-型ウェル４に達するようにｐ-型エピ領域３中に形成
されたｎ型ウェル２（不純物濃度が相対的に高い第２導
電型のウェル）、５は、ｎ-型ウェル４の上方でｎ型ウ
ェル２の表面に形成されたｐ型アイランドであり、nchM
OSトランジスタのバックゲート領域となっている。
【００３３】また、水平方向に広く延在しているｎ-型
ウェル４と、その上に接したｐ-型エピ領域３は各々が
逆バイアス印加時に空乏化し、各々がRESURF動作するよ
うに設定されている。従って、これにより、この分離島
領域の高耐圧化が図られる。
ウェル４と、その上に接したｐ-型エピ領域３は各々が
逆バイアス印加時に空乏化し、各々がRESURF動作するよ
うに設定されている。従って、これにより、この分離島
領域の高耐圧化が図られる。
【００３４】以上のような構成にすれば、島領域はｐ-
型エピ領域３の厚み分深く形成できる。そのため、ｐ-
型半導体基板１からｐ型アイランド５へのパンチスルー
電圧を大幅に改善する事ができる。
型エピ領域３の厚み分深く形成できる。そのため、ｐ-
型半導体基板１からｐ型アイランド５へのパンチスルー
電圧を大幅に改善する事ができる。
【００３５】実施の形態５．図７は、この発明の実施の
形態５による高耐圧の半導体装置における、高耐圧分離
島領域の構造を示す図であり、図７（ａ）は断面構造を
示す図、図７（ｂ）は平面構造を説明するための図であ
る。図７（ａ）は図７（ｂ）の一点鎖線での断面構造を
示す。この実施の形態５は、実施の形態４の島領域を部
分的に分割したものである。すなわち、ｎ-型ウェル４
が分割されて所定間隔を隔てて配置されている。ｎ型ウ
ェル２も分割されて、中央部にｐ-型エピ領域３が現わ
れるように離されている。そして、分割されたｎ-型ウ
ェル４は全体として、分割されたｎ型ウェル２の外周部
にまで延在するように広がっている。
形態５による高耐圧の半導体装置における、高耐圧分離
島領域の構造を示す図であり、図７（ａ）は断面構造を
示す図、図７（ｂ）は平面構造を説明するための図であ
る。図７（ａ）は図７（ｂ）の一点鎖線での断面構造を
示す。この実施の形態５は、実施の形態４の島領域を部
分的に分割したものである。すなわち、ｎ-型ウェル４
が分割されて所定間隔を隔てて配置されている。ｎ型ウ
ェル２も分割されて、中央部にｐ-型エピ領域３が現わ
れるように離されている。そして、分割されたｎ-型ウ
ェル４は全体として、分割されたｎ型ウェル２の外周部
にまで延在するように広がっている。
【００３６】さらに詳しく説明すると、この実施の形態
の高耐圧分離構造では、ｐ-型半導体基板１（第１導電
型の半導体基板１）に第１及び第２のｎ-型ウェル４
ａ，４ｂ（不純物濃度が相対的に低い第２導電型のウェ
ル）が形成され、この第１及び第２のｎ-型ウェル４
ａ，４ｂを含むｐ-型半導体基板１の上に、ｐ-型エピ領
域３（第１導電型のエピタキシャル領域）が形成されて
いる。そして、それぞれ第１及び第２のｎ-型ウェル４
ａ，４ｂの一部の領域上で、ｎ-型ウェル４ａ，４ｂに
達するように、ｐ-型エピ領域３中に第１及び第２のｎ
型ウェル２ａ，２ｂ（不純物濃度が相対的に高い第２導
電型のウェル）が形成されている。かつ第１及び第２の
ｎ-型ウェル４ａ，４ｂは、第１及び第２のｎ型ウェル
２ａ，２ｂを含む領域の外周部にまで延在するように形
成されている。すなわち、図７（ｂ）の平面図でみれ
ば、第１及び第２のｎ-型ウェル４ａ，４ｂは、全体と
して第１及び第２のｎ型ウェル２ａ，２ｂの外周を囲む
ように形成されている。
の高耐圧分離構造では、ｐ-型半導体基板１（第１導電
型の半導体基板１）に第１及び第２のｎ-型ウェル４
ａ，４ｂ（不純物濃度が相対的に低い第２導電型のウェ
ル）が形成され、この第１及び第２のｎ-型ウェル４
ａ，４ｂを含むｐ-型半導体基板１の上に、ｐ-型エピ領
域３（第１導電型のエピタキシャル領域）が形成されて
いる。そして、それぞれ第１及び第２のｎ-型ウェル４
ａ，４ｂの一部の領域上で、ｎ-型ウェル４ａ，４ｂに
達するように、ｐ-型エピ領域３中に第１及び第２のｎ
型ウェル２ａ，２ｂ（不純物濃度が相対的に高い第２導
電型のウェル）が形成されている。かつ第１及び第２の
ｎ-型ウェル４ａ，４ｂは、第１及び第２のｎ型ウェル
２ａ，２ｂを含む領域の外周部にまで延在するように形
成されている。すなわち、図７（ｂ）の平面図でみれ
ば、第１及び第２のｎ-型ウェル４ａ，４ｂは、全体と
して第１及び第２のｎ型ウェル２ａ，２ｂの外周を囲む
ように形成されている。
【００３７】また、第1及び第２のｎ-型ウェル４ａ，４
ｂは、島間耐圧以上のパンチスルー電圧が得られる程度
の距離で離されている。さらにｎ型ウェル２ａ，２ｂの
間に現れているｐ-型エピ領域３の表面上には、反転防
止用のｐ型拡散領域７が形成されている。このような構
成において、ｐ-型半導体基板１と島間に逆バイアスが
印可される時、ｎ型ウェル２ａ，２ｂとｐ型拡散領域７
の間の表面接合耐圧より低い電圧で、第1及び第２のｎ-
型ウェル４ａ，４ｂの間が上記パンチスルーに達すれ
ば、分離構造による耐圧の低下は起こらない。 したが
って、ｐ-エピ表面に反転防止用のｐ型拡散領域７を付
加した状態においても島耐圧の低下が起こらない構造を
得ることが出来る。すなわち、この構成は、第１及び第
２のｎ-型ウェル４ａ，４ｂの間のJFET効果で、表面で
の耐圧低下を防ぐようになっている。
ｂは、島間耐圧以上のパンチスルー電圧が得られる程度
の距離で離されている。さらにｎ型ウェル２ａ，２ｂの
間に現れているｐ-型エピ領域３の表面上には、反転防
止用のｐ型拡散領域７が形成されている。このような構
成において、ｐ-型半導体基板１と島間に逆バイアスが
印可される時、ｎ型ウェル２ａ，２ｂとｐ型拡散領域７
の間の表面接合耐圧より低い電圧で、第1及び第２のｎ-
型ウェル４ａ，４ｂの間が上記パンチスルーに達すれ
ば、分離構造による耐圧の低下は起こらない。 したが
って、ｐ-エピ表面に反転防止用のｐ型拡散領域７を付
加した状態においても島耐圧の低下が起こらない構造を
得ることが出来る。すなわち、この構成は、第１及び第
２のｎ-型ウェル４ａ，４ｂの間のJFET効果で、表面で
の耐圧低下を防ぐようになっている。
【００３８】また、このような構成にすれば、分離島領
域はｐ-型エピ領域３の厚み分だけ深く形成できる。そ
のため、ｐ-型半導体基板１から例えばｐ型アイランド
５へのパンチスルー電圧を大幅に改善することができ
る。
域はｐ-型エピ領域３の厚み分だけ深く形成できる。そ
のため、ｐ-型半導体基板１から例えばｐ型アイランド
５へのパンチスルー電圧を大幅に改善することができ
る。
【００３９】実施の形態６．図８は、この発明の実施の
形態６による高耐圧の半導体装置における、高耐圧分離
島領域の構造を示す図であり、図８（ａ）は断面構造を
示す図、図８（ｂ）は平面構造を説明するための図であ
る。図８（ａ）は図８（ｂ）の一点鎖線での断面構造を
示す。この実施の形態６は、実施の形態1のｐ型アイラ
ンド５に相当する領域を、ｐ-型エピ領域３自体を残す
ことにより形成したものである。
形態６による高耐圧の半導体装置における、高耐圧分離
島領域の構造を示す図であり、図８（ａ）は断面構造を
示す図、図８（ｂ）は平面構造を説明するための図であ
る。図８（ａ）は図８（ｂ）の一点鎖線での断面構造を
示す。この実施の形態６は、実施の形態1のｐ型アイラ
ンド５に相当する領域を、ｐ-型エピ領域３自体を残す
ことにより形成したものである。
【００４０】さらに詳しく説明すると、この実施の形態
の高耐圧分離構造は、ｐ-型半導体基板１（第１導電型
の半導体基板）にｎ型ウェル２（不純物濃度が相対的に
高い第２導電型のウェル）を形成し、このｎ型ウェル２
を含むｐ-型半導体基板１の上にｐ-型エピ領域３（第１
導電型のエピタキシャル領域）を形成している。そし
て、このｐ-型エピ領域３中に、ｎ型ウェル２の上の所
定部分を除きｎ型ウェル２を含む領域で、ｎ型ウェル２
に達するようにｎ-型ウェル４（不純物濃度が相対的に
低い第２導電型のウェル）を形成している。これにより
ｎ型ウェル２の上に、ｐ-型エピ領域３が島状に残され
る。これを図１のｐ型アイランド５と同様に用いること
ができる。
の高耐圧分離構造は、ｐ-型半導体基板１（第１導電型
の半導体基板）にｎ型ウェル２（不純物濃度が相対的に
高い第２導電型のウェル）を形成し、このｎ型ウェル２
を含むｐ-型半導体基板１の上にｐ-型エピ領域３（第１
導電型のエピタキシャル領域）を形成している。そし
て、このｐ-型エピ領域３中に、ｎ型ウェル２の上の所
定部分を除きｎ型ウェル２を含む領域で、ｎ型ウェル２
に達するようにｎ-型ウェル４（不純物濃度が相対的に
低い第２導電型のウェル）を形成している。これにより
ｎ型ウェル２の上に、ｐ-型エピ領域３が島状に残され
る。これを図１のｐ型アイランド５と同様に用いること
ができる。
【００４１】ｐ-型半導体基板１は耐圧から比抵抗が制
限されるが、ｐ-型エピ領域３の比抵抗は表面領域のみ
なので制限されにくい。したがって図8のようにｐ-型エ
ピ領域３自体をアイランドとして使用できるよう、ｐ-
型半導体基板１より低比抵抗に設定し、製造工程でマス
ク1枚を削減することができる構造を容易に実現するこ
とができる。この場合、ｐ-エピ領域６の比抵抗を、例
えばCMOS特性にあわせて設定することができる。
限されるが、ｐ-型エピ領域３の比抵抗は表面領域のみ
なので制限されにくい。したがって図8のようにｐ-型エ
ピ領域３自体をアイランドとして使用できるよう、ｐ-
型半導体基板１より低比抵抗に設定し、製造工程でマス
ク1枚を削減することができる構造を容易に実現するこ
とができる。この場合、ｐ-エピ領域６の比抵抗を、例
えばCMOS特性にあわせて設定することができる。
【００４２】また、このように構成すると、分離島領域
はｐ-型エピ領域３の厚み分だけ深く形成できる。その
ため、ｐ-型半導体基板１から、アイランドとしてのｐ-
型エピ領域３へのパンチスルー電圧を大幅に改善するこ
とができる。また、ｎ-型ウェル４の表面に、バーチカ
ルnpnTrやバーチカルnchDMOS等を形成する場合にも、表
面より深い領域にｎ型ウェル２による高濃度領域が形成
されているため、素子特性を改善することができる。
はｐ-型エピ領域３の厚み分だけ深く形成できる。その
ため、ｐ-型半導体基板１から、アイランドとしてのｐ-
型エピ領域３へのパンチスルー電圧を大幅に改善するこ
とができる。また、ｎ-型ウェル４の表面に、バーチカ
ルnpnTrやバーチカルnchDMOS等を形成する場合にも、表
面より深い領域にｎ型ウェル２による高濃度領域が形成
されているため、素子特性を改善することができる。
【００４３】
【発明の効果】この発明によれば、高耐圧の半導体装置
において、半導体基板の上に所望の厚さを有するエピタ
キシャル領域を形成し、これを用いて高耐圧分離の島領
域を形成するようにしたので、島領域内に形成されたア
イランドへのパンチスルーを抑制することができる。
において、半導体基板の上に所望の厚さを有するエピタ
キシャル領域を形成し、これを用いて高耐圧分離の島領
域を形成するようにしたので、島領域内に形成されたア
イランドへのパンチスルーを抑制することができる。
【００４４】また、この発明によれば、高耐圧の半導体
装置において、島領域下部に不純物濃度が相対的に高い
領域を形成するので、島領域にバーチカルnpnTr、nchDM
OS等、縦型素子を内蔵する場合、素子下部の拡散抵抗を
低くすることが可能であり、それにより縦型素子の特性
を改善する事ができる。
装置において、島領域下部に不純物濃度が相対的に高い
領域を形成するので、島領域にバーチカルnpnTr、nchDM
OS等、縦型素子を内蔵する場合、素子下部の拡散抵抗を
低くすることが可能であり、それにより縦型素子の特性
を改善する事ができる。
【００４５】また、この発明によれば、高耐圧の半導体
装置において、高耐圧分離の島領域を分割して素子間分
離を行う場合、表面に反転防止のための拡散を追加して
も島領域の耐圧が影響されない構造を得ることができ
る。
装置において、高耐圧分離の島領域を分割して素子間分
離を行う場合、表面に反転防止のための拡散を追加して
も島領域の耐圧が影響されない構造を得ることができ
る。
【００４６】また、この発明によれば、半導体基板の上
に所望の厚さに形成したエピタキシャル領域を、高耐圧
分離の島領域の中に残し、しかも適当な比抵抗に設定
し、これをアイランドとして用いることができる。これ
により、アイランド拡散領域の形成を省略し、製造工程
を簡略化することができる
に所望の厚さに形成したエピタキシャル領域を、高耐圧
分離の島領域の中に残し、しかも適当な比抵抗に設定
し、これをアイランドとして用いることができる。これ
により、アイランド拡散領域の形成を省略し、製造工程
を簡略化することができる
【図１】 この発明の実施の形態１による高耐圧分離構
造を有する半導体装置における、高耐圧分離島領域の構
造を示す図である。
造を有する半導体装置における、高耐圧分離島領域の構
造を示す図である。
【図２】 この発明の実施の形態１による半導体装置に
おいて、高耐圧分離の島領域にnpnTrを内蔵した場合の
図である。
おいて、高耐圧分離の島領域にnpnTrを内蔵した場合の
図である。
【図３】 この発明の実施の形態２による半導体装置に
おける、高耐圧分離島領域の構造を示す図である。
おける、高耐圧分離島領域の構造を示す図である。
【図４】 この発明の実施の形態３による半導体装置に
おける、高耐圧分離島領域の構造を示す図である。
おける、高耐圧分離島領域の構造を示す図である。
【図５】 この発明の実施の形態３による半導体装置に
おいて、高耐圧分離の島領域にnpnTrを内蔵した場合の
図である。
おいて、高耐圧分離の島領域にnpnTrを内蔵した場合の
図である。
【図６】 この発明の実施の形態４による半導体装置に
おける、高耐圧分離島領域の構造を示す図である。
おける、高耐圧分離島領域の構造を示す図である。
【図７】 この発明の実施の形態５による半導体装置に
おける、高耐圧分離島領域の構造を示す図である。
おける、高耐圧分離島領域の構造を示す図である。
【図８】 この発明の実施の形態６による半導体装置に
おける、高耐圧分離島領域の構造を示す図である。
おける、高耐圧分離島領域の構造を示す図である。
【図９】 従来の高耐圧半導体装置における、高耐圧分
離の島領域の構造を示す図である。
離の島領域の構造を示す図である。
【図１０】 従来の高耐圧半導体装置において、高耐圧
分離の島領域にnpnTrを内蔵した場合の図である。
分離の島領域にnpnTrを内蔵した場合の図である。
【図１１】 従来の高耐圧半導体装置における、分割さ
れた高耐圧分離の島領域の構造を示す図である。
れた高耐圧分離の島領域の構造を示す図である。
１ 第１導電型の半導体基板（ｐ-型半導体基板）、
２，２ａ，２ｂ 不純物濃度が相対的に高い第２導電型
のウェル（ｎ型ウェル）、３ 第１導電型のエピタキシ
ャル領域（ｐ-型エピ領域）、４，４ａ，４ｂ 不純物
濃度が相対的に低い第２導電型のウェル（ｎ-型ウェ
ル）、５ ｐ型領域（ｐ型アイランド）、５ａ ｐ型領
域、６ ｎ型領域、７ 不純物濃度が相対的に高い第１
導電型の領域（ｐ型領域）、８ 不純物濃度が相対的に
さらに高い第２導電型の領域（ｎ+領域）。
２，２ａ，２ｂ 不純物濃度が相対的に高い第２導電型
のウェル（ｎ型ウェル）、３ 第１導電型のエピタキシ
ャル領域（ｐ-型エピ領域）、４，４ａ，４ｂ 不純物
濃度が相対的に低い第２導電型のウェル（ｎ-型ウェ
ル）、５ ｐ型領域（ｐ型アイランド）、５ａ ｐ型領
域、６ ｎ型領域、７ 不純物濃度が相対的に高い第１
導電型の領域（ｐ型領域）、８ 不純物濃度が相対的に
さらに高い第２導電型の領域（ｎ+領域）。
Claims (12)
- 【請求項１】 第１導電型の半導体基板と、この第１導
電型の半導体基板に形成された不純物濃度が相対的に高
い第２導電型のウェルと、この不純物濃度が相対的に高
い第２導電型のウェルを含む上記第１導電型の半導体基
板の上に形成された第１導電型のエピタキシャル領域
と、この第１導電型のエピタキシャル領域中に上記不純
物濃度が相対的に高い第２導電型のウェルを含む領域で
上記不純物濃度が相対的に高い第２導電型のウェルに達
するように形成された不純物濃度が相対的に低い第２導
電型のウェルとを備えた高耐圧分離構造を有することを
特徴とする半導体装置。 - 【請求項２】 第１導電型の半導体基板と、この第１導
電型の半導体基板に形成された不純物濃度が相対的に高
い第１及び第２の第２導電型のウェルと、この不純物濃
度が相対的に高い第１及び第２の第２導電型のウェルを
含む上記第１導電型の半導体基板の上に形成された第１
導電型のエピタキシャル領域と、上記不純物濃度が相対
的に高い第１及び第２の第２導電型のウェルの少なくと
も一部をそれぞれ含む領域で上記不純物濃度が相対的に
高い第１及び第２の第２導電型のウェルに達するように
上記第１導電型のエピタキシャル領域中に形成された不
純物濃度が相対的に低い第１及び第２の第２導電型のウ
ェルとを備え、かつ上記不純物濃度が相対的に低い第１
及び第２の第２導電型のウェルが上記不純物濃度が相対
的に高い第１及び第２の第２導電型のウェルを含む領域
の外周部に延在するように形成された高耐圧分離構造を
有することを特徴とする半導体装置。 - 【請求項３】 上記不純物濃度が相対的に低い第１及び
第２の第２導電型のウェルの間に挟まれた上記第１導電
型のエピタキシャル領域の表面に相対的に不純物濃度が
高い第１導電型の領域を形成したことを特徴とする請求
項３に記載の半導体装置。 - 【請求項４】 上記不純物濃度が相対的に高い第２導電
型のウェルの中に不純物濃度が相対的にさらに高い第２
導電型の領域を形成したことを特徴とする請求項１〜３
のいずれかに記載の半導体装置。 - 【請求項５】 上記不純物濃度が相対的に低い第２導電
型のウェルの中に回路素子を形成したことを特徴とする
請求項１〜４のいずれかに記載の半導体装置。 - 【請求項６】 第１導電型の半導体基板と、この第１導
電型の半導体基板に形成された不純物濃度が相対的に低
い第２導電型のウェルと、この不純物濃度が相対的に低
い第２導電型のウェルを含む上記第１導電型の半導体基
板の上に形成された第１導電型のエピタキシャル領域
と、上記不純物濃度が相対的に低い第２導電型のウェル
の一部の領域で上記不純物濃度が相対的に低い第２導電
型のウェルに達するように上記第１導電型のエピタキシ
ャル領域中に形成された不純物濃度が相対的に高い第２
導電型のウェルとを備えた高耐圧分離構造を有すること
を特徴とする半導体装置。 - 【請求項７】 第１導電型の半導体基板と、この第１導
電型の半導体基板に形成された不純物濃度が相対的に低
い第１及び第２の第２導電型のウェルと、この不純物濃
度が相対的に低い第１及び第２の第２導電型のウェルを
含む上記第１導電型の半導体基板の上に形成された第１
導電型のエピタキシャル領域と、上記不純物濃度が相対
的に低い第１及び第２の第２導電型のウェル４の一部の
領域で上記不純物濃度が相対的に低い第２導電型のウェ
ルに達するように上記第１導電型のエピタキシャル領域
中に形成された不純物濃度が相対的に高い第１及び第２
の第２導電型のウェルとを備え、かつ上記不純物濃度が
相対的に低い第１及び第２の第２導電型のウェルが上記
不純物濃度が相対的に高い第１及び第２の第２導電型の
ウェルを含む領域の外周部に延在するように形成された
高耐圧分離構造を有することを特徴とする半導体装置。 - 【請求項８】 上記不純物濃度が相対的に高い第１及び
第２の第２導電型のウェル２の間に挟まれた上記第１導
電型のエピタキシャル領域の表面に不純物濃度が相対的
に高い第１導電型の領域を形成したことを特徴とする請
求項７に記載の半導体装置。 - 【請求項９】 上記不純物濃度が相対的に高い第２導電
型のウェルの中に回路素子を形成したことを特徴とする
請求項６〜８のいずれかに記載の半導体装置。 - 【請求項１０】 第１導電型の半導体基板と、この第１
導電型の半導体基板に形成された不純物濃度が相対的に
高い第２導電型のウェルと、この不純物濃度が相対的に
高い第２導電型のウェル２を含む上記第１導電型の半導
体基板の上に形成された第１導電型のエピタキシャル領
域と、この第１導電型のエピタキシャル領域中に上記不
純物濃度が相対的に高い第２導電型のウェルの上の所定
部分を除き上記不純物濃度が相対的に高い第２導電型の
ウェルを含む領域で上記不純物濃度が相対的に高い第２
導電型のウェルに達するように形成された不純物濃度が
相対的に低い第２導電型のウェルとを備えた高耐圧分離
構造を有することを特徴とする半導体装置。 - 【請求項１１】 上記不純物濃度が相対的に高い第２導
電型のウェルの上の所定部分の上記第１導電型のエピタ
キシャル領域を用いて回路素子を形成したことを特徴と
する請求項１０に記載の半導体装置。 - 【請求項１２】 上記第１導電型の半導体基板がｐ型シ
リコン半導体基板であり、上記不純物濃度が相対的に高
い第２導電型のウェルがｎ型シリコン半導体ウェルであ
り、上記第１導電型のエピタキシャル領域３がｐ型シリ
コンエピタキシャル領域６であり、上記不純物濃度が相
対的に低い第２導電型のウェルがｎ-型シリコン半導体
ウェルであることを特徴とする請求項１〜１１のいずれ
かに記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25324897A JP3768656B2 (ja) | 1997-09-18 | 1997-09-18 | 半導体装置 |
| US09/041,105 US6838745B1 (en) | 1997-09-18 | 1998-03-12 | Semiconductor device having a separation structure for high withstand voltage |
| DE19818024A DE19818024B4 (de) | 1997-09-18 | 1998-04-22 | Halbleitervorrichtung mit einer Trennstruktur für eine hohe Haltespannung |
| KR1019980016324A KR100275093B1 (ko) | 1997-09-18 | 1998-05-07 | 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25324897A JP3768656B2 (ja) | 1997-09-18 | 1997-09-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1197550A true JPH1197550A (ja) | 1999-04-09 |
| JP3768656B2 JP3768656B2 (ja) | 2006-04-19 |
Family
ID=17248634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25324897A Expired - Lifetime JP3768656B2 (ja) | 1997-09-18 | 1997-09-18 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6838745B1 (ja) |
| JP (1) | JP3768656B2 (ja) |
| KR (1) | KR100275093B1 (ja) |
| DE (1) | DE19818024B4 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005235892A (ja) * | 2004-02-18 | 2005-09-02 | Mitsubishi Electric Corp | 半導体装置 |
| WO2007066820A1 (ja) * | 2005-12-07 | 2007-06-14 | Toyota Jidosha Kabushiki Kaisha | 熱電変換材料及びその製造方法 |
| US8093923B2 (en) | 2008-12-17 | 2012-01-10 | Mitsubishi Electric Corporation | Semiconductor device |
Families Citing this family (2)
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|---|---|---|---|---|
| KR100469373B1 (ko) * | 2000-08-03 | 2005-01-31 | 매그나칩 반도체 유한회사 | 고전압 소자 및 그의 제조방법 |
| JP2009283867A (ja) * | 2008-05-26 | 2009-12-03 | Toshiba Corp | 半導体装置 |
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| CA1131801A (en) | 1978-01-18 | 1982-09-14 | Johannes A. Appels | Semiconductor device |
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| US4644383A (en) * | 1985-04-08 | 1987-02-17 | Harris Corporation | Subcollector for oxide and junction isolated IC's |
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| JP2689114B2 (ja) | 1987-05-30 | 1997-12-10 | 株式会社リコー | 半導体集積回路装置の製造方法 |
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| US4997775A (en) * | 1990-02-26 | 1991-03-05 | Cook Robert K | Method for forming a complementary bipolar transistor structure including a self-aligned vertical PNP transistor |
| GB2248142A (en) | 1990-09-19 | 1992-03-25 | Koninkl Philips Electronics Nv | A method of manufacturing a semiconductor device |
| JPH04137563A (ja) | 1990-09-28 | 1992-05-12 | Toshiba Corp | 高耐圧プレーナ素子 |
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| EP0809286B1 (en) * | 1996-05-14 | 2003-10-01 | STMicroelectronics S.r.l. | A process for the fabrication of semiconductor devices having various buried regions |
-
1997
- 1997-09-18 JP JP25324897A patent/JP3768656B2/ja not_active Expired - Lifetime
-
1998
- 1998-03-12 US US09/041,105 patent/US6838745B1/en not_active Expired - Lifetime
- 1998-04-22 DE DE19818024A patent/DE19818024B4/de not_active Expired - Lifetime
- 1998-05-07 KR KR1019980016324A patent/KR100275093B1/ko not_active IP Right Cessation
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Also Published As
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| JP3768656B2 (ja) | 2006-04-19 |
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| KR100275093B1 (ko) | 2000-12-15 |
| DE19818024B4 (de) | 2005-09-29 |
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