CN107276593B - 驱动器电路 - Google Patents

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Abstract

本发明提供了一种驱动器电路，包括：具有第一控制端和第一输出端的第一晶体管；具有第二控制端和第二输出端的第二晶体管；具有耦接于所述第一输出端的第三输出端的第三晶体管；具有耦接于所述第二输出端的第四输出端的第四晶体管；连接到所述第一控制端的第一驱动级，所述第一驱动级包括具有第一速度的第一驱动器和具有比所述第一速度慢的第二速度的第二驱动器；以及连接到所述第二控制端的第二驱动级，所述第二驱动级包括具有第三速度的第三驱动器和具有比所述第三速度慢的第四速度的第四驱动器。采用本发明，可以提高设计灵活性。

Description

驱动器电路
技术领域
本发明涉及一种驱动器方案，更特别地，涉及一种用于驱动传输线的驱动器电路。
背景技术
线驱动器(line driver)在电子电路中广泛使用，以通过传输线(transmissionline)来传输信号。线驱动器的类型包括电压模式驱动器和电流模式驱动器。
目前，线驱动器中使用的晶体管趋向于小型化，以便于在传输线上提供高数据速率的传输。然而，随着晶体管尺寸的减小，晶体管所能承受的电压应力也减小，从而给线驱动器的设计提出了挑战。因此，需要提出一种新颖的驱动器电路来提高线驱动器的设计灵活性。
发明内容
有鉴于此，本发明的目的之一在于提供一种驱动器电路，以解决上述问题。
根据本发明的一些实施例，提供了一种驱动器电路，该驱动器电路包括：具有第一控制端和第一输出端的第一晶体管；具有第二控制端和第二输出端的第二晶体管；具有第三输出端的第三晶体管，所述第三输出端耦接于所述第一输出端；具有第四输出端的第四晶体管，所述第四输出端耦接于所述第二输出端；连接到所述第一控制端的第一驱动级，所述第一驱动级包括具有第一速度的第一驱动器和具有比所述第一速度慢的第二速度的第二驱动器；以及连接到所述第二控制端的第二驱动级，所述第二驱动级包括具有第三速度的第三驱动器和具有比所述第三速度慢的第四速度的第四驱动器。
根据本发明的一些实施例，还提供了一种驱动器电路，该驱动器电路包括：具有控制端和第一输出端的第一晶体管；具有第二输出端的第二晶体管，所述第二输出端耦接于所述第一输出端；以及连接到所述控制端的驱动级，所述驱动级包括具有第一速度的第一驱动器和具有比所述第一速度慢的第二速度的第二驱动器。
上述技术方案提供了一种新颖的驱动器电路的架构，该驱动器电路包括驱动级，其中，驱动级中包括具有较快速度的驱动器和较慢速度的驱动器，从而，可以根据实际需求提高驱动器电路的设计灵活性。
本领域技术人员在阅读附图所示优选实施例的下述详细描述之后，可以毫无疑义地理解本发明的这些目的及其它目的。
附图说明
图1示出了一种线驱动器的电路示意图；
图2是根据一些实施例示出的一种线驱动器的电路示意图；
图3A是根据一些实施例示出的一种示例性的输入信号的图；
图3B是根据一些实施例示出的在图2的线驱动器的节点A上所提供的电压的一种示例性波形图；
图3C是根据一些实施例示出的在图2的线驱动器的节点B上所提供的电压的一种示例性波形图；
图3D是根据一些实施例示出的在图2的线驱动器的节点C上所提供的电压的一种示例性波形图；
图4A和图4B是根据一些实施例示出的具有不同的栅极电介质厚度的示例性晶体管的示意图；
图5是根据一些实施例示出的一种示例性的锁存电路的电路图；
图6是根据一些实施例示出的一种示例性的数字至模拟转换器(digital-to-analog converter，DAC)的方框图。
具体实施方式
以下描述为本发明实施的较佳实施例，其仅用来例举阐释本发明的技术特征，而并非用来限制本发明的范畴。在通篇说明书及权利要求书当中使用了某些词汇来指称特定的元件，所属领域技术人员应当理解，制造商可能会使用不同的名称来称呼同样的元件。因此，本说明书及权利要求书并不以名称的差异作为区别元件的方式，而是以元件在功能上的差异作为区别的基准。本发明中使用的术语“元件”、“系统”和“装置”可以是与计算机相关的实体，其中，该计算机可以是硬件、软件、或硬件和软件的结合。在以下描述和权利要求书当中所提及的术语“包含”和“包括”为开放式用语，故应解释成“包含，但不限定于…”的意思。此外，术语“耦接”意指间接或直接的电气连接。因此，若文中描述一个装置耦接于另一装置，则代表该装置可直接电气连接于该另一装置，或者透过其它装置或连接手段间接地电气连接至该另一装置。
其中，除非另有指示，各附图的不同附图中对应的数字和符号通常涉及相应的部分。所绘制的附图清楚地说明了实施例的相关部分且并不一定是按比例绘制。
电压模式驱动器相较于一些其它类型的线驱动器具有功率消耗更少的优点。因此，电压模式驱动用于在各种应用中驱动传输线。然而，随着集成晶体管的尺寸的减小(例如，在较小的晶体管制造“节点”上)，对电压模式驱动器的设计提出了挑战。特别地，较小的晶体管很难承受用以驱动传输线上所要求的电压所需要的电压应力。若将大于晶体管被设计的所能够承受的一电压施加到该晶体管，则会存在损坏该晶体管和/或导致不可接受的高漏电流的风险。然而，较小的制造节点提供了在较高数据速率上驱动电子电路的机会。因此，随着对带宽需求的增加，电子电路的设计更趋向于使用较小的制造节点。
本发明提供一种新颖的驱动器电路，用于驱动传输线，如电缆或印刷电路板上的金属迹线。该驱动器电路可以提高设计灵活性，不会受限于晶体管的尺寸大小所带来的限制。例如，该驱动器电路可被配置为利用比晶体管对于给定的制造节点所能承受的最大电压要大的电压来驱动传输线，从而，可根据实际需求满足利用小制造节点制造出的晶体管的要求，为高数据速率的传输提供便利。该驱动器电路可被配置为接收大于制造商所规定的供给电压。该驱动器电路利用快控制路径和慢控制路径，由快控制路径和慢控制路径提供的信号被组合，以将输入信号调整到不会引起过大电压应力到晶体管的电平，换言之，即使供给电压大于制造商所规定的最大电压，但施加到晶体管的电平仍然可以处于晶体管能够承受的电平范围内。由于本发明提供的驱动器电路不受晶体管的限制，因此，可以实现高数据速率的传输。此外，该驱动器电路可用来提供数字至模拟转换。
图1示出了一种线驱动器100的示例，在该示例中，线驱动器100为电压模式驱动器。电压模式驱动器100包括晶体管M1、M2、M3和M4，以及四个电阻R。电阻ROUT表示被电压模式驱动器100驱动的传输线的阻抗。用来驱动通过传输线的信号的电压通常是由标准规定的。根据标准所规定的传输线电压电平在此处将被称为“线电平(line level)”。作为一种示例，标准可规定峰间值(peak-to-peak)为1V(1Vpp)的线电平。为了供给1Vpp的线电平，电压模式驱动器100需要具有在电阻ROUT两端产生1V电压的能力。这样，电压模式驱动器100的供给电压需要为1V以上。然而，制造节点在尺寸上越来越小，小到晶体管不能承受1V的供给电压的地步。作为一种示例，制造商可规定能够被供给到利用16纳米(nm)制造节点制造出的晶体管的最大电压为1.05V。作为另一种示例，制造商可规定能够被供给到利用7纳米制造节点制造出的晶体管的最大电压为0.75V。而提供高于制造商所规定的该最大电压的一电压到该晶体管(例如，跨接在金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field Effect Transistor，MOSFET)的栅极和源极之间)存在导致损坏晶体管和/或高漏电流的风险。由于降低电压模式驱动器100的供给电压则不能够驱动1Vpp的信号，因此，降低供给电压不是可接受的解决方案。
图1示出了将0.75V的供给电压施加到电压模式驱动器100的示例。在此示例中，电阻R的电阻值可为50Ω，以及，ROUT可具有100Ω的阻抗。晶体管M1和M2是PMOS晶体管，以及，晶体管M3和M4是NMOS晶体管。每个晶体管的漏极通过电阻R耦接于ROUT的一端，如图1所示，晶体管M1和M3的漏极通过不同的电阻R耦接于ROUT的其中一端，而晶体管M2和M4的漏极通过不同的电阻R耦接于ROUT的另一端。晶体管M1和M2的源极耦接于0.75V的供给电压，其中，该供给电压等于制造商所规定的最大供给电压，以及，晶体管M3和M4的源极接地。若晶体管M1和M3的栅极被零电压驱动，以及，晶体管M2及M4的栅极被0.75V的电压驱动，则出现在ROUT的两个端子上的电压分别等于0.5625V和0.1875V。在这种情形中，ROUT的两个端子上的电压差为0.5625V-0.1875V＝0.375V。在驱动相反极性的信号的情形中，跨接在ROUT的两个端子间的电压分别等于0.1875V和0.5625V。在这种情形中，ROUT的两个端子上的电压差为0.1875V-0.5625V＝-0.375V。可见，ROUT两端的电压差在-0.375V和0.375V之间切换，从而，ROUT两端表现出0.75Vpp，即峰间值为0.75V。
本发明公开一种电路及相关的技术，该电路及相关的技术能够供给期望的线电平且将(多个)晶体管的电压保持在该(多个)晶体管的电压极限(voltage limit)内。在一些实施例中，供给电压可以超过该(多个)晶体管的电压极限。为了允许该(多个)晶体管承受该供给电压，通过并行控制路径(例如，快控制路径和慢控制路径)将控制信号施加到晶体管的控制端，其中，该控制信号是该并行控制路径以不同的速度响应输入信号得到的。并行控制路径中允许晶体管承受的该供给电压的方式将参照图2进行说明。
图2是根据一些实施例示出的具有不同的速度的并行控制路径的线驱动器200的方框图。线驱动器200可包括晶体管M1、M2、M3和M4，电阻R1、R2、R3和R4，驱动器D1、D2、D1’、D2’，D3和D4，以及，电容C1和C2。驱动器D1’作为慢控制路径210，以及，驱动器D1和电容C1作为快控制路径211。在一些实施例中，晶体管M1和M2是P沟道金属氧化物半导体(P-channel MetalOxide Semiconductor，PMOS)晶体管，M3和M4是N沟道金属氧化半导体(N-channel metaloxide semiconductor，NMOS)晶体管。然而，本发明并不限于金属氧化物半导体(MetalOxide Semiconductor，MOS)晶体管，以及，可以使用任何其它合适类型的晶体管，包括双极结型晶体管(bipolar junction transistor，BJT)、异质结双极型晶体管(heterojunctionbipolar transistor，HBT)、结型场效应晶体管(junction field effect transistor，JFET)等。在本发明实施例中，线驱动器200的晶体管可以是利用任何合适大小的制造节点制造出来的，如该制造节点可小于或等于45纳米、小于或等于32纳米、小于或等于22纳米、小于或等于16纳米、小于或等于14纳米、小于或等于10纳米、小于或等于7纳米，或者，小于或等于5纳米等，具体地，本发明不做任何限制。
晶体管M3和M4耦接于供给电压VLL，例如，通过各自的源极端子耦接于供给电压VLL；而晶体管M1和M2耦接于供给电压VHH，例如，通过各自的源极端子耦接于供给电压VHH。在一些实施例中，晶体管M1的漏极通过电阻R1耦接于输出端VOUTP，以及，晶体管M3的漏极通过电阻R3耦接于输出端VOUTP。在一些实施例中，晶体管M2的漏极通过电阻R2耦接于VOUTN输出端VOUTN，以及，晶体管M4的漏极通过电阻R4耦接于输出端VOUTN。输出端VOUTP和VOUTN耦接于传输线的各自的导体(conductor)，例如，输出端VOUTP耦接于传输线的第一输入端，以及，输出端VOUTN耦接于传输线的第二输入端。被线驱动器200驱动的传输线的示例可以包括，但不限于，双轴线缆(twinax cable)的电线，或设置在印刷电路板上的一对金属迹线(metal trace)。在一些实施例中，传输线可以表现出等于50Ω、75Ω、80Ω或100Ω的阻抗。然而，表现出任何其它合适的电阻值的传输线也可以耦接于线驱动器200，具体地，本发明实施例对此不做任何限制。应当说明的是，本发明提供的线驱动器可应用于单端电路，具体地，本发明实施例不做任何限制，但为方便说明，本发明实施例以双端的差分电路为例进行描述。
每个驱动器可接收输入信号，并且作为响应，可以将相应的晶体管设置为接通(on)状态或断开(off)状态。“接通状态”在此处是指NMOS晶体管具有大于或等于阈值电压的栅源电压(gate-source voltage)VGS，或者，PMOS晶体管具有大于或等于该阈值电压的绝对值的源栅电压(source-gate voltage)VSG。反之，“断开状态”在此处是指NMOS晶体管具有小于该阈值电压的栅源电压VGS，或者，PMOS晶体管具有小于该阈值电压的绝对值的源栅电压VSG。
晶体管M1的栅极耦接于驱动器D1’的输出端，以及，通过电容C1耦接于驱动器D1的输出端；晶体管M2的栅极耦接于驱动器D2’的输出端，以及，通过电容C2耦接于驱动器D2的输出端。晶体管M3的栅极耦接于驱动器D3的输出端，以及，晶体管M4的栅极耦接于驱动器D4的输出端。驱动器D1、D1’和D3可以被配置为接收输入信号VINN，以及，驱动器D2、D2’和D4可被配置为接收输入信号VINP。输入信号VINP和VINN可在VLL和VH之间切换。在一些实施例中，输入信号VINP和VINN可表示差分信号。驱动器D1和D2，和/或，D3和D4可被配置为接收供给电压VH和低于供给电压VH的供给电压VLL，而驱动器D1’和D2’可以被配置为接收供给电压VHH和低于供给电压VHH的供给电压VL。其中，供给电压VHH高于供给电压VH，以及，供给电压VL高于供给电压VLL。
在一些实施例中，快控制路径211可具有第一速度，以及，慢控制路径210可具有小于第一速度的第二速度。例如，快控制路径211可被配置为跟踪在高达60GHz频率上变化的信号，以及，慢控制路径210可被配置为跟踪在高达1GHz频率上变化的信号。
在一些实施例中，线驱动器200可被配置为接收比最大电压更大的供给电压，该最大电压对应于特定的制造节点所规定的能够承受的最大电压。作为一种示例，线驱动器200中的晶体管可以是利用只能够承受不大于0.75V的电压的制造节点制造出来的，换言之，线驱动器200中的晶体管最大只能承受0.75V的电压。尽管如此，本发明实施例提供的线驱动器200仍可接收一个1V的供给电压，并且可以驱动具有1Vpp的传输线。如将在下面进一步描述的，使用快控制路径和慢控制路径来驱动信号，以允许线驱动器承受过量的电压。
通过示例而非限制的方式，如图3A所示，图3A示出了输入信号VINN的一种示例，VINN可以表现为一系列的逻辑0(由电压VLL表示)和逻辑1(由电压VH表示)。驱动器D1响应于接收到的VINN，可以在节点A上输出信号VA，如图3B所示。驱动器D1可以被配置为输出用于跟踪VINN的信号。因此，信号VA可以表现为与VINN一致的一系列的逻辑0(由电压VLL表示)和逻辑1(由电压VH表示)。具有较慢速度的驱动器D1’跟踪VINN不够快，以及，可以在节点B上输出信号VB，信号VB相对于VA以较慢的速率变化，如图3C所示，图3C示出了信号VB的一种非限制性示例。
在一些实施例中，驱动器D1’为了提供较慢的速度，可以包括(多个)晶体管，所述(多个)晶体管具有比驱动器D1中所使用的(多个)晶体管的栅极介电层更厚的栅极介电层。具有较厚的栅极电介质，驱动器D1’的(多个)晶体管可以被配置为承受比VH-VLL更大的电压。图4A和图4B示出了具有不同的栅极电介质厚度的两个MOSFET晶体管。图4A所示的晶体管可在驱动器D1内使用，而图4B所示的晶体管450可在驱动器D1’内使用。
晶体管400可包括衬底(substrate)401、源极掺杂阱(source doped well)404、漏极掺杂阱(drain doped well)406、栅极电介质(gate dielectric)402、源极端子(sourceterminal)414、栅极端子(gate terminal)412和漏极端子(drain terminal)416。衬底401可以是由与晶体管400同类型的多个晶体管共用的公共衬底。源极端子414可被设置在相应的源极掺杂阱404上，以及，漏极端子416可被设置在相应的漏极掺杂阱406上。栅极电介质402可被设置在栅极端子412和衬底401之间。在一些实施例中，栅极电介质402可以包括氧化硅(silicon oxide)。栅极电介质402可具有厚度TD，在一些实施例中，厚度TD可介于1纳米至50纳米之间。
晶体管450可包括衬底451、源极掺杂阱454、漏极掺杂阱456、栅极电介质452、源极端子464、栅极端子462和漏极端子466。衬底451可以是由与晶体管450同类型的多个晶体管共用的公共衬底。源极端子464可被设置在相应的源极掺杂阱454上，以及，漏极端子466可被设置在相应的漏极掺杂阱456上。栅极电介质452可被设置在栅极端子462和衬底451之间。在一些实施例中，栅极电介质452可以包括氧化硅。栅极电介质452可具有厚度TD’，在一些实施例中，厚度TD’可介于1纳米至50纳米之间。
在一些实施例中，晶体管400可以在驱动器D1内使用，以及，晶体管450可以在驱动器D1’内使用。在这样的实施例中，栅极电介质402的厚度TD可小于栅极电介质452的厚度TD’。举例来说，厚度TD’可以是厚度TD的至少两倍、至少三倍、至少五倍、至少十倍，或者至少二十倍等等，具体地，可根据实际需求进行设置，本发明实施例对此不作限制。
回顾参考图2，电容C1可用来保持由驱动器D1’提供的电荷，同时给信号VA提供路径。电容C1还会阻塞信号VA的直流(direct current，DC)成分。因此，信号VC可具有驱动器D1’所提供的直流成分和驱动器D1所提供的时变频率成分。
通过组合快速变化的信号VA(信号VA在VLL和VH之间切换)以及缓慢变化的信号VB，所得到的信号VC可跟踪VA，同时在VL和VHH之间切换。图3D示出了响应于VINN的信号VC的一种非限制性示例。如图所示，与驱动器D1和D1’结合使用的电容C1可以有效地操作为电平转换器(level shifter)，用以接收VLL和VH作为输入，并提供VL和VHH作为输出。
当VC等于VL时，晶体管M1的源栅电压等于VHH-VC＝VHH-VL。由于VHH-VL位于晶体管的额定范围内，因此，晶体管M1操作时不用承受过大的电压应力，该过大的电压应力会导致晶体管容易损坏。换言之，由于VHH-VL位于晶体管的额定范围内，因此，晶体管M1的源栅电压不会超过制造商所规定的最大电压，晶体管M1可正常操作，而不会因为无法承受过大的电压所造成的应力而被损坏。
通过示例而非限制的方式，VLL＝0，VL＝0.25V，VH＝0.75V，以及，VHH＝1V，以及，VINP和VINN可在VLL(表示逻辑0)和VH(表示逻辑1)之间切换。根据该示例，线驱动器200的晶体管M1-M4可以被配置为在栅极和源极之间承受具有绝对值等于或小于0.75V的电压。当VINN等于0时，VA等于0，以及，VC等于0.25V。因此，晶体管M1的源栅电压等于1V-0.25V＝0.75V。在这种情形中，晶体管M1的源栅电压处于该晶体管的额定范围内，以及，晶体管M1操作时不用承受过大的电压应力。快控制路径和慢控制路径起电平转换器的作用，将逻辑0从0V转换为0.25V，从而将晶体管M1的源栅电压保持在0.75V以下。
当VINN等于0.75V时，VA等于0.75V，以及，VC等于1V。因此，晶体管M1的源栅电压等于1V-1V＝0。在这种情形中，晶体管M1的源栅电压导致晶体管M1处于断开状态而不经历漏电流。快控制路径和慢控制路径起电平转换器的作用，将逻辑1从0.75V转换为1V，从而将晶体管M1的源栅电压保持为0，以避免晶体管在断开状态中流过漏电流。
驱动器D2及D2’可以接收信号VINP，以及，驱动器D2、D2’以及电容C2可以被配置为与驱动器D1、D1’以及电容C1所描述的相同方式来操作。为简洁起见，对于类似的描述此处不再赘述。
线驱动器200可表现为两种可能状态中的其中一种。当VINN等于逻辑0，以及VINP等于逻辑1时，出现第一状态。在这样的情况下，晶体管M1的栅极接收到等于VL的电压，从而晶体管M1被设置为接通状态。晶体管M2的栅极接收到等于VHH的电压，从而晶体管M2被设置为断开状态。晶体管M3的栅极接收到等于VLL的电压，从而晶体管M3被设置为断开状态。晶体管M4的栅极接收到等于VH的电压，从而晶体管M4被设置为接通状态。由于晶体管M1和M4处于接通状态，因此，电流流过晶体管M1、电阻R1、电阻ROUT、电阻R4和晶体管M4。在一些实施例中，电阻R1和R4可以表现出相等的电阻值，以及，此电阻值可等于关于电阻ROUT的电阻值的一半。在这样的实施例中，输出电压VOUTP-VOUTN等于(VHH-VLL)/2。回顾参考上面提供的非限制性示例，VOUTP-VOUTN＝(1V-0V)/2＝0.5V。
当VINN等于逻辑1，以及，VINP等于逻辑0时，出现第二状态。在这样的情况下，晶体管M1的栅极接收到等于VHH的电压，从而晶体管M1被设置为断开状态。晶体管M2的栅极接收到等于VL的电压，从而晶体管M2被设置为接通状态。晶体管M3的栅极接收到等于VH的电压，从而晶体管M3被设置为接通状态。晶体管M4的栅极接收到等于VLL的电压，从而晶体管M4被设置为断开状态。由于晶体管M2和M3处于接通状态，因此，电流可以流过晶体管M2、电阻R2、电阻ROUT、电阻R3和晶体管M3。在一些实施例中，电阻R2和R3可以表现出相等的电阻值，以及，此电阻值可以等于与关于电阻ROUT的电阻值(如传输线的等效电阻值)的一半。在这样的实施例中，输出电压VOUTP-VOUTN可以等于-(VHH-VLL)/2。回顾参考上面提供的非限制性示例，VOUTP-VOUTN＝-(0.75V-0.25V)＝-0.5V，从而根据需要提供1Vpp的电压。
在一些情况下，不采用具有不同的栅极电介质厚度的晶体管来实现驱动器D1’和D2’也是可取的。例如，一些制造工艺只能够提供仅具有一种类型的晶体管的工艺设计套件(process design kit，PDK)，使得所有晶体管具有相同的栅极电介质厚度。
在一些实施例中，驱动器D1’(和/或D2’)可以利用锁存电路(latch circuit)来实现。图5根据一些实施例示出了一种示例性的锁存电路。锁存电路500可包括晶体管M51、M52、M53、M54、M55和M56。在一些实施例中，这些晶体管可以是PMOS晶体管。然而，也可以使用其它类型的晶体管，本发明实施例对此不作任何限制。晶体管M51和M52的漏极端子耦接于供给电压VLL，如接地端。晶体管M51和M52的源极端子分别耦接于晶体管M53和M54的漏极端子。晶体管M53和M54的源极端子耦接于供给电压VHH。晶体管M53和M54的栅极端子分别耦接于晶体管M52和M51的源极端子。在一些实施例中，晶体管M53的漏极端子耦接于晶体管M55的漏极端子，以及，晶体管M54的漏极端子可耦接于晶体管M56的漏极端子。晶体管M55和M56的栅极端子耦接在一起。晶体管M55和M56的源极端子耦接于供给电压VHH。
晶体管M51的栅极端子可以通过驱动器D51由信号VINN驱动。晶体管M52的栅极端子可以通过逆变驱动器(inverter driver)D52由信号VINN的反相版本来驱动。当VINN从逻辑0切换到逻辑1时，晶体管M51切换到断开状态，以及，晶体管M52可以切换到接通状态。由于电流流过晶体管M52和M54，因此，晶体管M52的漏极端子上的电压可以给与晶体管M53的栅极端子相关联的电容充电。因此，电压VB会慢慢增大。相反地，当VINN从逻辑1切换到逻辑0时，晶体管M51切换到接通状态，以及，晶体管M52切换到断开状态。由于电流流过晶体管M51和M53，因此，晶体管M51的漏极端子上的电压可以给与晶体管M54的栅极端子相关联的电容充电。同时，与晶体管M53的栅极端子相关联的电容放电。因此，电压VB会缓慢衰减。在一些实施例中，锁存电路500可以被配置为提供电压VB，例如，电压VB等于信号VINN的移动平均数(movingaverage)。
在一些实施例中，此处描述的线驱动器可以应用在数字至模拟转换器(DAC)中。该数字至模拟转换器(DAC)可以包括多个单元。例如，对于将被转换的数字字的每个位来说，数字至模拟转换器(DAC)可以包括一个单元。图6根据一些实施例示出了一种示例性的数字至模拟转换器(DAC)的方框图。数字至模拟转换器(DAC)600可以包括多个线驱动器LD1、LD2，...，LDN-1。一个或多个这样的线驱动器可利用线驱动器200来实现。每个线驱动器可被配置为接收相应的数字信号，这些数字信号可以通过一系列的位b1、b2，...，bN-1来表示。每个线驱动器可以被配置为驱动电阻ROUT，电阻ROUT可表示传输线的电阻。在一些实施例中，电阻性梯型(resistive ladder)网络可用于执行数字至模拟转换。例如，对于每个线驱动器，电阻R1、R2、R3和R4可被配置为提供具有期望权重的输出。可替代地，或附加地，可以使用晶体管梯型网络。例如，对于每个线驱动器，晶体管M1、M2、M3和M4的尺寸(诸如漏极和/或源极的宽度和/或长度)可以被配置为提供加权的输出。
本文描述的实施例可利用大于晶体管对于给定的制造节点所能承受的最大电压的峰间值电压来驱动传输线。由于这样的线驱动器，电子电路的设计者可以自由地选择能够提供足以用于特定应用的数据速率的制造节点。例如，本文描述的实施例可以用来驱动数据速率超过20Gbit/s、25Gbit/s、30Gbit/s、35Gbit/s、40Gbit/s、45Gbit/s、50Gbit/s、55Gbit/s或60Gbit/s的传输线。
本文中描述的不同实施例以及不同实施例的特征可以被单独使用或被组合使用，而不限于以上描述的特定实施例。此外，在权利要求中用以修改权利要求组件的序数词的使用(诸如“第一”、“第二”、“第三”等)本身并不意味着任何的优先级、优先，或者一个权利要求组件在另一个权利要求组件之上，或者所执行的方法的动作的时间顺序，但只用作标记，以将具有特定名称的一权利要求组件与具有相同名称的另一组件(但使用序数词)区分开来，从而区分权利要求组件。
在不脱离本发明的精神以及范围内，本发明可以其它特定格式呈现。所描述的实施例在所有方面仅用于说明的目的而并非用于限制本发明。本发明的保护范围当视所附的权利要求所界定者为准。本领域技术人员皆在不脱离本发明之精神以及范围内做些许更动与润饰。

Claims (22)

1.一种驱动器电路，其特征在于，包括：
具有第一控制端和第一输出端的第一晶体管；
具有第二控制端和第二输出端的第二晶体管；
具有第三输出端的第三晶体管，所述第三输出端耦接于所述第一输出端；
具有第四输出端的第四晶体管，所述第四输出端耦接于所述第二输出端；
连接到所述第一控制端的第一驱动级，所述第一驱动级包括具有第一速度的第一驱动器和具有比所述第一速度慢的第二速度的第二驱动器；以及
连接到所述第二控制端的第二驱动级，所述第二驱动级包括具有第三速度的第三驱动器和具有比所述第三速度慢的第四速度的第四驱动器。
2.如权利要求1所述的驱动器电路，其特征在于，所述第一驱动器包括至少一个具有第一栅极电介质的第五晶体管，所述第一栅极电介质具有第一厚度；以及，所述第二驱动器包括至少一个具有第二栅极电介质的第六晶体管，所述第二栅极电介质具有比所述第一厚度厚的第二厚度。
3.如权利要求1所述的驱动器电路，其特征在于，所述第一驱动器通过第一电容连接到所述第一控制端，以及，所述第三驱动器通过第二电容连接到所述第二控制端。
4.如权利要求1所述的驱动器电路，其特征在于，所述第一晶体管和所述第二晶体管是PMOS晶体管，以及，所述第三晶体管和所述第四晶体管是NMOS晶体管。
5.如权利要求1所述的驱动器电路，其特征在于，所述驱动器电路用于驱动传输线，所述第一输出端被配置为耦接于所述传输线的第一输入端，以及，所述第二输出端被配置为耦接于所述传输线的第二输入端。
6.如权利要求5所述的驱动器电路，其特征在于，所述第一输出端和所述第二输出端被配置为提供差分信号至所述传输线。
7.如权利要求1所述的驱动器电路，其特征在于，所述驱动器电路还包括：
耦接于所述第三晶体管的第五驱动器；以及
耦接于所述第四晶体管的第六驱动器。
8.如权利要求1所述的驱动器电路，其特征在于，所述驱动器电路用于驱动传输线，以及，所述驱动器电路还包括：第一电阻、第二电阻、第三电阻和第四电阻；
其中，所述第一晶体管的所述第一输出端通过所述第一电阻耦接于所述传输线的第一输入端；所述第二晶体管的所述第二输出端通过所述第二电阻耦接于所述传输线的第二输入端；所述第三晶体管的所述第三输出端通过所述第三电阻耦接于所述传输线的所述第一输入端，以及，所述第四晶体管的所述第四输出端通过所述第四电阻耦接于所述传输线的所述第二输入端。
9.如权利要求8所述的驱动器电路，其特征在于，所述第一电阻、所述第二电阻、所述第三电阻和所述第四电阻具有相同的电阻值，且所述电阻值等于所述传输线的等效电阻值的一半。
10.如权利要求1所述的驱动器电路，其特征在于，所述第一驱动器被配置为接收第一供给电压和低于所述第一供给电压的第二供给电压；以及，所述第二驱动器被配置为接收第三供给电压和低于所述第三供给电压的第四供给电压；和/或，
所述第三驱动器被配置为接收所述第一供给电压和低于所述第一供给电压的第二供给电压；以及，所述第四驱动器被配置为接收所述第三供给电压和低于所述第三供给电压的第四供给电压；
其中，所述第三供给电压高于所述第一供给电压，以及，所述第四供给电压高于所述第二供给电压。
11.如权利要求10所述的驱动器电路，其特征在于，所述第一晶体管和所述第二晶体管被配置为接收所述第三供给电压，以及，所述第三晶体管和所述第四晶体管被配置为接收所述第二供给电压。
12.如权利要求10所述的驱动器电路，其特征在于，所述驱动器电路还包括：
耦接于所述第三晶体管的第五驱动器和耦接于所述第四晶体管的第六驱动器，其中，所述第五驱动器和所述第六驱动器被配置为分别接收所述第一供给电压和所述第二供给电压。
13.如权利要求1所述的驱动器电路，其特征在于，所述第一驱动级耦接于输入端，以及，所述第二驱动级通过反相器耦接于所述输入端。
14.如权利要求1所述的驱动器电路，其特征在于，所述第二驱动器包括锁存电路。
15.一种驱动器电路，其特征在于，所述驱动器电路包括：
具有控制端和第一输出端的第一晶体管；
具有第二输出端的第二晶体管，所述第二输出端耦接于所述第一输出端；以及
连接到所述控制端的驱动级，所述驱动级包括具有第一速度的第一驱动器和具有比所述第一速度慢的第二速度的第二驱动器；
其中，所述第一驱动器被配置为输出用于跟踪输入信号的第一信号，所述第二驱动器被配置为输出用于跟踪所述输入信号的第二信号，以及，所述第二信号相对于所述第一信号以较慢的速率变化。
16.如权利要求15所述的驱动器电路，其特征在于，所述第一驱动器和所述第二驱动器被配置为接收相同的输入信号。
17.如权利要求15所述的驱动器电路，其特征在于，所述第一驱动器包括至少一个具有第一栅极电介质的第五晶体管，所述第一栅极电介质具有第一厚度；以及，所述第二驱动器包括至少一个具有第二栅极电介质的第六晶体管，所述第二栅极电介质具有比所述第一厚度厚的第二厚度。
18.如权利要求15所述的驱动器电路，其特征在于，所述第一驱动器通过电容连接到所述控制端。
19.如权利要求15所述的驱动器电路，其特征在于，所述第一晶体管是PMOS晶体管，以及，所述第二晶体管是NMOS晶体管。
20.如权利要求15所述的驱动器电路，其特征在于，所述第一驱动器被配置为接收第一供给电压和低于所述第一供给电压的第二供给电压；以及，所述第二驱动器被配置为接收第三供给电压和低于所述第三供给电压的第四供给电压；
其中，所述第三供给电压高于所述第一供给电压，以及，所述第四供给电压高于所述第二供给电压。
21.如权利要求20所述的驱动器电路，其特征在于，所述第一晶体管被配置为接收所述第三供给电压，以及，所述第二晶体管被配置为接收所述第二供给电压。
22.如权利要求20所述的驱动器电路，其特征在于，所述驱动器电路还包括：
耦接于所述第二晶体管的第三驱动器；
其中，所述第三驱动器被配置为接收所述第一供给电压和所述第二供给电压。
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