JPH05259876A - プルアップ回路 - Google Patents
プルアップ回路Info
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- JPH05259876A JPH05259876A JP4337909A JP33790992A JPH05259876A JP H05259876 A JPH05259876 A JP H05259876A JP 4337909 A JP4337909 A JP 4337909A JP 33790992 A JP33790992 A JP 33790992A JP H05259876 A JPH05259876 A JP H05259876A
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- chip
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】選択的にイネーブル／ディスエーブルを制御す
るプルアップ回路。 【構成】本発明は、プルアップまたはプルダウンされる
ラインとバイアス電圧（正電圧ＶDD、負電圧ＶSS等）間
を接続さえるプルアップ・トランジスタから構成され
る。トランジスタの制御リードはよって外部からアクセ
ス可能である。制御リードをＶDDまたはＶSSに接続さ
せ、トランジスタによってプルアップをイネーブルまた
はディスエーブルさせる。
るプルアップ回路。 【構成】本発明は、プルアップまたはプルダウンされる
ラインとバイアス電圧（正電圧ＶDD、負電圧ＶSS等）間
を接続さえるプルアップ・トランジスタから構成され
る。トランジスタの制御リードはよって外部からアクセ
ス可能である。制御リードをＶDDまたはＶSSに接続さ
せ、トランジスタによってプルアップをイネーブルまた
はディスエーブルさせる。
Description
【０００１】
【産業上の利用分野】本発明は、一般に電子回路集積化
技術に関するものである。より詳細には、ユーザがチッ
プ以外で(off the chip)選択的にイネーブル（enabl
e）、あるいはディスエーブル（disable)させることが
可能なオンチップ・プルアップ／プルダウン回路に関す
る。
技術に関するものである。より詳細には、ユーザがチッ
プ以外で(off the chip)選択的にイネーブル（enabl
e）、あるいはディスエーブル（disable)させることが
可能なオンチップ・プルアップ／プルダウン回路に関す
る。
【０００２】
【従来技術とその問題点】エレクトロニクス分野の技術
進歩において、回路の集積密度も絶えず増大し続けてい
る。ディスクリートな素子は、プリント配線配線基板に
搭載された集積回路（ＩＣ）に取って代わられた。ＩＣ
は、チップを保護すると共にチップへのＩ／Ｏ（入出
力）信号アクセス手段を与えるパッケージに実装された
シリコン・ダイ（チップ）が含まれている。中規模集積
（ＭＳＩ）チップは、様々なパッケージの形で製造され
ている（例えば、デュアル・イン・ライン・パッケージ
（ＤＩＰ）、ピン・グリッド・アレイ、サーディップ
（cerdip) 等）。シリコン・ダイのサイズがさらに小さ
くなり、その結果、大規模集績（ＬＳＩ）さらには超大
規模集積（ＶＬＳＩ）チップへと集積度が増加したこと
は、ハイブリッドなパッケージ（すなわち、いくつかの
裸シリコン・チップを共通のセラミックまたはシリコン
基板に取り付けたもの）、ＴＡＢ（テープ式自動ボンデ
ィング）、ＡＳＩＣ及び表面実装技術の開発につながっ
た。
進歩において、回路の集積密度も絶えず増大し続けてい
る。ディスクリートな素子は、プリント配線配線基板に
搭載された集積回路（ＩＣ）に取って代わられた。ＩＣ
は、チップを保護すると共にチップへのＩ／Ｏ（入出
力）信号アクセス手段を与えるパッケージに実装された
シリコン・ダイ（チップ）が含まれている。中規模集積
（ＭＳＩ）チップは、様々なパッケージの形で製造され
ている（例えば、デュアル・イン・ライン・パッケージ
（ＤＩＰ）、ピン・グリッド・アレイ、サーディップ
（cerdip) 等）。シリコン・ダイのサイズがさらに小さ
くなり、その結果、大規模集績（ＬＳＩ）さらには超大
規模集積（ＶＬＳＩ）チップへと集積度が増加したこと
は、ハイブリッドなパッケージ（すなわち、いくつかの
裸シリコン・チップを共通のセラミックまたはシリコン
基板に取り付けたもの）、ＴＡＢ（テープ式自動ボンデ
ィング）、ＡＳＩＣ及び表面実装技術の開発につながっ
た。
【０００３】この分野の現行の技術水準は、集積度をＶ
ＬＳＩをはるかに上回る水準にまで押し上げている。そ
の結果、動作クロック速度が増加して（例えば、109 Hz
に近付きつつある）、複雑な実装上の問題が新たに生じ
るに至った。これがマルチチップ・モジュール（ＭＣ
Ｍ）の開発につながることになる。ＭＣＭは、共通基板
上に複数のシリコン・ダイを実装するウェーハ・サイズ
の集積ハイブリッド技術である。チップ上で相互接続
（電極配線）システムを形成するために用いられるもの
と同様なプロセスを用いて、共通基板上でチップ−チッ
プ間相互接続配線を形成することができる。
ＬＳＩをはるかに上回る水準にまで押し上げている。そ
の結果、動作クロック速度が増加して（例えば、109 Hz
に近付きつつある）、複雑な実装上の問題が新たに生じ
るに至った。これがマルチチップ・モジュール（ＭＣ
Ｍ）の開発につながることになる。ＭＣＭは、共通基板
上に複数のシリコン・ダイを実装するウェーハ・サイズ
の集積ハイブリッド技術である。チップ上で相互接続
（電極配線）システムを形成するために用いられるもの
と同様なプロセスを用いて、共通基板上でチップ−チッ
プ間相互接続配線を形成することができる。
【０００４】ＭＣＭは、より速い入出力速度、Ｉ／Ｏレ
ートとより速い信号処理速度をに対応することができる
よう、より多くのチップを互いにさらに近接させて実装
することができる。これは、薄膜マイクロリソグラフィ
技術によって形成される特有の細線(fine line) 相互接
続配線を用いることによって達成される。プルアップ抵
坑は回路基板上のアナログ・デバイス中で相当大きな割
合を占める。従って、回路サイズをさらに小さくするた
めに、プルアップ抵抗自体を直接チップ上に作り込むこ
とが極めて望ましい。プルアップ抵坑（または単に「プ
ルアップ」）は、バイアス電圧をディジタル回路中のワ
イヤ（例えばバス）へ供給するのに使われる簡単な回路
（例えば抵抗器）である。従来、「プルアップ(pull-u
p) 」という用語は、論理ハイ（ＨＩＧＨ）（例えば、
ある正の電圧）に相当するバイアス電圧を供給するため
の回路を意味している。これに対して、「プルダウン(p
ull-down) 」という用語は、論理ロー（ＬＯＷ）（例え
ば接地またはある負の電圧）に相当するバイアス電圧を
供給するための回路を意味するものとして使われてい
た。本願明細書においては、「プルアップ」という用語
は、別途明記しない限り、プルアップ回路またはプルダ
ウン回路のどちらかを意味する総称として用いる。
ートとより速い信号処理速度をに対応することができる
よう、より多くのチップを互いにさらに近接させて実装
することができる。これは、薄膜マイクロリソグラフィ
技術によって形成される特有の細線(fine line) 相互接
続配線を用いることによって達成される。プルアップ抵
坑は回路基板上のアナログ・デバイス中で相当大きな割
合を占める。従って、回路サイズをさらに小さくするた
めに、プルアップ抵抗自体を直接チップ上に作り込むこ
とが極めて望ましい。プルアップ抵坑（または単に「プ
ルアップ」）は、バイアス電圧をディジタル回路中のワ
イヤ（例えばバス）へ供給するのに使われる簡単な回路
（例えば抵抗器）である。従来、「プルアップ(pull-u
p) 」という用語は、論理ハイ（ＨＩＧＨ）（例えば、
ある正の電圧）に相当するバイアス電圧を供給するため
の回路を意味している。これに対して、「プルダウン(p
ull-down) 」という用語は、論理ロー（ＬＯＷ）（例え
ば接地またはある負の電圧）に相当するバイアス電圧を
供給するための回路を意味するものとして使われてい
た。本願明細書においては、「プルアップ」という用語
は、別途明記しない限り、プルアップ回路またはプルダ
ウン回路のどちらかを意味する総称として用いる。
【０００５】プルアップ回路は様々な目的のために用い
られる。例えば、オープン・ドレイン型またはオープン
・コレクタ型出力に論理ハイ能力を提供し、トーテム・
ポール型出力へより大きい電流ソース能力を与え、バス
上のノイズによる影響の制御を助け、バスに終端負荷を
与える（すなわち、高周波リンギングを防ぐための減衰
を提供する）等のために用いることができる。プルアッ
プ回路は、抵抗器よりむしろトランジスタ（例えばＦＥ
Ｔ）を用いて等価のものをチップ上に容易に作り込むこ
とができる。プルアップ回路をチップ上で入力端子また
は出力端子に接続させることができる。例えば、プルア
ップ回路は、ゲート及びドレイン・リードが正電圧電源
ＶDDに接続され、ソース・リードをプルアップ(pull u
p) すべきＩ／Ｏ端子に接続されたＮチャネル・ディプ
リーション・モードＭＯＳＦＥＴで構成させることがで
きる。この構成は、トランジスタを定電流源と同じよう
に動作させ、ＶDDをＩ／Ｏ端子に供給させる。このよう
に、「プルアップ」という用語は、抵抗器のみに限定さ
れず、プルアップ機能を遂行するあらゆる回路を含む総
称である。
られる。例えば、オープン・ドレイン型またはオープン
・コレクタ型出力に論理ハイ能力を提供し、トーテム・
ポール型出力へより大きい電流ソース能力を与え、バス
上のノイズによる影響の制御を助け、バスに終端負荷を
与える（すなわち、高周波リンギングを防ぐための減衰
を提供する）等のために用いることができる。プルアッ
プ回路は、抵抗器よりむしろトランジスタ（例えばＦＥ
Ｔ）を用いて等価のものをチップ上に容易に作り込むこ
とができる。プルアップ回路をチップ上で入力端子また
は出力端子に接続させることができる。例えば、プルア
ップ回路は、ゲート及びドレイン・リードが正電圧電源
ＶDDに接続され、ソース・リードをプルアップ(pull u
p) すべきＩ／Ｏ端子に接続されたＮチャネル・ディプ
リーション・モードＭＯＳＦＥＴで構成させることがで
きる。この構成は、トランジスタを定電流源と同じよう
に動作させ、ＶDDをＩ／Ｏ端子に供給させる。このよう
に、「プルアップ」という用語は、抵抗器のみに限定さ
れず、プルアップ機能を遂行するあらゆる回路を含む総
称である。
【０００６】オンチップ・プルアップ回路を設ける場合
の主な問題点は、プルアップが常に必要であるとは限ら
ないことが要因の非融通性(inflexibility) の問題があ
る。例えば、通常バスに接続される（従ってプルアップ
を必要とする）ＩＣは、個別に設計、製造されるもので
はない。従って、全てのＩＣはプルアップ回路を備える
かまたは備えないものとして製造されなければならな
い。バスに接続された各チップ上のプルアップ回路が使
われるとすると、デバイスがバスをローにさせるために
シンクさせなければならない電流が大きく増加し、電流
シンク・トランジスタの制限より大きくなることがあ
る。例えば、バスが６つの出力ドライバと接続し、各ド
ライバが(nominal) ５ｍＡを供給することが可能なオン
チップ・プルアップ回路を含む場合、６つの中の１つの
出力がバスをローにさせ(pull)、３０ｍＡをシンクさせ
なければならない。この電流は、シンク型出力ドライバ
の電流処理能力を越えて、出力ドライバがバスをローに
させたり、過大電流によって損傷することがある。
の主な問題点は、プルアップが常に必要であるとは限ら
ないことが要因の非融通性(inflexibility) の問題があ
る。例えば、通常バスに接続される（従ってプルアップ
を必要とする）ＩＣは、個別に設計、製造されるもので
はない。従って、全てのＩＣはプルアップ回路を備える
かまたは備えないものとして製造されなければならな
い。バスに接続された各チップ上のプルアップ回路が使
われるとすると、デバイスがバスをローにさせるために
シンクさせなければならない電流が大きく増加し、電流
シンク・トランジスタの制限より大きくなることがあ
る。例えば、バスが６つの出力ドライバと接続し、各ド
ライバが(nominal) ５ｍＡを供給することが可能なオン
チップ・プルアップ回路を含む場合、６つの中の１つの
出力がバスをローにさせ(pull)、３０ｍＡをシンクさせ
なければならない。この電流は、シンク型出力ドライバ
の電流処理能力を越えて、出力ドライバがバスをローに
させたり、過大電流によって損傷することがある。
【０００７】代替案として、ＩＣチップ毎にプルアップ
回路があるものとプルアップ回路がないものの２種類を
製造する方法があげられる。この方法によれば、例え
ば、上述の６つの中の１つのチップだけをオンチップ・
プルアップ回路を備えることができる。しかしながら、
この方法は煩わしく、費用がかかり、商業ベースでは受
け入れられにくい。従って、選択的にイネーブル／ディ
スエーブルさせることが可能なオンチップ・プルアップ
回路が要望されている。
回路があるものとプルアップ回路がないものの２種類を
製造する方法があげられる。この方法によれば、例え
ば、上述の６つの中の１つのチップだけをオンチップ・
プルアップ回路を備えることができる。しかしながら、
この方法は煩わしく、費用がかかり、商業ベースでは受
け入れられにくい。従って、選択的にイネーブル／ディ
スエーブルさせることが可能なオンチップ・プルアップ
回路が要望されている。
【０００８】
【発明の目的】本発明の目的は、上述の問題点を解消
し、選択的にイネーブル化／ディスエーブル化すること
が可能なオンチップ・プルアップ回路を提供することに
ある。
し、選択的にイネーブル化／ディスエーブル化すること
が可能なオンチップ・プルアップ回路を提供することに
ある。
【０００９】
【発明の概要】本発明においては、プルアップ・トラン
ジスタ（例えばＭＯＳＦＥＴ）をＩ／Ｏ端子に接続さ
せ、ハイにプルアップすることを可能にする。このオン
チップ・プルアップ・トランジスタの制御リードを外部
からアクセス可能にし、プルアップ回路のスイッチのオ
ン／オフさせる。以下、本発明を添付図面に示す実施例
により詳細に説明する。
ジスタ（例えばＭＯＳＦＥＴ）をＩ／Ｏ端子に接続さ
せ、ハイにプルアップすることを可能にする。このオン
チップ・プルアップ・トランジスタの制御リードを外部
からアクセス可能にし、プルアップ回路のスイッチのオ
ン／オフさせる。以下、本発明を添付図面に示す実施例
により詳細に説明する。
【００１０】
【発明の実施例】本発明の実施例を示す図面では、同等
の構成素子には同様の参照番号を示す。図１及び図２に
は、従来のプルアップ回路を示す。図１では、従来のプ
ルアップ抵坑器Ｒ１がバス１０２と接続している。出力
ドライバ１０４を有するＩＣチップ１００には出力端子
１０６が設けられる。出力端子１０６はバス１０２を駆
動する。出力ドライバ１０４は、一般に、トーテム・ポ
ール型トランジスタ・ドライバのカスケード・アレイよ
り構成される。ドライバ１０４は、チップ１００の内部
論理によって制御される。ドライバ１０４は、３状態デ
バイスであってもよい（すなわち、ディスエーブル）。
の構成素子には同様の参照番号を示す。図１及び図２に
は、従来のプルアップ回路を示す。図１では、従来のプ
ルアップ抵坑器Ｒ１がバス１０２と接続している。出力
ドライバ１０４を有するＩＣチップ１００には出力端子
１０６が設けられる。出力端子１０６はバス１０２を駆
動する。出力ドライバ１０４は、一般に、トーテム・ポ
ール型トランジスタ・ドライバのカスケード・アレイよ
り構成される。ドライバ１０４は、チップ１００の内部
論理によって制御される。ドライバ１０４は、３状態デ
バイスであってもよい（すなわち、ディスエーブル）。
【００１１】論理電源電圧ＶDDは、抵抗器Ｒ１を介して
バス１０２に印加される。ＶDDは、負の電圧またはゼロ
ボルト（すなわち接地電圧）であるＶSSに対して正の電
圧を供給する。この正電圧はバス１０２を論理ハイ状態
に駆動させる。このプルアップ回路が供給することがで
きる最大電流は抵抗器Ｒ１の値によって制御される。
バス１０２に印加される。ＶDDは、負の電圧またはゼロ
ボルト（すなわち接地電圧）であるＶSSに対して正の電
圧を供給する。この正電圧はバス１０２を論理ハイ状態
に駆動させる。このプルアップ回路が供給することがで
きる最大電流は抵抗器Ｒ１の値によって制御される。
【００１２】図２は、オンチップ・プルアップ回路を有
するＩＣチップ２００を示す。チップ１００の場合と同
様に、出力ドライバ１０４が出力端子１０６を駆動させ
る。バス１０２は出力端子１０６と接続される。図１の
抵抗器Ｒ１は、トランジスタＱ１を用いてチップ２００
内に設けられている。トランジスタＱ１のソース・リー
ドは出力端子１０６に結合される。バス１０２は出力端
子１０６に接続されている。トランジスタＱ１のゲート
及びドレイン・リードは、Ｑ１が定電流源のように動作
するようＶDDに結合される。このようにして、プルアッ
プ回路自体がチップ上で実現される。しかしながら、上
に述べたように、このタイプのオンチップ・プルアップ
回路は融通性がなく、使用するのに望ましくないことが
多い。
するＩＣチップ２００を示す。チップ１００の場合と同
様に、出力ドライバ１０４が出力端子１０６を駆動させ
る。バス１０２は出力端子１０６と接続される。図１の
抵抗器Ｒ１は、トランジスタＱ１を用いてチップ２００
内に設けられている。トランジスタＱ１のソース・リー
ドは出力端子１０６に結合される。バス１０２は出力端
子１０６に接続されている。トランジスタＱ１のゲート
及びドレイン・リードは、Ｑ１が定電流源のように動作
するようＶDDに結合される。このようにして、プルアッ
プ回路自体がチップ上で実現される。しかしながら、上
に述べたように、このタイプのオンチップ・プルアップ
回路は融通性がなく、使用するのに望ましくないことが
多い。
【００１３】以下、本発明の好適な実施例を図３及び図
４に基づいて詳述する。図３は、本発明の一実施例のＩ
Ｃチップ３００の一部の回路図を示す。前述のチップ１
００の場合と同様に、出力ドライバ１０４はバス１０２
を駆動する。プルアップ・トランジスタＱ１は、チップ
３００内に設けられた出力端子１０６と接続される。Ｑ
１の導電チャンネル（ドレイン‐ソース）は、ＶDDと出
力端子との間に接続される。Ｑ１のゲート・リード（す
なわち制御リード）は、制御端子３０２を介して外部か
らアクセス可能になっている。すなわち、Ｑ１のゲート
・リードは、従来のオンチップ・プルアップのようにＶ
DDとは接続しておらず、チップ外に引き出される。従っ
て、ユーザは以下に説明するように制御端子３０２を介
してトランジスタＱ１を制御することができる。
４に基づいて詳述する。図３は、本発明の一実施例のＩ
Ｃチップ３００の一部の回路図を示す。前述のチップ１
００の場合と同様に、出力ドライバ１０４はバス１０２
を駆動する。プルアップ・トランジスタＱ１は、チップ
３００内に設けられた出力端子１０６と接続される。Ｑ
１の導電チャンネル（ドレイン‐ソース）は、ＶDDと出
力端子との間に接続される。Ｑ１のゲート・リード（す
なわち制御リード）は、制御端子３０２を介して外部か
らアクセス可能になっている。すなわち、Ｑ１のゲート
・リードは、従来のオンチップ・プルアップのようにＶ
DDとは接続しておらず、チップ外に引き出される。従っ
て、ユーザは以下に説明するように制御端子３０２を介
してトランジスタＱ１を制御することができる。
【００１４】図４は、入力端子４０４及び内部論理４０
２を含むＩＣチップ３００全体のブロック図を示す。内
部論理４０２は出力ドライバ１０４を制御する。図面に
は示されていないが、プルダウン回路もプルアップ回路
とほぼ同様にして実現することができる。だだし、プル
ダウン回路の場合は、Ｑ１の導電チャンネルはＶSSとバ
ス１０２との間に接続することになる。これによって、
プルダウン回路は、バスが通常時ロー（ハイではない）
にバイアスされるよう、バスをＶSS（ＶDDではない）に
接続することが可能となる。
２を含むＩＣチップ３００全体のブロック図を示す。内
部論理４０２は出力ドライバ１０４を制御する。図面に
は示されていないが、プルダウン回路もプルアップ回路
とほぼ同様にして実現することができる。だだし、プル
ダウン回路の場合は、Ｑ１の導電チャンネルはＶSSとバ
ス１０２との間に接続することになる。これによって、
プルダウン回路は、バスが通常時ロー（ハイではない）
にバイアスされるよう、バスをＶSS（ＶDDではない）に
接続することが可能となる。
【００１５】本発明に係るプルアップ回路の一実施例で
は、Ｑ１はドレイン・リードがＶDDと接続し、ソース・
リードがバス１０２に接続されたＮチャネル・ディプリ
ーションモードＭＯＳＦＥＴ（ＭＯＳ電界効果トランジ
スタ）よりなる。この回路で、ＶDDを端子３０２に接続
すると、Ｑ１中に導電チャンネルが確立され、プルアッ
プ回路がイネーブルされる。逆に、ＶSS（例えば接地）
を端子３０２に接続すると、Ｑ１がオフとなることによ
りプルアップ回路がディスエーブルされ、Ｑ１の導電チ
ャンネルを介してバス１０２にＶDDが供給されなくな
る。同様に、本発明に係るプルダウン回路の一実施例に
おいては、Ｑ１はドレインリードがＶSSに接続され、ソ
ース・リードがバス１０２へ接続されたＰチャネル・デ
ィプリーションモードＭＯＳＦＥＴを用いて実施され
る。この場合、ＶSSを端子３０２に接続すると、Ｑ１中
に導電チャンネルが確立され、プルダウン回路がイネー
ブルされる。逆に、ＶDDを端子３０２に接続すると、Ｑ
１がオフになることによってプルダウン回路がディスエ
ーブルされ、ＶSSがＱ１の導電チャンネルを介してバス
１０２に供給されなくなる。
は、Ｑ１はドレイン・リードがＶDDと接続し、ソース・
リードがバス１０２に接続されたＮチャネル・ディプリ
ーションモードＭＯＳＦＥＴ（ＭＯＳ電界効果トランジ
スタ）よりなる。この回路で、ＶDDを端子３０２に接続
すると、Ｑ１中に導電チャンネルが確立され、プルアッ
プ回路がイネーブルされる。逆に、ＶSS（例えば接地）
を端子３０２に接続すると、Ｑ１がオフとなることによ
りプルアップ回路がディスエーブルされ、Ｑ１の導電チ
ャンネルを介してバス１０２にＶDDが供給されなくな
る。同様に、本発明に係るプルダウン回路の一実施例に
おいては、Ｑ１はドレインリードがＶSSに接続され、ソ
ース・リードがバス１０２へ接続されたＰチャネル・デ
ィプリーションモードＭＯＳＦＥＴを用いて実施され
る。この場合、ＶSSを端子３０２に接続すると、Ｑ１中
に導電チャンネルが確立され、プルダウン回路がイネー
ブルされる。逆に、ＶDDを端子３０２に接続すると、Ｑ
１がオフになることによってプルダウン回路がディスエ
ーブルされ、ＶSSがＱ１の導電チャンネルを介してバス
１０２に供給されなくなる。
【００１６】上記に説明した本発明の実施例は、例示的
な説明を目的とするものである。他のトランジスタ技術
（例えばＪＦＥＴ、ＶＦＥＴ、エンハンスメントモード
ＭＯＳＦＥＴ等）を用いてトランジスタＱ１を実際に作
り込むことが可能であるということは当業者にとって自
明のことである。さらに、本発明のプルアップ回路は、
ＩＣチップの出力端子に結合する場合について説明した
が、本発明はＩＣチップの入力端子をプルアップ（また
はプルダウン）するために使用することも可能である。
本発明は、ＭＣＭの環境下で使用するのに特に好適であ
るが、他方では、全ての集積回路パッケージにとっても
有用である。以上、本発明をその実施例により詳細に説
明したが、当業者であれば、本発明の要旨及び範囲から
逸脱することなく形態並びに細部について様々な変形態
様が可能であるということは明らかに理解できる。
な説明を目的とするものである。他のトランジスタ技術
（例えばＪＦＥＴ、ＶＦＥＴ、エンハンスメントモード
ＭＯＳＦＥＴ等）を用いてトランジスタＱ１を実際に作
り込むことが可能であるということは当業者にとって自
明のことである。さらに、本発明のプルアップ回路は、
ＩＣチップの出力端子に結合する場合について説明した
が、本発明はＩＣチップの入力端子をプルアップ（また
はプルダウン）するために使用することも可能である。
本発明は、ＭＣＭの環境下で使用するのに特に好適であ
るが、他方では、全ての集積回路パッケージにとっても
有用である。以上、本発明をその実施例により詳細に説
明したが、当業者であれば、本発明の要旨及び範囲から
逸脱することなく形態並びに細部について様々な変形態
様が可能であるということは明らかに理解できる。
【００１７】
【発明の効果】以上説明したように、本発明ではＩＣチ
ップに容易に装備され、回路のオン・オフを選択的に外
部から制御することが可能なプルアップ回路を得ること
ができる。
ップに容易に装備され、回路のオン・オフを選択的に外
部から制御することが可能なプルアップ回路を得ること
ができる。
【図１】従来のディスクリートなプルアップ抵抗回路の
概略図。
概略図。
【図２】従来のオンチップ実装のプルアップ抵抗回路の
概略図。
概略図。
【図３】本発明のー実施例であるプルアップ回路の概略
図。
図。
【図４】本発明のー実施例が実装される集積回路チップ
の概略図。
の概略図。
１００、２００、３００：ＩＣチップ １０２：バス １０４：出力ドライバ １０６：出力端子 ３０２：制御端子 ４０２：内部論理 ４０４：入力端子
Claims (3)
- 【請求項１】集積回路チップに入出力端子にバイアス電
圧を選択的に供給するプルアップ回路において、 制御リードと導電性チャネルを有するトランジスタから
構成され、 前記導電性チャネルによってバイアス電圧源と前記集積
回路チップの入出力端子間を接続させ、 前記制御リードによって集積回路チップとの接続を解除
させ外部からアクセス可能にすることを特徴とするプル
アップ回路。 - 【請求項２】請求項第２項記載のプルアップ回路におい
て、前記トランジスタはＦＥＴであり、前記導電性チャ
ネルは前記ＦＥＴのソース・リートとドレイン・リード
の間に形成され、前記制御リードは前記ＦＥＴのゲート
・リードであることを特徴とするプルアップ回路。 - 【請求項３】通信のための入力端子及び出力端子を有す
る複数の入出力端子と、前記入力端子から入力信号を受
信し、応答する出力信号を生成する内部論理と、前記内
部論理と接続し、前記出力信号を増幅し、前記出力端子
に前記出力信号を供給する出力ドライバ手段と、前記入
出力端子のーつと接続し、バイアス電圧を供給しするプ
ルアップ手段とから成り、前記プルアップ手段は、選択
的にインエーブル／ディスエーブルさせるためにチップ
から離れてアクセス可能となる制御リードを有すること
を特徴とする集積回路チップ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/797,613 US5237221A (en) | 1991-11-25 | 1991-11-25 | On-chip pull-up circuit which may be selectively disabled |
| US797,613 | 1991-11-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05259876A true JPH05259876A (ja) | 1993-10-08 |
Family
ID=25171324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4337909A Pending JPH05259876A (ja) | 1991-11-25 | 1992-11-25 | プルアップ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5237221A (ja) |
| JP (1) | JPH05259876A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012114621A (ja) * | 2010-11-24 | 2012-06-14 | New Japan Radio Co Ltd | 信号入力回路 |
| JP2019512957A (ja) * | 2016-03-17 | 2019-05-16 | ザイリンクス インコーポレイテッドＸｉｌｉｎｘ Ｉｎｃｏｒｐｏｒａｔｅｄ | プログラマブルロジックデバイス内のフットプリントを削減し、ファブリック多重度を向上させるシステムおよび方法 |
| JP2020522909A (ja) * | 2017-05-03 | 2020-07-30 | 日本テキサス・インスツルメンツ合同会社 | 電流検出器及び制御論理回路を用いるオープンドレイン通信システムのための中継器 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5752077A (en) * | 1995-05-15 | 1998-05-12 | Motorola, Inc. | Data processing system having a multi-function input/output port with individual pull-up and pull-down control |
| US6137313A (en) * | 1997-06-20 | 2000-10-24 | Altera Corporation | Resistive pull-up device for I/O pin |
| US6052746A (en) * | 1998-04-14 | 2000-04-18 | Motorola, Inc. | Integrated circuit having programmable pull device configured to enable/disable first function in favor of second function according to predetermined scheme before/after reset |
| US20060294275A1 (en) * | 2005-06-23 | 2006-12-28 | Emil Lambrache | Fast two wire interface and protocol for transferring data |
| EP4159444A1 (en) * | 2019-02-06 | 2023-04-05 | Hewlett-Packard Development Company, L.P. | Pulldown devices |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4223227A (en) * | 1978-06-22 | 1980-09-16 | William Beaumont Hospital | Laser alignment fixture |
| JPS5769335U (ja) * | 1980-10-14 | 1982-04-26 | ||
| US4481432A (en) * | 1982-06-07 | 1984-11-06 | Fairchild Camera & Instrument Corp. | Programmable output buffer |
| JPS6342215A (ja) * | 1986-08-07 | 1988-02-23 | Canon Inc | 電子機器 |
| US4833349A (en) * | 1987-09-01 | 1989-05-23 | Plx Technology | Programmable logic and driver circuits |
-
1991
- 1991-11-25 US US07/797,613 patent/US5237221A/en not_active Expired - Lifetime
-
1992
- 1992-11-25 JP JP4337909A patent/JPH05259876A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012114621A (ja) * | 2010-11-24 | 2012-06-14 | New Japan Radio Co Ltd | 信号入力回路 |
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| JP2020522909A (ja) * | 2017-05-03 | 2020-07-30 | 日本テキサス・インスツルメンツ合同会社 | 電流検出器及び制御論理回路を用いるオープンドレイン通信システムのための中継器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5237221A (en) | 1993-08-17 |
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