TW201630387A - 用於數位地取消串擾之裝置及方法 - Google Patents

用於數位地取消串擾之裝置及方法 Download PDF

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Abstract

本文揭示一種裝置，其包含：一第一緩衝器，其用以接收來自一第一傳輸媒體的一第一訊號；一第二緩衝器，其用以接收來自與該第一傳輸媒體不同之一第二傳輸媒體的一第二訊號；一第一加法節點，其耦合到該第一緩衝器；該第一加法節點用以接收該第一緩衝器的輸出；以及一第一數位調整電路，該電路可操作來當該第二訊號的一轉換邊緣被偵測時驅動一第一調整訊號到該第一加法節點。

Description

用於數位地取消串擾之裝置及方法
本發明關於一種用於數位地取消串擾之裝置及方法。
為了增加資料頻寬，在資料通訊中使用並聯收發器。當介於並聯頻道之間的間隔窄且在那些頻道上的資料速率高時，串擾雜訊會在接收器(Rx)端被感應。此串擾雜訊稱為遠端串擾(FEXT)。頻道或互連串擾係為主導雜訊源，該主導雜訊源使在輸入-輸出介面(I/O)中的訊號邊際降級，譬如3200百萬傳送(MT)、雙倍資料速率4(DDR4)、以及4267MT低電力DD44(LPDDR4)，在此DDR4與LPDDR4是由聯合電子設備工程委員會(JEDEC)固態技術協會所說明。由於類比電路設計複雜性與高電力消耗，FEXT的取消對低電力裝置而言是有挑戰的。
100‧‧‧具有數位串擾取消裝置的系統
101‧‧‧處理器
102‧‧‧傳輸媒體
103‧‧‧處理器
110‧‧‧數位串擾取消裝置
200‧‧‧部份
201‧‧‧數位裝置
202a‧‧‧放大器
202b‧‧‧放大器
203a‧‧‧延遲匹配緩衝器
203b‧‧‧延遲匹配緩衝器
204a‧‧‧受害者緩衝器
204b‧‧‧挑撥者緩衝器
205a‧‧‧抗扭斜延遲線
205b‧‧‧抗扭斜延遲線
206a‧‧‧交叉耦合串擾偵測器與校正器
206b‧‧‧交叉耦合串擾偵測器與校正器
207‧‧‧脈衝產生器
208‧‧‧校正緩衝器
209‧‧‧反相器
210‧‧‧多工器
300‧‧‧用於串擾偵測與校正的裝置
301‧‧‧互斥或邏輯閘(XOR)
302‧‧‧可變延遲緩衝器
320‧‧‧校正緩衝器
321‧‧‧反相器
330‧‧‧緩衝器的實例
400‧‧‧流程圖
401‧‧‧方塊
402‧‧‧方塊
403‧‧‧方塊
404‧‧‧方塊
405‧‧‧方塊
406‧‧‧方塊
1600‧‧‧電腦裝置
1610‧‧‧第一處理器
1620‧‧‧音頻子系統
1630‧‧‧顯示子系統
1632‧‧‧顯示介面
1640‧‧‧輸入/輸出控制器
1650‧‧‧電力管理
1660‧‧‧記憶體子系統
1670‧‧‧連結性
1672‧‧‧蜂巢式連結性
1674‧‧‧無線連結性
1680‧‧‧週邊連接
1690‧‧‧處理器
本揭露的實施例將從以下給定的實施方式以及從本揭露多種實施例的附圖而有更完整的理解，不過，其不應該 被用來使本揭露限制於該等具體實施例但卻只為了解釋與理解。
圖1繪示根據本揭露一些實施例之具有數位串擾取消裝置的系統。
圖2繪示根據本揭露一些實施例之用於串擾取消的數位裝置。
圖3A繪示根據本揭露一些實施例之用於串擾偵測與校正的裝置。
圖3B繪示根據本揭露一些實施例之使用於圖3A的校正緩衝器。
圖3C繪示受害者緩衝器。
圖4繪示根據本揭露一些實施例之一種使用用於串擾取消的數位裝置來取消或減少串擾之方法的流程圖。
圖5繪示根據一些實施例之具有數位串擾取消裝置的智慧型裝置或電腦系統或SoC(晶片上系統)。
【發明內容及實施方式】
用於取消FEXT的一些方法與裝置利用類比過濾電路，該類比過濾電路萃取挑撥者的FEXT貢獻且成比例地將它從受害者訊號移除。例如，挑撥者訊號通過在Rx的微分器(或高通濾波器)以模擬頻道電感耦合效應。此模擬製程導致產生人工再生訊號，該人工再生訊號係為FEXT的反相型，且被加總成受害者通道訊號，以在加法器輸出上產生無FEXT的訊號。不過，由於介於高速挑撥 者與受害者訊號之間的高電力消耗與高性能連接，此類比實施程序的成本高，其在矽上通常位置彼此遠離(例如，相鄰封裝/板路由不一定映射到在矽上的相鄰方塊)。縮放再生訊號需要複雜的精度類比電路，以施行具有高保真度的訊號加總。
就單一端點的介面而言，譬如DDR(雙倍資料速率)，FEXT降級時序邊際而非電壓邊際。在一些實施例中，說明一種裝置，該裝置藉由基於挑撥者訊號的邊緣轉換來施行受害者訊號邊緣轉換的時序調整(例如，拉入或推出)而重新得到此遺失的實際邊際。在一些實施例中，該裝置包括首先偵測串擾之極性且隨後取消抖動的電路。在一些實施例中，此串擾的取消使用具有互補式金氧半導體(CMOS)位階訊號發送的全部訊號電路來實施。
有許多該等實施例的技術效果。例如，用於取消FEXT的交叉耦合裝置包含數位電路，該等數位電路比使用來取消FEXT的傳統高精度類比電路消耗實質更少的能量。因為用於此目的之一般類比電路使用多取樣與高速後處理邏輯，所以比起傳統的類比電路，這使一些實施例的裝置更可用於低電力裝置。相較於需要在製程參數中具有任何移位的完整再設計的類比電路，本質上是數位的電路亦以處理節點適當縮放。各種實施例的交叉耦合裝置使眼圖的眼寬變寬而無高電力類比電路的開支。
在下列的說明中，可討論很多細節，以提供本揭露之實施例的更完整解釋。不過，在所屬技術領域中具有通常 知識者將明瞭可在沒有這些具體細節之下施行本揭露的實施例。在其他情形中，眾所皆知的結構與裝置係以方塊圖形式顯示，而不是仔細的顯示，以致於能夠避免模糊本揭露的實施例。
注意，在該等實施例的對應圖式中，訊號以線代表。一些線可能較粗，以指示更多成分訊號路徑，及/或在一個或多個端點處具有箭頭，以指示主要的資訊流方向。此等指示不打算用於限制。相反地，該等線連同一或多個例示性實施例來運用，以促進電路或邏輯單元的更簡單理解。如由設計需求或偏好所決定的任何代表訊號實際上可包含一個或多個訊號，該等訊號可沿任一方向行進或可用任何適當類型的訊號方案來實施。
在整個說明書，且在該等申請專利範圍中，術語「被連接」意味著介於被連接事物之間(沒有任何中介裝置)的直接電性或無線連接。術語「耦合」意味著介於被連接事物之間的直接電性或無線連接或透過一個或多個被動或主動中介裝置的間接連接。術語「電路」意味著被排列以彼此合作以提供所需功能的一個或多個被動及/或主動組件。術語「訊號」意味著至少一電流訊號、電壓訊號或資料/時鐘訊號。「一(a、an)」、以及「該」的意義包括複數參照。「在...中(in)」的意義包括「裡」與「上」。
術語「縮放」通常意指將一設計(線路圖與佈局)從一個製程技術變換成另一個製程技術且接著在佈局區域中縮減。術語「縮放」通常亦意指在相同技術節點內小型化 佈局與裝置。術語「縮放」亦意指相對於另一個參數(例如，電源供應位準)來調整(例如，減緩或加速一亦即，各別縮小或放大)訊號頻率。術語「實質」、「接近」、「大致」、「附近」、以及「大約」通常意指在目標值的+/-20%內。
除非另外被指明，否則用以說明共同物體之順序形容詞「第一」、「第二」、以及「第三」等等的使用僅指示相同物體的不同實例意指且不打算暗示如此說明的物體必須在時間性、空間性、按等級或按任何其他方式以已知順序呈現。
為了該等實施例之目的，在多種電路與邏輯方塊中的電晶體係為金屬氧化物半導體(MOS)電晶體，其包括汲極、源極、閘極、以及基極端。該等電晶體亦包括三閘極與鰭式場效電晶體、環繞式閘極圓柱形電晶體、穿隧場效電晶體(TFET)、方線、或矩形帶電晶體、或實施電晶體功能的其他裝置，像碳奈米管或旋電裝置。MOSFET對稱源極與汲極端，亦即，係相同端點且在此可互換地使用。另一方面，TEFT裝置具有不對稱的源極與汲極端點。在所屬技術領域中具有通常知識者將理解，可使用其他電晶體，例如，雙極性接合電晶體一雙極性接面電晶體(BJT)PNP/NPN、雙極互補式金氧半導體(BiCMOS)、互補式金氧半導體(CMOS)、電子場效電晶體(eFET)等等，而不脫離本揭露的範圍。術語「MN」意指n-型電晶體(例如，NMOS、NPNBJT等等)，且術語「MP」意指p-型電晶體 (例如，PMOS、PNPBJT等等)。
圖1繪示根據本揭露一些實施例之具有數位串擾取消裝置的系統100。在一些實施例中，系統100包含處理器-1 101(例如，記憶體控制器、圖形處理器、一般處理器、數位訊號處理器等等)、傳輸媒體102(例如，晶片內或晶片外互連、傳輸線等等)、以及具有用於取消FEXT或其他類型串擾的處理器-2 103(例如，動態隨機存取記憶體(DRAM)、或任何其他處理器)。在一些實施例中，傳輸媒體102可以是具有緊密包裝線的纜線，使得在一條線上的資料可導致資料上的雜訊能夠由在該包裝內的其他線載送。在一些實施例中，傳輸媒體102係為具有緊密間隔互連件的並聯匯流排。
在一些實施例中，處理器-1 101包含許多電路，該等電路包括將在傳輸媒體102上的資料驅動到處理器-2 102上的發射器(Tx)。在此實例中，顯示三個發射器-Tx1至Tx3，該等發射器接收各別資料-資料1至資料3-當作輸入，且在各別埠上-埠1至埠3-將那些資料發射到傳輸媒體102。雖然多種實施例係參考發射器、接收器、以及傳輸線三者來說明，但是卻可使用它們之中的任何數目。
各Tx在發射資料到它們各別埠以前可使用計時訊號Clk來計時資料。在本實例中，傳輸媒體102顯示具有三傳輸線(TL)-TL1至TL3。TL的一個端點係耦合到處理器-1 101之Tx的輸出埠，且TL的其他端點係耦合到處理器-2 103之接收器(Rx)的輸入埠。例如，TL1在一端上耦合 到埠1且在另一端上耦合到埠1a；TL2(沒顯示)在一端上耦合到埠2(沒顯示)且在另一端上耦合到埠2a；以及TL3在一端上耦合到埠3且在另一端上耦合到埠3a，以此類推。
處理器-2 103包括接收器，該等接收器接收由發射器所發射的資料。在本實例中，顯示三個接收器-Rx1至Rx3-該等接收器接收來自各別輸入埠的資料。在一些實施例中，各接收器亦接收來自相鄰接收器的資料。例如，Rx1接收來自埠1a與埠3a的資料，使得它可取消由在埠1a或埠3a上之攻擊者所導致之任一埠上之資料上的串擾。在本實例中，當在TL3上的資料感應在TL1上之資料上的FEXT時，在TL3上的資料則被視為攻擊者，且在TL1上的資料則被視為受害者，反之亦然。在一些實施例中，各接收器包括數位串擾取消裝置(或模組)110。在一些實施例中，取消在接收器之輸入處之資料上的串擾以後，無串擾(或串擾減少)資料隨後被發送到取樣反器(或順序邏輯)以用於進一步處理。
如上文提及，就單一端點的介面(譬如DDR、FEXT)而言，到第一級會降級時序邊際而非電壓邊際。串擾感應的時序邊際降級可依據傳輸線本身與交互電感L及電容C而取得。訊號(轉換)的飛行時間(TOF)可藉由標稱時間T(亦即，不具有串擾干擾)以及起因於偶或奇模組串擾的額外組件所決定。串擾抖動的訊號或極性可藉由傳輸線特徵來決定，或是否該線由交互電感L或電容C (各別稱為電感或電容串擾)所支配。就DDR介面而言，此額外的抖動項可根據一些實施例使用延遲補償電路來取消。在一些實施例中，藉由基於藉由首先偵測串擾的極性且隨後取消抖動之挑撥者的轉換來施行受害者訊號邊緣轉換的時序調整(例如，拉入或推出)，該裝置重新得到此遺失的時序邊際。
在加總節點處，從受害者訊號減去的串擾抖動數量可如以下地得到：
在此，「Ls」係為傳輸線的自電感，「Lm」係為傳輸線的交互電感，「Z0」係為傳輸線的特性阻抗，「Cs」係為自感應電容，「Cm」係為交互感應電容，「1」係為傳輸線的長度，「TOF_偶數」係為當挑撥者與受害者資料的轉換邊緣具有相同極性時之傳輸線的飛行時間(或傳播延遲)，「TOF_奇數」係為當挑撥者與受害者資料的轉換邊緣具有相反極性時之傳輸線的飛行時間，「TOF_e/o」係為用於具有偶數/奇數FEXT之受害者訊號的飛行時間，且「xtalk_抖動」係為顯示抖動係為計時事 件的串擾抖動，且係為在接收器端點處被添加或減去以補償串擾效果的數量。補償極性可藉由物理互連的特性事先決定。例如，它可藉由事先矽或後矽除錯來決定是否互連為電感主導或電容主導(亦即，當Lm/Z0>CmZ0時，為電感；當Lm/Z0<CmZ0時，為電容)。
圖2繪示根據本揭露之一些實施例之具有用於串擾取消之數位裝置201之系統100的部份200(包括Rx1的110以及Rx3的110)。其指出，具有與任何其他圖式之元件相同參考號碼(或名稱)之圖2的那些元件可以類似於所說明者的任何方式來操作或起作用，但卻不限於此。
在一些實施例中，部份200包含輸入放大器(Amp)與數位裝置201。在本實例中，放大器202a係為Rx1的一部分而放大器202b係為Rx3的一部分。在一些實施例中，數位裝置201包含延遲匹配緩衝器203a與203b、受害者/挑撥者緩衝器204a與204b、抗扭斜延遲線205a與205b、電容裝置Cma與Cmb、以及如所示耦合在一起的交叉耦合串擾偵測器與校正器206a與206b。
參考圖1所討論的，各Rx接收至少兩個輸入-一個來自由對應Tx所驅動的TL，且另一個來自相鄰TL，該相鄰TL係由另一個Tx驅動。在本實例中，TL3是挑撥者且TL1是受害者(亦即，在TL3上傳輸的資料係為挑撥者資料，且在TL1上傳輸的資料係為受害者資料)。
往回參考圖2，受害者資料(亦即，資料1)係由放大器202a所接收，其比較資料1與參考電壓(Vref)。放大 器202a的輸出係由延遲緩衝器203a所接收，該延遲緩衝器延遲放大器202a的輸出且將它提供到節點na。在此，用於節點與訊號的標記可互換地使用。例如，「na」取決於句子內容意指節點na或訊號na。
節點na上的訊號隨後由緩衝器204a緩衝(在此亦稱為受害者緩衝器)。在一些實施例中，緩衝器204a的輸出係提供到混合節點n1(在此亦稱為第一加法節點)。侵略者資料(亦即，資料2)係由放大器202b接收，其將資料2與Vref比較。放大器202b的輸出係由延遲緩衝器203b接收，其延遲放大器202b的輸出且將它提供到節點nb。在一些實施例中，延遲緩衝器203a與203b具有匹配延遲(亦即，實質相等的傳播延遲)。在節點nb上的訊號隨後由緩衝器204b緩衝(亦稱為挑撥者緩衝器)。在一些實施例中，緩衝器204b的輸出係提供到混合節點n2(在此亦稱為第二加法節點)。在混合節點n1與n2上的訊號隨後各別提供到抗扭斜延遲線205a與205b。抗扭斜延遲線205a與205b可被使用來相對於時序訊號重新對準在混合節點n1與n2上的資料，以用於藉由下游順序邏輯(沒顯示)的後續取樣。
在一些實施例中，交叉耦合的串擾偵測器與校正器206a與206b係使用來取消或減少在資料1及/或資料2上的串擾(取決於哪一者是挑撥者與受害者)，其係藉由減去或加入在混合節點n1與n2上的訊號。在一些實施例中，串擾偵測器與校正器206a(亦即，Rx1的串擾偵測器 與校正器110)包含脈衝產生器207、校正緩衝器208、以及模式邏輯。在一些實施例中，串擾偵測器與校正器206b(亦即，Rx3的串擾偵測器與校正器110)具有與串擾偵測器與校正器206a相同的設計但卻具有不同的輸入。
例如，串擾偵測器與校正器206a在節點nb上接收輸入且提供在混合節點n1上被加總的一輸出，同時串擾偵測器與校正器206b在節點na上接收輸入且提供在混合節點n2上被加總的一輸出。為了不使該等實施例模糊，串擾偵測器與校正器206a係被說明，且相同的解釋可應用於串擾偵測器與校正器206b。
在一些實施例中，脈衝產生器207提供致能/失能脈衝到校正緩衝器208。在一些實施例中，校正緩衝器208在節點nb上接收輸入(亦即，挑撥者訊號)且當脈衝產生器207識別出在節點nb上之訊號的轉換邊緣時產生輸出以用於在混合節點n1上加總。在一些實施例中，當挑撥者訊號正在轉換時，由脈衝產生器207所產生之脈衝的脈衝寬度係可程式化及/或可調整以導致校正緩衝器208開啟(亦即，變成致能)。在一些實施例中，電容裝置Cma與Cmb係被耦合以各別地混合節點n1與n2以改善加總或混合感應延遲調整的製程。在一些實施例中，電容裝置Cma與Cmb係金屬電容器。在一些實施例中，電容裝置Cma與Cmb係以電晶體實施。在一些實施例中，電容裝置Cma與Cmb係以混合式電容器實施(亦即，金屬 電容器與電晶體的混合)。
在一些實施例中，在攻擊者的邊緣轉換期間內，校正緩衝器208被致能。在一些實施例中，校正緩衝器208的強度係可程式化以透過在混合節點n1上的電容裝置Cma成比例地控制時序調整。在一些實施例中，透過電容裝置Cma的受訓或仔細調整，由混合方案所提供的延遲調整會完全地取消串擾感應抖動。
在一些實施例中，當串擾的特性已知時(亦即，不管該串擾是電感主導或電容主導的串擾)，均可決定串擾偵測器與連接器206a(與206b)之輸出的極性。例如，當挑撥者與受害者訊號兩者(亦即，各別地資料2與資料1)在相同方向中轉換時(亦即，兩者從高轉換到低或從低轉換到高)，那麼該模式係為偶數模式。在電感式串擾中，偶數模式串擾減緩訊號轉換的傳播，同時奇數模式串擾加速訊號轉換的傳播。在電容串擾中，偶數模式串擾加速訊號轉換的傳播，同時奇數模式串擾減緩傳播。
在本實例中，模式選擇訊號(參考圖3A顯示)係被主張(亦即，經組態為邏輯高)以導致模式邏輯在節點na/nb上提供訊號的反相型，以當作到校正緩衝器208的輸入，該校正緩衝器被設計為反轉緩衝器。模式選擇指示物理傳輸媒體的耦合特性(亦即，不管物理傳輸媒體是電容主導或電感主導)。在本實例中，串擾偵測器與校正器206a之校正緩衝器208的輸出在混合節點n1上與緩衝器204a之輸出加總或混合，使得在緩衝器204a輸出上的受 害者訊號能夠以與上游電感FEXT效應相反的方式加速或減慢，以得到取消的結果。表1總結在串擾偶數/奇數模式中以及在串擾電感式/電容式模式中之校正緩衝器208的輸出訊號行為。
圖3A繪示根據本揭露之一些實施例之用於串擾偵測與校正的裝置300(例如，206a/b)。其指出，具有與任何其他圖式之元件相同參考號碼(或名稱)之圖3A的那些元件可以類似於所說明者的任何方式來操作或起作用，但卻不限於此。
在一些實施例中，裝置300包含脈衝產生器207、模式邏輯、以及校正緩衝器208。在一些實施例中，脈衝產生器207包含耦合到可變延遲緩衝器302的互斥或邏輯閘(XOR)301。脈衝產生器207的輸出係為致能校正緩衝器208的致能訊號。XOR閘極301比較在節點na/nb上的訊號以及那訊號的延遲型(亦即，由可變延遲緩衝器302所延遲)以產生脈衝(亦即，致能訊號)。
在一些實施例中，藉由改變可變緩衝器302的傳播延遲，可調整致能訊號的脈衝寬度。假如挑撥者與受害者轉換具有超過緩衝器302之傳播延遲的偏斜，串擾抖動則會 減少。在此一情形中，不需要啟動或致能校正緩衝器208。用於DDR4通道之緩衝器302的傳播延遲可設定於50ps附近。雖然該等實施例參考基於XOR的脈衝產生器207來說明，但是卻可使用脈衝產生器207的其他實施程序而不脫離一些實施例的本質。在一些實施例中，校正緩衝器208的輸出係藉由混合節點n1/n2所接收。
在一些實施例中，模式邏輯包含反相器209以及多工器210。在一些實施例中，校正緩衝器208的輸入「出」取決於模式選擇訊號來反轉。例如，當在節點na與nb上的受害者與挑撥者訊號各別地在偶數模式時，則模式選擇係被主張且多工器210選擇反相器209的輸出作為出訊號(亦即，校正緩衝器208的輸入)。
在一些實施例中，模式選擇訊號組態電路以在電感式或電容式互連環境中運行。在一些實施例中，模式選擇訊號係為靜態控制或組態。在一些實施例中，一旦由模式選擇訊號組態，電路會自動地處理偶/奇模式串擾訊號(亦即，沒有其他控制被使用來動態地偵測偶/奇串擾)。
在另一項實例中，當在節點na與nb上的受害者與挑撥者訊號各別地在奇數模式時，模式選擇係被非主張且多工器210選擇在節點na/nb上的訊號作為出訊號(亦即，校正緩衝器208的輸入)。在一些實施例中，串擾偵測與校正裝置300的傳播延遲係與緩衝器204a/204b的傳播延遲匹配。
圖3B繪示根據本揭露之一些實施例之在圖3A中所 使用的校正緩衝器320(例如，208)。其指出，具有與任何其他圖式之元件相同參考號碼(或名稱)之圖3B的那些元件可以類似於所說明者的任何方式來操作或起作用，但卻不限於此。
在一些實施例中，校正緩衝器320包含如所示耦合在一起的p-型裝置MP1與MP2、n-型裝置MN1與MN2、以及反相器321。在一些實施例中，在節點na/nb上的訊號係使用來控制MP1與MN1的閘極端。在一些實施例中，致能訊號與它的反相型係各別地使用來控制MN2與MP2的閘極端。在一些實施例中，校正緩衝器320的輸入係為模式邏輯之輸出的「出」。校正緩衝器320的輸出係為出_b，在一些實施例中，其被直接提供到混合節點。在一些實施例中，校正緩衝器320的強度以及因此該傳播延遲，係可藉由增加或減去平行於MP1與MN1的電晶體而來調整。
往回參考圖2，在一些實施例中，取決於串擾模式，當受害者訊號通過時，緩衝器204a及/或204b的拉上(或拉下)強度(或有效電阻R)係被調節成較弱或較強，以提供延遲調整。
圖3C繪示緩衝器204a/204b的實例330。在本實例中，如所示，緩衝器204a/204b包含與n-型電晶體MN1串聯耦合的p-型電晶體MP1。雖然實例330顯示一個p-型電晶體MP1以及一個n-型電晶體MN1，但是多數個電晶體會並聯耦合。例如，多數個p-型電晶體並聯耦合到 MP1且可藉由控制訊號(沒顯示)被控制。
在此，MP1與MN1的閘極端係耦合到節點na/nb且MP1與MN1的汲極端耦合到節點n1/n2。MP1的源極端耦合到電源Vcc，同時MN1的源極端耦合到地面。在一些實施例中，緩衝器204a/204b的上拉(或下拉)強度(或有效電阻R)以及因此它們的傳播延遲係藉由開啟/關閉電晶體以調整(亦即，耦合到MP1與MN1的並聯電晶體)。往回參考圖2，在一些實施例中，緩衝器204a及/或204b具有匹配的傳播延遲。在一些實施例中，緩衝器204a及/或204b具有可程式化及/或可調整延遲。
圖4繪示根據本揭露一些實施例之一種使用於串擾取消之數位裝置來取消或減少串擾之方法的流程圖400。其指出，具有與任何其他圖式之元件相同參考號碼(或名稱)之圖4的那些元件可以類似於所說明者的任何方式來操作或起作用，但卻不限於此。
雖然在參考圖4之流程圖400中的方塊以特定順序顯示，但是該等動作的順序卻可被修改。因此，所繪示的實施例會以不同順序施行，且一些動作/方塊可並聯施行。根據特定實施例，在圖4中列出之方塊及/或操作的其中一些係為選擇性的。所呈現之方塊的編號係為了明瞭且不打算指定多種方塊必須發生的操作順序。此外，來自許多流程的操作可以多種組合來利用。
在方塊401，第一緩衝器(例如，緩衝器204a)接收第一訊號(例如，在節點na上的訊號)。此第一訊號在 由放大器202a比較且由緩衝器203a延遲以後係從第一傳輸媒體(例如，傳輸媒體102的TL1)接收。在方塊402，第二緩衝器(例如，緩衝器204b)接收第二訊號(例如，在節點nb上的訊號)。此第二訊號在由放大器202b比較且由緩衝器203b延遲以後係從第二傳輸媒體(例如，傳輸媒體102的TL3)接收。
在方塊403，串擾偵測與校正裝置206a產生第一調整訊號(在此亦稱為競爭或輔助訊號)，當裝置206a的脈衝產生器207偵測第二訊號(亦即，在節點nb上的訊號)的轉換邊緣時，該第一調整訊號被驅動於上而到混合節點n1(在此亦稱為加總節點)。在方塊404，緩衝器204a的輸出會與第一調整訊號加總，以取消來自緩衝器204a之輸出的串擾時序抖動。
在方塊405，串擾偵測與校正裝置206b產生第二調整訊號，當206b的脈衝產生器207偵測第一訊號(亦即，在節點na上的訊號)的轉換邊緣時，該第二調整訊號被驅動於上而到混合節點n2(在此亦稱為加總節點)。在方塊406，緩衝器204b的輸出會與第二調整訊號加總，以取消來自緩衝器204b之輸出的串擾時序抖動。後續的下游邏輯隨後處理具有已取消串擾的訊號。
供應噪音所感應的抖動可由於在加總節點n1與n2上的慢訊號斜率而增加。同樣地，當由於競爭事件，受害者訊號在挑撥者訊號轉換的轉換期間內是DC時，在加總節點n1與n2上的訊號可經歷「跳波」(亦即，暫態電壓/ 電流降或峰值)。在一些實施例中，使用在節點n1與n2以後的緩衝器(沒顯示)來過濾這些跳波。
圖5繪示根據一些實施例之具有數位串擾取消裝置的智慧型裝置或電腦系統或SoC(晶片上系統)。其指出，具有與任何其他圖式之元件相同參考號碼(或名稱)之圖5的那些元件可以類似於所說明者的任何方式來操作或起作用，但卻不限於此。
圖5繪示行動裝置之實施例的方塊圖，在該行動裝置中，可使用平表面介面連接器。在一些實施例中，電腦裝置1600代表行動電腦裝置，譬如電腦平板、行動電話或智慧型手機、無線致能電子讀取器、或其他無線行動裝置。將理解，大致上顯示特定組件，且並非此一裝置的全部組件均顯示於電腦裝置1600中。
在一些實施例中，電腦裝置1600包括根據所討論之一些實施例之具有數位串擾取消裝置的第一處理器1610。電腦裝置1600的其他方塊亦可包括一些實施例的數位串擾取消裝置。本揭露的多種實施例亦可包含在1670內的網路介面，譬如無線介面，使得系統實施例能夠結合到無線裝置內，例如手機或個人數位助理。
在一項實施例中，處理器1610(及/或處理器1690)可包括一個或多個實體裝置，譬如微處理器、應用處理器、微控制器、可程式化邏輯裝置、或其他處理構件。由處理器1610所施行的處理操作包括操作平台或操作系統的執行，在該操作平台或操作系統上則執行應用及/或裝 置功能。處理操作包括以人類使用者或以其他裝置之相關於I/O(輸入/輸出)的操作、相關於電力管理的操作、及/或相關於連接電腦裝置1600至另一裝置的操作。處理操作亦可包括相關於音頻I/O及/或顯示I/O的操作。
在一項實施例中，電腦裝置1600包括音頻子系統1620，該音頻子系統代表與提供音頻功能到電腦裝置有關的硬體(例如，音頻硬體與音頻電路)及軟體(例如，驅動器、編解碼器)組件。音頻功能可包括揚聲器及/或耳機輸出以及麥克風輸入。用於此等功能的裝置可被結合到電腦裝置1600內或連接到電腦裝置1600。在一項實施例中，使用者藉由提供音頻指令而與電腦裝置1600互動，該等音頻指令係由處理器1610接收與處理。
顯示子系統1630代表硬體(例如，顯示裝置)與軟體組件(例如，驅動器)，該等組件提供視覺及/或觸覺顯示給使用者以與電腦裝置1600互動。顯示子系統1630包括顯示介面1632，該顯示子系統包括使用以提供顯示給使用者的特定螢幕或硬體裝置。在一項實施例中，顯示介面1632包括與處理器1610隔開的邏輯，以執行與該顯示相關的至少一些處理。在一項實施例中，顯示子系統1630包括提供輸出與輸入兩者給使用者的觸控螢幕(或觸控板)裝置。
輸入/輸出(I/O)控制器1640代表與使用者之互動相關的硬體裝置與軟體組件。I/O控制器1640係可操作來管理係音頻子系統1620及/或顯示子系統1630一部份的硬 體。另外，I/O控制器1640繪示用於連接到電腦裝置1600之額外裝置的連接點，透過該電腦裝置，使用者可與系統互動。例如，可附到電腦裝置1600的裝置可包括麥克風裝置、揚聲器或立體系統、視頻系統或其他顯示裝置、鍵盤或按鍵裝置、或與特定應用(譬如讀卡機或其他裝置)一起使用的其他I/O裝置。
如上述，I/O控制器1640可與音頻子系統1620及/或顯示子系統1630互動。例如，透過麥克風或其他音頻裝置的輸入可提供輸入或指令給電腦裝置1600的一個或多個應用或功能。另外，替代顯示輸出或除了顯示輸出以外，可提供音頻輸出。在另一項實例中，假如顯示子系統1630包括觸控螢幕，顯示裝置亦當作輸入裝置，其可至少部份地由I/O控制器1640所管理。在電腦裝置1600上亦會有額外的按鈕或開關，以提供由I/O控制器1640所管理的I/O功能。
在一項實施例中，I/O控制器1640管理裝置，譬如加速度計、照相機、光感測器或其他環境感測器、或可包括在電腦裝置1600中的其他硬體。該輸入係為直接使用者互動的一部份以及提供環境輸入到系統以影響它的操作(譬如用於噪音的過濾、調整用於亮度偵測的顯示、施加用於照相機的快閃、或其他特徵)。
在一項實施例中，電腦裝置1600包括電力管理1650，該電力管理管理電池電力使用、電池之充電、以及相關於節省電力操作的特徵。記憶體子系統1660包括用 於儲存資訊於電腦裝置1600的記憶體裝置。記憶體可包括非揮發性(假如到記憶體裝置的電力中斷的話，狀態不會改變)及/或揮發性(假如到記憶體裝置的電力中斷的話，狀態係不確定)記憶體裝置。記憶體子系統1660可儲存應用資料、使用者資料、音樂、照片、文件、或其他資料、以及與執行電腦裝置1600之應用與功能相關的系統資料(不論長期或短暫)。
實施例的元件亦以用於儲存電腦可執行指令(例如，實施本文中所討論之任何其他製程的指令)的機械可讀取媒體(例如，記憶體1660)來提供。機械可讀取媒體(例如，記憶體1660)可包括但不限於快閃記憶體、光碟、唯讀記憶光碟(CD-ROM)、唯讀型數位多功能光碟(DVD ROM)、隨機存取記憶體(RAM)、可抹除程式化唯讀記憶體(EPROM)、電子式可抹除程式化唯讀記憶體(EEPROM)、磁性或光學薄卡、相變化記憶體(PCM)、或適合儲存電子或電腦可執行指令的其他類型的機械可讀取媒體。例如，本揭露的實施例可被下載當作電腦程式(例如，基本輸入輸出系統(BIOS))，其可借助於資料訊號從遠端電腦(例如，伺服器)經由通訊連結(例如，數據機或網路連結)傳送到請求電腦(例如，客戶端)。
連結性1670包括硬體裝置(例如，無線及/或有線連接器與通訊硬體)與軟體組件(例如，驅動器、協定堆疊)以致使電腦裝置1600與外部裝置通訊。電腦裝置1600係為分開裝置，譬如其他電腦裝置、無線存取點或 基地台，以及譬如耳機、印表機、或其他裝置的週邊。
連結性1670可包括多數種不同類型的連結性。總結來說，電腦裝置1600繪示具有蜂巢式連結性1672以及無線連結性1674。蜂巢式連結性1672大致上意指由無線載體所提供的蜂巢網路連結性，譬如經由GSM(全球行動通訊系統)或變化或衍生物、CDMA(分碼多重接取)或變化或衍生物、TDM(分時多工)或變化或衍生物、或其他蜂巢式服務標準所提供。無線連結性(或無線介面)1674意指非蜂巢的無線連結性，且可包括個人區域網路(譬如藍芽、近場等等)、局部區域網路(譬如Wi-Fi)、及/或廣域網路(譬如WiMax)、或其他無線通訊。
週邊連接1680包括硬體介面與連接器以及軟體組件(例如，驅動器、協定堆疊)以進行週邊連接。將理解，電腦裝置1600可以是至其他電腦裝置(「至」1682)的週邊裝置以及具有連接到它的(「從」1684)週邊裝置兩者。電腦裝置1600往往具有「擴充」連接器以連接到其他電腦裝置以用於譬如管理(例如，下載及/或上傳、改變、同步化)電腦裝置1600上之內容的目的。此外，擴充連接器可允許電腦裝置1600連接到特定週邊，該等週邊容許電腦裝置1600控制例如到視聽或其他系統的內容輸出。
除了週邊擴充連接器或其他週邊連接硬體以外，電腦裝置1600可經由一般或基於標準的連接器進行週邊連接 1680。一般類型可包括通用序列匯流排(USB)連接器(該連接器可包括一些不同硬體介面的任一者)、包括迷你顯示埠(MDP)的顯示埠、高解析度多媒體介面(HDMI)、火線、或其他類型。
在本說明書中對「一實施例」、「一項實施例」、「一些實施例」、或「其他實施例」的引用，意味著連同該等實施例來說明的特定特徵、結構、或特色係被包括在至少一些實施例但不一定全部實施例中。「一實施例」、「一項實施例」、或「一些實施例」的多種形貌不一定全部意指相同實施例。假如該說明書陳述一組件、特徵、結構、或特色「可」、「可能」、或「會」被包括，那特定組件、特徵、結構、或特色則不一定需要被包括。假如該說明書或申請專利範圍提及「一(a)」或「一(an)」元件，那不意味著只有該等元件的其中一者。假如該說明書或申請專利範圍提及「一額外」元件，那不排除有超過一個該額外元件。
更者，在一項或多項實施例中，特定特徵、結構、功能、或特色可以任何適當的方式組合。例如，在與該兩實施例相關的特定特徵、結構、功能、或特色不一定互斥的任何地方，第一實施例均可結合第二實施例。
雖然本揭露連同其具體實施例來說明，但是依據上述說明，此等實施例的許多替代、改良以及變化對在所屬技術領域中具有通常知識者而言將明顯可見。例如，其他記憶體架構(例如，動態隨機存取記憶體(DRAM))可使用 所討論的實施例。本揭露的實施例打算包含落在附加申請專利範圍的廣範圍內的全部此等替代、改良、以及變化。
此外，到積體電路(IC)晶片與其他組件的眾所皆知之電力/接地連接可或不可顯示於所呈現的圖式內，以為了簡化繪示與討論，且不使該揭露模糊。進一步，可以方塊圖形式顯示配置以避免模糊該揭露，且亦由於該事實，與此等方塊圖配置之實施程序有關的細節係高度依據將實施本揭露的平台(亦即，在所屬技術領域中具有通常知識者的範圍內，此等細節應該適當)。在陳述具體細節(例如，電路)以便說明該揭露的實例實施例之處，所屬技術領域中具有通常知識者將明瞭，該揭露可在沒有或有這些具體細節的變化之下實施。該說明因此被視為說明性而不是限制性。
以下的實例屬於進一步實施例。在該等實例中的細節可在一項或多項實施例中的任何地方使用。在本文中所說明之裝置的全部選擇性特徵亦可相關於一種方法或製程來實施。
例如，提供一種裝置，該裝置包含：一第一緩衝器，其用以接收來自一第一傳輸媒體的一第一訊號；一第二緩衝器，其用以接收來自與該第一傳輸媒體分開之一第二傳輸媒體的一第二訊號；一第一加法節點，其耦合到該第一緩衝器，該第一加法節點用以接收該第一緩衝器的輸出；以及一第一數位調整電路，該電路可操作來當該第二訊號的一轉換邊緣被偵測時驅動一第一調整訊號到該第一加法 節點。
在一些實施例中，該第一緩衝器與該第一數位調整電路具有實質相同的傳播延遲。在一些實施例中，該第一數位調整電路包含：一脈衝產生器，其用以接收該第二訊號且用以產生一脈衝；以及一三穩態緩衝器，其可操作來根據該脈衝的一持續時段來緩衝該第二訊號以當作該第一調整訊號。在一些實施例中，該脈衝產生器具有一可程式化延遲緩衝器。
在一些實施例中，該裝置包含：一第二加法節點，其耦合到該第二緩衝器，該第二加法節點用以接收該第二緩衝器的輸出。在一些實施例中，該裝置包含：一第二數位調整電路，其可操作來當該第一訊號的一轉換邊緣被偵測時驅動一第二調整訊號到該第二加法節點。在一些實施例中，該裝置包含：一第一電容式裝置，其耦合到該第一加法節點；以及一第二電容式裝置，其耦合到該第二加法節點。
在一些實施例中，該第二緩衝器與該第二數位調整電路具有實質相同的傳播延遲。在一些實施例中，該第二數位調整電路包含：一脈衝產生器，其用以接收該第一訊號且用以產生一脈衝；以及一三穩態緩衝器，其可操作來根據該脈衝的一持續時段來緩衝該第一訊號以當作該第二調整訊號。在一些實施例中，該脈衝產生器具有一可程式化延遲緩衝器。
在另一項實例中，提供一種裝置，該裝置包含：一匯 流排，其用以提供第一與第二訊號；以及一對交叉耦合數位調整電路，該等電路可操作來：當該第二訊號的一轉換邊緣被偵測時，驅動一第一調整訊號到一第一加法節點；以及當該第一訊號的一轉換邊緣被偵測時，驅動一第二調整訊號到一第二加法節點。在一些實施例中，該交叉耦合數位調整電路的其中一個包含：一脈衝產生器，其用以接收該第二訊號且用以產生一脈衝；以及一三穩態緩衝器，其可操作來根據該脈衝的一持續時段來緩衝該第二訊號以當作該第一調整訊號。
在一些實施例中，該交叉耦合數位調整電路的另一個包含：一脈衝產生器，其用以接收該第一訊號且用以產生一脈衝；以及一三穩態緩衝器，其可操作來根據該脈衝的一持續時段來緩衝該第一訊號以當作該第二調整訊號。在一些實施例中，該裝置包含：一第一緩衝器，其用以接收來自該匯流排之一第一傳輸媒體的該第一訊號；以及一第二緩衝器，其用以接收來自該匯流排之一第二傳輸媒體的一第二訊號，該第二傳輸媒體與該第一傳輸媒體為分開的。
在另一個實例中，提供一種系統，該系統包含：一記憶體；一處理器，其藉由具有第一與第二傳輸線的一匯流排而耦合到該記憶體，以各別地提供第一與第二訊號，該處理器包括一接收器，該接收器包含：一對交叉耦合數位調整電路，該等交叉耦合數位調整電路可操作來：當該第二訊號的一轉換邊緣被偵測到時，驅動一第一調整訊號到 一第一加法節點；以及當該第一訊號的一轉換邊緣被偵測到時，驅動一第二調整訊號到一第二加法節點；以及一無線介面，其用於允許該處理器與另一個裝置通訊。
在一些實施例中，該接收器係為雙倍資料速率(DDR)順應式接收器。在一些實施例中，該交叉耦合數位調整電路的其中一者包含：一脈衝產生器，其用以接收該第二訊號且用以產生一脈衝；以及一三穩態緩衝器，其可操作來根據該脈衝的一持續時段來緩衝該第二訊號以當作該第一調整訊號。在一些實施例中，該交叉耦合數位調整電路的另一者包含：一脈衝產生器，其用以接收該第一訊號且用以產生一脈衝；以及一三穩態緩衝器，其可操作來根據該脈衝的一持續時段來緩衝該第一訊號以當作該第二調整訊號。在一些實施例中，該接收器包含：一第一緩衝器，其用以接收來自該匯流排之一第一傳輸媒體的該第一訊號；以及一第二緩衝器，其用以接收來自該匯流排之一第二傳輸媒體的一第二訊號，該第二傳輸媒體與該第一傳輸媒體為分開的。在一些實施例中，該系統進一步包含用於容許一顯示單元顯示由該處理器所處理之內容的一顯示介面。
在另一項實例中，提供一種方法，該方法包含：接收第一與第二訊號；當該第二訊號的一轉換邊緣被偵測時，驅動一第一調整訊號到一第一加法節點；以及當該第一訊號的一轉換邊緣被偵測時，驅動一第二調整訊號到一第二加法節點。在一些實施例中，該方法包含使用該第二訊號來產生一脈衝。在一些實施例中，該方法包含根據該脈衝 的一持續時段來緩衝該第二訊號以當作該第一調整訊號。在一些實施例中，該方法包含使用該第一訊號來產生一脈衝。在一些實施例中，該方法包含：根據該脈衝的一持續時段來緩衝該第一訊號以當作該第二調整訊號。在一些實施例中，該方法包含：接收來自一第一傳輸媒體的該第一訊號。在一些實施例中，該方法包含：接收來自該匯流排之一第二傳輸媒體的該第二訊號，該第二傳輸媒體與該第一傳輸媒體為分開的。
在另一項實例中，提供一種裝置，該裝置包含：用以接收第一與第二訊號的構件；當該第二訊號的一轉換邊緣被偵測時，用以驅動一第一調整訊號到一第一加法節點的構件；以及當該第一訊號的一轉換邊緣被偵測時，用以驅動一第二調整訊號到一第二加法節點的構件。在一些實施例中，該裝置包含：用以使用該第二訊號來產生一脈衝的構件。在一些實施例中，該裝置包含：用以根據該脈衝的一持續時段來緩衝該第二訊號以當作該第一調整訊號的構件。在一些實施例中，該裝置包含：用以使用該第一訊號來產生一脈衝的構件。
在一些實施例中，該裝置包含：用以根據該脈衝的一持續時段來緩衝該第一訊號以當作該第二調整訊號的構件。在一些實施例中，該裝置包含：用以接收來自一第一傳輸媒體的該第一訊號的構件。在一些實施例中，該裝置包含：用以接收來自該匯流排之一第二傳輸媒體的該第二訊號的構件，該第二傳輸媒體與該第一傳輸媒體為分開 的。
在另一項實例中，提供一種系統，該系統包含：一記憶體；一處理器，其藉由具有第一與第二傳輸線的一匯流排而耦合到該記憶體，以各別地提供第一與第二訊號，該處理器包括一接收器，該接收器包含根據以上所說明之該裝置所設計的一裝置；以及一無線介面，其用於容許該處理器與另一個裝置通訊。在一些實施例中，該系統進一步包含用於容許一顯示單元顯示由該處理器所處理之內容的一顯示介面。
本文提供摘要，該摘要將容許讀者確定技術揭露的特性與要旨。該摘要以將不會使用來限制該等申請專利範圍之範圍或意義的理解來提出。以下申請專利範圍藉此合併到詳細說明內，各申請專利範圍以各別實施例獨立地主張。
102‧‧‧傳輸媒體
200‧‧‧部份
201‧‧‧數位裝置
202a‧‧‧放大器
202b‧‧‧放大器
203a‧‧‧延遲匹配緩衝器
203b‧‧‧延遲匹配緩衝器
204a‧‧‧受害者緩衝器
204b‧‧‧挑撥者緩衝器
205a‧‧‧抗扭斜延遲線
205b‧‧‧抗扭斜延遲線
206a‧‧‧交叉耦合串擾偵測器與校正器
206b‧‧‧交叉耦合串擾偵測器與校正器
207‧‧‧脈衝產生器
208‧‧‧校正緩衝器

Claims (20)

  1. 一種裝置，其包含：一第一緩衝器，其用以接收來自一第一傳輸媒體的一第一訊號；一第二緩衝器，其用以接收來自與該第一傳輸媒體分開之一第二傳輸媒體的一第二訊號；一第一加法節點，其耦合到該第一緩衝器，該第一加法節點用以接收該第一緩衝器的輸出；以及一第一數位調整電路，該電路可操作來當該第二訊號的一轉換邊緣被偵測時驅動一第一調整訊號到該第一加法節點。
  2. 如申請專利範圍第1項之裝置，其中該第一緩衝器與該第一數位調整電路具有實質相同的傳播延遲。
  3. 如申請專利範圍第1項之裝置，其中該第一數位調整電路包含：一脈衝產生器，其用以接收該第二訊號且用以產生一脈衝；以及一三穩態緩衝器，其可操作來根據該脈衝的一持續時段來緩衝該第二訊號以當作該第一調整訊號。
  4. 如申請專利範圍第3項之裝置，其中該脈衝產生器具有一可程式化延遲緩衝器。
  5. 如申請專利範圍第1項之裝置，其包含：一第二加法節點，其耦合到該第二緩衝器，該第二加法節點用以接收該第二緩衝器的輸出。
  6. 如申請專利範圍第5項之裝置，其包含：一第二數位調整電路，其可操作來當該第一訊號的一轉換邊緣被偵測時驅動一第二調整訊號到該第二加法節點。
  7. 如申請專利範圍第5項之裝置，其包含：一第一電容式裝置，其耦合到該第一加法節點；以及一第二電容式裝置，其耦合到該第二加法節點。
  8. 如申請專利範圍第6項之裝置，其中該第二緩衝器與該第二數位調整電路具有實質相同的傳播延遲。
  9. 如申請專利範圍第6項之裝置，其中該第二數位調整電路包含：一脈衝產生器，其用以接收該第一訊號且用以產生一脈衝；以及一三穩態緩衝器，其可操作來根據該脈衝的一持續時段來緩衝該第一訊號以當作該第二調整訊號。
  10. 如申請專利範圍第9項之裝置，其中該脈衝產生器具有一可程式化延遲緩衝器。
  11. 一種裝置，其包含：一匯流排，其用以提供第一與第二訊號；以及一對交叉耦合數位調整電路，該等電路可操作來：當該第二訊號的一轉換邊緣被偵測時，驅動一第一調整訊號到一第一加法節點；以及當該第一訊號的一轉換邊緣被偵測時，驅動一第二調整訊號到一第二加法節點。
  12. 如申請專利範圍第11項之裝置，其中該交叉耦合數位調整電路的其中一個包含：一脈衝產生器，其用以接收該第二訊號且用以產生一脈衝；以及一三穩態緩衝器，其可操作來根據該脈衝的一持續時段來緩衝該第二訊號以當作該第一調整訊號。
  13. 如申請專利範圍第11項之裝置，其中該交叉耦合數位調整電路的另一個包含：一脈衝產生器，其用以接收該第一訊號且用以產生一脈衝；以及一三穩態緩衝器，其可操作來根據該脈衝的一持續時段來緩衝該第一訊號以當作該第二調整訊號。
  14. 如申請專利範圍第11項之裝置，其包含：一第一緩衝器，其用以接收來自該匯流排之一第一傳輸媒體的該第一訊號；以及一第二緩衝器，其用以接收來自該匯流排之一第二傳輸媒體的一第二訊號，該第二傳輸媒體與該第一傳輸媒體分開。
  15. 一種系統，其包含：一記憶體；一處理器，其藉由具有第一與第二傳輸線的一匯流排而耦合到該記憶體，以各別提供第一與第二訊號，該處理器包括一接收器，該接收器包含：一對交叉耦合數位調整電路，該等交叉耦合數位調整 電路可操作來：當該第二訊號的一轉換邊緣被偵測到時，驅動一第一調整訊號到一第一加法節點；以及當該第一訊號的一轉換邊緣被偵測到時，驅動一第二調整訊號到一第二加法節點；以及一無線介面，其用於允許該處理器與另一個裝置通訊。
  16. 如申請專利範圍第15項之系統，其中該接收器係為雙倍資料速率(DDR)順應式接收器。
  17. 如申請專利範圍第15項之系統，其中該交叉耦合數位調整電路的其中一者包含：一脈衝產生器，其用以接收該第二訊號且用以產生一脈衝；以及一三穩態緩衝器，其可操作來根據該脈衝的一持續時段來緩衝該第二訊號以當作該第一調整訊號。
  18. 如申請專利範圍第17項之系統，其中該交叉耦合數位調整電路的另一者包含：一脈衝產生器，其用以接收該第一訊號且用以產生一脈衝；以及一三穩態緩衝器，其可操作來根據該脈衝的一持續時段來緩衝該第一訊號以當作該第二調整訊號。
  19. 如申請專利範圍第15項之系統，其中該接收器包含：一第一緩衝器，其用以接收來自該匯流排之一第一傳 輸媒體的該第一訊號；以及一第二緩衝器，其用以接收來自該匯流排之一第二傳輸媒體的一第二訊號，該第二傳輸媒體與該第一傳輸媒體分開。
  20. 如申請專利範圍第15項之系統，其進一步包含用於容許一顯示單元以顯示由該處理器所處理之內容的一顯示介面。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10305541B2 (en) * 2016-09-09 2019-05-28 Marvell World Trade Ltd. Reduction of far-end crosstalk in high-speed single-ended receivers
CN108228501B (zh) * 2016-12-14 2020-07-24 澜起科技股份有限公司 信号发送电路
JP7320255B2 (ja) * 2019-08-23 2023-08-03 ザインエレクトロニクス株式会社 クロストーク・キャンセル回路、送信装置および送受信システム
US11843383B2 (en) 2020-07-29 2023-12-12 Hirose Electric Co., Ltd. Systems and methods to reduce differential-to-differential far end crosstalk
US11901925B2 (en) 2021-07-21 2024-02-13 Marvell Asia Pte Ltd Method and apparatus for cancelling front-end distortion

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5191627A (en) * 1990-09-24 1993-03-02 International Business Machines Corporation Reduction of intersymbol interference in optical fiber systems by wavelength filtering
US6414542B2 (en) * 1999-03-17 2002-07-02 Koninklijke Philips Electronics N.V. Integrated circuit with relative sense inversion of signals along adjacent parallel signal paths
US7292629B2 (en) * 2002-07-12 2007-11-06 Rambus Inc. Selectable-tap equalizer
US7073140B1 (en) 2002-08-30 2006-07-04 Cadence Design Systems, Inc. Method and system for performing crosstalk analysis
EP1414164A1 (en) * 2002-10-25 2004-04-28 Alcatel Method for cross-talk cancellation
US7337419B2 (en) 2004-07-29 2008-02-26 Stmicroelectronics, Inc. Crosstalk noise reduction circuit and method
US8139700B2 (en) * 2009-06-26 2012-03-20 International Business Machines Corporation Dynamic quadrature clock correction for a phase rotator system
US8963904B2 (en) * 2010-03-22 2015-02-24 Apple Inc. Clock feedthrough and crosstalk reduction method
US8493833B1 (en) 2010-09-17 2013-07-23 Integrated Device Technology, Inc. Slew rate-variation based driver equalization for far-end crosstalk cancellation
CN102572476B (zh) * 2011-12-19 2014-08-20 四川长虹电器股份有限公司 一种消除串扰重影现象的装置及方法

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