CN106716942A - 用于数字地消除串扰的装置和方法 - Google Patents

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Abstract

描述了一种装置，其包括：第一缓冲器，其用于从第一传输介质接收第一信号；第二缓冲器，其用于从与第一传输介质分隔开的第二传输介质接收第二信号；第一求和节点，其耦合到第一缓冲器，第一求和节点用于接收第一缓冲器的输出；以及第一数字调节电路，其可操作用于当第二信号的跳变边沿被检测到时将第一调节信号驱动到第一求和节点。

Description

用于数字地消除串扰的装置和方法
相关申请的交叉引用
本申请要求享有于2014年10月23月提交的、标题为“APPRATUS AND METHOD FORDIGITALLY CANCELLING CROSSTALK”的美国专利申请序列号14/521,961的优先权，并且其以全文引用的方式并入本文。
背景技术
为了增加数据带宽，在数据通信中使用并行收发机。当在并行信道之间的间隔窄且在那些信道上的数据速率高时，在接收机(Rx)端处引起串扰噪声。这个串扰噪声被称为远端串扰(FEXT)。信道或互联串扰是降低输入-输出(I/O)接口(例如3200兆转移(MT)、双倍数据速率4(DDR4)和4267MT低功率DD44(LPDDR4))中的信号裕度的主要噪声源，其中DDR4和LPDDR4由电子元件工业联合会(JEDEC)固态技术协会描述。由于模拟电路设计的复杂性和高功率消耗，对FEXT的消除对于低功率设备实现起来是有挑战性的。
附图说明
根据以下所给出的具体实施方式以及根据本公开内容的各种实施例的附图将更充分地理解本公开内容的实施方式，然而，实施方式不应被理解为将本公开内容局限于特定的实施方式，但仅仅为了解释和理解。
图1示出了根据本公开内容的一些实施例的具有数字串扰消除装置的系统。
图2示出了根据本公开内容的一些实施例的用于串扰消除的数字装置。
图3A示出了根据本公开内容的一些实施例的用于串扰检测和校正的装置。
图3B示出了根据本公开内容的一些实施例的在图3A中所使用的校正缓冲器。
图3C示出了牺牲者缓冲器(victim buffer)。
图4示出了根据本公开内容的一些实施例的使用用于串扰消除的数字装置来消除或减少串扰的方法的流程图。
图5示出了根据一些实施例的具有数字串扰消除装置的智能设备或计算机系统或SoC(片上系统)。
具体实施方式
用于消除FEXT的一些方法和装置采用模拟滤波电路，其提取攻击者(aggressor)的FEXT贡献并将FEXT贡献从牺牲者信号中成比例地去除。例如，攻击者信号穿过在Rx处的微分器(或高通滤波器)以仿真信道电感耦合效应。这个仿真过程导致产生人为地重新创建的信号，其为FEXT的反向形式并被求和成牺牲者道(lane)信号以在加法器输出处产生无FEXT信号。然而，由于在高速攻击者与牺牲者信号之间的高功率消耗和高性能连接，这种模拟实施方式的成本很高，高速攻击者和牺牲者信号常常被定位为在硅上彼此远离(例如，相邻封装/板布线不一定映射到硅上的相邻块)。按比例缩放重新创建的信号需要复杂的精确模拟电路来以高保真度执行信号求和。
对于单端接口，例如DDR(双倍数据速率)，FEXT降低时序裕度而非电压裕度。在一些实施例中，描述了通过执行基于攻击者信号的边缘过渡的牺牲者信号边缘过渡的时序调节(例如拉进或推出)来重新获得这个失去的时序裕度的装置。在一些实施例中，装置包括首先检测串扰的极性并接着消除抖动的电路。在一些实施例中，使用具有互补型金属氧化物半导体(CMOS)级信令的所有数字电路来实施串扰的这个消除。
实施例有很多技术效果。例如，用于消除FEXT的交叉耦合的装置包括比用于消除FEXT的传统高精度模拟电路消耗大体上更少的能量的数字电路。这使一些实施例的装置变得比传统模拟电路更可用于低功率设备，因为用于这样的目的的典型模拟电路使用多采样和高速后处理的逻辑。与需要具有在过程参数中的任何改变的完整重新设计的模拟电路比较，在本质上是数字的电路也对过程节点很好地按比例缩放。各种实施例的交叉耦合装置在无高功率模拟电路的代价的情况下加宽了眼图的眼宽度。
在以下描述中，讨论了很多细节以提供对本公开内容的实施例的更透彻的解释。然而对于本领域中的技术人员将显而易见的是，可以在没有这些特定细节的情况下实践本公开内容的实施例。在其它实例中，以方框图的形式而不是详细地示出了公知的结构和设备，以便于避免使本公开内容的实施例难以理解。
注意，在实施例的相对应的附图中，用线表示信号。一些线可以较粗，以指示更多成分的信号路径；和/或一些线可以在一端或多端上具有箭头，以指示主要的信息流动方向。这种指示并不是要进行限制。相反，结合一个或多个示例性实施例来使用这些线有助于更容易理解电路或逻辑单元。由设计需要或偏好决定的任何所表示的信号实际上可以包括可以在任一方向上行进并且可以利用任何适合类型的信号方案来实施的一个或多个信号。
在整个说明书和权利要求书中，术语“连接”意指连接的物体之间的直接电连接或无线连接，而没有任何中间设备。术语“耦合”意指连接的物体之间的直接电连接或无线连接或者通过一个或多个无源或有源中间设备的间接连接。术语“电路”意指被布置为彼此协作以提供期望的功能的一个或多个无源和/或有源组件。术语“信号”意指至少一个电流信号、电压信号或数据/时钟信号。“一”、“一个”和“所述”的含义包括复数引用。“在……中”的含义包括“在……内”和“在……上”。
术语“缩放”通常指的是将设计(方案和布局)从一种工艺技术转换为另一种工艺技术并且随后减小布局面积。术语“缩放”通常还指的是在相同的技术节点内缩小布局和设备的尺寸。术语“缩放”还可以指的是相对于另一个参数(例如，电源电平)来调节(例如，减慢或加快——即相应地缩小或放大)信号频率。术语“大体上”、“接近”、“近似”、“几乎”、和“大约”通常指的是在目标值的+/-20％内。
除非另外规定，否则使用序数词“第一”、“第二”和“第三”等来描述共同的对象，仅指示指代相同对象的不同实例，并且不是要暗示如此描述的对象必须采用时间上、空间上的给定的顺序、排名或任何其它方式。
出于实施例的目的，各种电路和逻辑块中的晶体管是包括漏极端子、源极端子、栅极端子和体端子的金属氧化物半导体(MOS)晶体管。晶体管还包括三栅极晶体管和FinFet晶体管、栅极全包围圆柱体晶体管、隧穿FET(TFET)、方形线或矩形带晶体管、或实施晶体管功能的其它器件，例如碳纳米管或自旋电子器件。MOSFET对称的源极端子和漏极端子即是相同的端子并且在本文中可以互换地使用。在另一方面，TFET器件具有对称的源极和漏极端子。本领域中的技术人员将意识到，在不脱离本公开内容的范围的情况下，可以使用其它晶体管，例如双极结型晶体管(BJT PNP/NPN、BiCMOS、CMOS、eFET等)。术语“MN”指示n型晶体管(例如，NMOS、NPN BJT等)，并且术语“MP”指示p型晶体管(例如，PMOS、PNP BJT等)。
图1示出了根据本公开内容的一些实施例的具有数字串扰消除装置的系统100。在一些实施例中，系统100包括处理器-1 101(例如，存储器控制器、图形处理器、通用处理器、数字信号处理器等)、传输介质102(例如管芯上或管芯外互连件、传输线等)以及具有用于消除FEXT或其它类型的串扰的装置的处理器-2 103(例如，动态随机存取存储器(DRAM)或任何其它处理器)。在一些实施例中，传输介质102可以是具有紧密压缩的电线的电缆，以使得在一个电线上的数据可以引起在由包装内的其它电线携带的数据上的噪声。在一些实施例中，传输介质102是具有间隔紧密的互连件的并行总线。
在一些实施例中，处理器-1 101包括很多电路，其包括将传输介质102上的数据驱动到处理器-2 102的发射机(Tx)。在这个示例中，示出了三个发射机(Tx1到Tx3)，其接收相应的数据(Data1到Data3)作为输入并通过相应的端口(Port1到Port3)将那些数据发送到传输介质102。虽然参考三个发射机、接收机和传输线描述了各种实施例，但可以使用任何数量的这些设备。
每个Tx可以在将数据发送到它们的相应端口上之前使用时钟信号Clk来给数据计时。在这个示例中，传输介质102被示为具有三个传输线(TL)——TL1到TL3。TL的一端耦合到处理器-1 101的输出端口，并且TL的另一端耦合到处理器-2 103的接收机(Rx)的输入端口。例如，TL1在一端上耦合到Port1并且在另一端处耦合到Port1a；TL2(未示出)在一端上耦合到Port2(未示出)并且在另一端处耦合到Port2a；以及TL3在一端上耦合到Port3并且在另一端处耦合到Port3a，依此类推。
处理器-2 103包括接收由发射机发送的数据的接收机。在这个示例中，示出了从相应的输入端口接收数据的三个接收机(Rx1到Rx3)。在一些实施例中，每个接收机还从相邻的接收机接收数据。例如，Rx1从Port1a和Port3a接收数据，从而使其可以消除由在Port1a或Port3a上的攻击者引起的在任一端口上的数据上的串扰。在这个示例中，当TL3上的数据对TL1上的数据引入FEXT时，TL3上的数据被认为是攻击者并且TL1上的数据被认为是牺牲者，反之亦然。在一些实施例中，每个接收机包括数字串扰消除装置(或模块)110。在一些实施例中，在消除接收机的输入端处的数据上的串扰之后，无串扰(或串扰减少的)数据接着被发送到采样触发器(或时序逻辑)以用于进一步处理。
如以上所提及的，对于单端接口(例如DDR、FEXT)按第一顺序降低时序裕度而非电压裕度。可以根据传输线本身和互电感L和电容C来得到串扰引起的时序裕度降低。信号(过渡)的渡越时间(TOF)可以由标称时间T(即没有串扰干扰)和由于偶模式或奇模式串扰引起的附加分量确定。串扰抖动的符号或极性可以由传输线特性或线是否由互电感L或电容C支配来确定，其分别被称为电感或电容串扰。对于DDR接口，可以根据一些实施例使用延迟补偿电路来消除这个附加的抖动项。在一些实施例中，装置通过执行基于攻击者的过渡的牺牲者信号边缘过渡的时序调节(例如拉进或推出)、通过首先检测串扰的极性并接着消除抖动来重新获得这个失去的时序裕度。
从求和节点处的牺牲者信号减去的串扰抖动的量可以如下被得到：
其中“Ls”是传输线的自电感，“Lm”是传输线的互电感，“Zo”是传输线的特性阻抗，“Cs”是自感应电容，“Cm”是互感应电容，“l”是传输线的长度，“TOF_even”是当攻击者和牺牲者数据的跳变边沿具有相同的极性时传输线的渡越时间(或传播延迟)，“TOF_odd”是当攻击者和牺牲者数据的跳变边沿具有相反的极性时传输线的渡越时间，“TOF_e/o”是具有偶/奇FEXT的牺牲者信号的渡越时间，并且“xtalk_jitter”是串扰抖动，其显示抖动是时序事件并且是在接收机端处被加上或减去以补偿串扰效应的量。补偿极性可以由物理互连件的特性事先确定。例如，其可以由硅前或硅后调试确定，而不管互连件是电感占优势的还是电容占优势的(即，当Lm/Zo＞CmZo时是电感的；当Lm/Zo＜CmZo时是电容的)。
图2示出了根据本公开内容的一些实施例的具有用于串扰消除的数字装置201(其包括Rx1的110和Rx3的110)的系统100的一部分200。要指出的是，图2的具有与任何其它附图的元件相同的附图标记(或名称)的那些元件可以以与所描述的方式类似的任何方式来进行操作或运行，但并不限于此。
在一些实施例中，部分200包括输入放大器(Amp)和数字装置201。在这个示例中，Amp 202a是Rx1的部分，而Amp 202b是Rx3的部分。在一些实施例中，数字装置201包括如所示地耦合在一起的延迟匹配缓冲器203a和203b、牺牲者/攻击者缓冲器204a和204b、抗扭斜延迟线205a和205b、电容设备Cma和Cmb、以及交叉耦合的串扰检测器和校正器206a和206b。
如参考图1所讨论的，每个Rx接收至少两个输入——一个来自由相应的Tx驱动的TL而另一来自由另一Tx驱动的相邻TL。在这个示例中，TL3是攻击者而TL1是牺牲者(即，在TL3上发送的数据是攻击者数据，并且在TL1上发送的数据是牺牲者数据)。
返回参考图2，牺牲者数据(即data1)由Amp 202a接收，Amp 202a将data1与参考电压(Vref)进行比较。Amp 202a的输出由延迟缓冲器203a接收，延迟缓冲器203a延迟Amp202a的输出并将其提供到节点na。在这里，节点和信号的标记可互换地使用。例如，“na”可以指代节点na或信号na，这取决于句子的上下文。
节点na上的信号然后由缓冲器204a(在这里也被称为牺牲者缓冲器)缓冲。在一些实施例中，缓冲器204a的输出被提供到混合节点n1(在这里也被称为第一求和节点)。攻击者数据(即data2)由Amp 202b接收，Amp202b将data2与Vref进行比较。Amp 202b的输出由延迟缓冲器203b接收，延迟缓冲器203b延迟Amp 202b的输出并将其提供到节点nb。在一些实施例中，延迟缓冲器203a和203b具有匹配的延迟(即大体上相等的传播延迟)。在节点nb的信号然后由缓冲器204b(在这里也被称为攻击者缓冲器)缓冲。在一些实施例中，缓冲器204b的输出被提供到混合节点n2(在这里也被称为第二求和节点)。在混合节点n1和n2上的信号然后分别被提供到抗扭斜延迟线205a和205b。抗扭斜延迟线205a和205b可以用于相对于时钟信号重新排列混合节点n1和n2上的数据，以用于由下游时序逻辑(未示出)进行后续采样。
在一些实施例中，交叉耦合的串扰检测器和校正器206a和206b用于通过减去或加上混合节点n1和n2上的信号来消除或减少data1和/或data2上的串扰(取决于哪个是攻击者和牺牲者)。在一些实施例中，串扰检测器和校正器206a(即Rx1的串扰检测器和校正器110)包括脉冲发生器207、校正缓冲器208和模式逻辑单元。在一些实施例中，串扰检测器和校正器206b(即Rx3的串扰检测器和校正器110)具有与串扰检测器和校正器206a相同的设计但具有不同的输入。
例如，串扰检测器和校正器206a接收在节点nb上的输入并提供在混合节点n1处被求和的输出，而串扰检测器和校正器206b接收在节点na上的输入并提供在混合节点n2处被求和的输出。为了不使实施例难以理解，描述了串扰检测器和校正器206a，并且类似的解释可适用于串扰检测器和校正器206b。
在一些实施例中，脉冲发生器207向校正缓冲器208提供启用/禁用脉冲。在一些实施例中，校正缓冲器208接收在节点nb上的输入(即攻击者信号)，并当脉冲发生器207识别出节点nb上的信号的跳变边沿时产生用于在混合节点n1上进行求和的输出。在一些实施例中，由脉冲发生器207产生的脉冲的脉冲宽度可编程和/或可调节为当攻击者信号正在过渡时使校正缓冲器208打开(即变得启用)。在一些实施例中，电容设备Cma和Cmb分别耦合到混合节点n1和n2，以提高求和或混合引起的延迟调节的过程。在一些实施例中，电容设备Cma和Cmb是金属电容器。在一些实施例中，电容设备Cma和Cmb被实施为晶体管。在一些实施例中，电容设备Cma和Cmb被实施为混合电容器(即金属电容器和晶体管的混合)。
在一些实施例中，校正缓冲器208在攻击者的边缘过渡期间被启用。在一些实施例中，校正缓冲器208的强度可编程为通过电容设备Cma在混合节点n1处成比例地控制时序调节。在一些实施例中，通过电容设备Cma的训练或小心调节，由混合方案提供的延迟调节可以完全消除串扰引起的抖动。
在一些实施例中，当串扰的本质是已知的(即串扰是电容占优势的还是电感占优势的串扰)时，串扰检测器和校正器206a(和206b)的输出极性可以被确定。例如，当攻击者和牺牲者信号(即相应地，data2和data1)都在同一方向上过渡(即都从高到低或从低到高过渡)时，则模式是偶模式。在电感串扰中，偶模式串扰减慢信号过渡的传播，而奇模式串扰加速信号过渡的传播。在电容串扰中，偶模式串扰加速信号过渡的传播，而奇模式串扰减慢传播。
在这个示例中，模式选择信号(参考图3A示出)是生效的(即，被配置成逻辑高)以使模式逻辑单元提供在节点na/nb上的信号的反向形式作为被设计为反向缓冲器的校正缓冲器208的输入。模式选择指示物理传输介质的耦合本质(即物理传输介质是电容占优势的还是电感占优势的)。在这种情况下，串扰检测器和校正器206a的校正缓冲器208的输出与在混合节点n1上的缓冲器204a的输出求和或混合，以使得在缓冲器204a处的牺牲者信号以与上游电感FEXT效应相反的方式加速或减慢，从而实现消除结果。表1总结了在串扰偶/奇模式中和在串扰电感/电容模式中的校正缓冲器208的输出信号行为。
表1：FEXT效应由四种情况总结
偶 奇
电感 减慢 加速
电容 加速 减慢
图3A示出了根据本公开内容的一些实施例的用于串扰检测和校正的装置300(例如206a/b)。要指出的是，图3A的具有与任何其它附图的元件相同的附图标记(或名称)的那些元件可以以与所描述的方式类似的任何方式来进行操作或运行，但并不限于此。
在一些实施例中，装置300包括脉冲发生器207、模式逻辑单元和校正缓冲器208。在一些实施例中，脉冲发生器207包括耦合到可变延迟缓冲器302的异或逻辑门(XOR)301。脉冲发生器207的输出是启用校正缓冲器208的启用信号。XOR门301将节点na/nb上的信号与那个信号的延迟形式(即由可变延迟缓冲器302延迟)进行比较以产生脉冲(即启用信号)。
在一些实施例中，通过改变可变缓冲器302的传播延迟，启用信号的脉冲宽度可以被调节。如果攻击者和牺牲者过渡具有超过缓冲器302的传播延迟的偏斜，则串扰抖动变小。在这样的情况下，可能不需要激活或启用校正缓冲器208。DDR4信道的缓冲器302的传播延迟可以被设置在50ps左右。虽然参考基于XOR的脉冲发生器207描述了实施例，可以在不偏离一些实施例的实质的情况下使用脉冲发生器207的其它实施方式。在一些实施例中，校正缓冲器208的输出由混合节点n1/n2接收。
在一些实施例中，模式逻辑单元包括反相器209和多路复用器210。在一些实施例中，校正缓冲器208的输入“Out”根据模式选择信号进行反相。例如，当分别在节点na和nb上的牺牲者和攻击者信号处于偶模式时，则模式选择是生效的并且多路复用器210选择反相器209的输出作为Out信号(即校正缓冲器208的输入)。
在一些实施例中，模式选择信号配置电路以在电感互连环境或电容互连环境中工作。在一些实施例中，模式选择信号是静态控制或配置。在一些实施例中，一旦由模式选择信号配置，电路就自动操纵偶/奇模式串扰信号(即没有其它控制用于动态地检测偶/奇串扰)。
在另一个示例中，当分别在节点na和nb上的牺牲者和攻击者信号处于奇模式时，则模式选择是无效的并且多路复用器210选择在节点na和nb上的信号作为Out信号(即校正缓冲器208的输入)。在一些实施例中，串扰检测和校正装置300的传播延迟与缓冲器204a/204b的传播延迟匹配。
图3B示出了根据本公开内容的一些实施例的在图3A中所使用的校正缓冲器320(例如208)。要指出的是，图3B的具有与任何其它附图的元件相同的附图标记(或名称)的那些元件可以以与所描述的方式类似的任何方式来进行操作或运行，但并不限于此。
在一些实施例中，校正缓冲器320包括如所示地耦合在一起的p型设备MP1和MP2、n型设备MN1和MN2以及反相器。在一些实施例中，节点na/nb上的信号用于控制MP1和MN1的栅极端子。在一些实施例中，启用信号及其反向形式分别用于控制MN2和MP2的栅极端子。在一些实施例中，校正缓冲器320的输入是“Out”，其为模式逻辑单元的输出。校正缓冲器320的输出是Out_b，在一些实施例中Out_b被直接提供到混合节点。在一些实施例中，校正缓冲器320的强度和因而传播延迟通过加上或减去与MP1和MN1并联的晶体管是可调节的。
返回参考图2，在一些实施例中，根据串扰模式，缓冲器204a和/或204b的上拉(或下拉)强度(或有效电阻R)被调制得更弱或更强，从而当牺牲者信号穿过时提供延迟调节。
图3C示出了缓冲器204a/204b的示例330。在这个示例中，缓冲器204a/204b包括如所示地与n型晶体管MN1串联的p型晶体管MP1。虽然示例330示出了一个p型晶体管MP1和一个n型晶体管MN1，但多个晶体管并联地耦合。例如，多个p型晶体管并联地耦合到MP1并且可由控制信号(未示出)控制。
在这里，MP1和MN1的栅极端子耦合到节点na/nb，并且MP1和MN1的漏极端子耦合到节点n1/n2。MP1的源极端子耦合到电源Vcc，而MN1的源极端子耦合到地。在一些实施例中，通过接通/断开晶体管(即耦合到MP1和MN1的并联晶体管)来调节缓冲器204a和204b的上拉(或下拉)强度(或有效电阻R)和它们的传播延迟。返回参考图2，在一些实施例中，缓冲器204a和/或204b具有匹配的传播延迟。在一些实施例中，缓冲器204a和/或204b具有可编程和/或可调节的延迟。
图4示出了根据本公开内容的一些实施例的使用用于串扰消除的数字装置来消除或减少串扰的方法的流程图400。要指出的是，图4的具有与任何其它附图的元件相同的附图标记(或名称)的那些元件可以以与所描述的方式类似的任何方式来进行操作或运行，但并不限于此。
尽管参考图4的流程图400中的块以特定的顺序示出，但动作的顺序可以被修改。因此，所示实施例可以用不同的顺序执行，并且一些动作/块可以并行地执行。根据某些实施例，在图4中所列出的一些块和/或操作是可选的。所呈现的块的编号是为了清楚起见并且不旨在规定操作的顺序，其中各种块必须出现。另外，可以在各种组合中利用来自各种流程的操作。
在块401，第一缓冲器(例如缓冲器204a)接收第一信号(例如在节点na上的信号)。这个第一信号在由Amp 202a进行比较并由缓冲器203a延迟之后从第一传输介质(例如传输介质102的TL1)接收到。在块402，第二缓冲器(例如缓冲器204b)接收第二信号(例如在节点nb的信号)。这个第二信号在由Amp 202b进行比较并由缓冲器203b延迟之后从第二传输介质(例如传输介质102的TL3)接收到。
在块403，串扰检测和校正装置206a产生第一调节信号(也被称为争用或辅助信号)，当装置206a的脉冲发生器207检测到第二信号(即在节点nb上的信号)的跳变边沿时，第一调节信号被驱动到混合节点n1(在这里也被称为求和节点)上。在块404，缓冲器204a的输出与第一调节信号求和以消除来自缓冲器204a的输出的串扰时序抖动。
在块405，串扰检测和校正装置206b产生第二调节信号，当206b的脉冲发生器207检测到第一信号(即在节点na上的信号)的跳变边沿时，第二调节信号被驱动到混合节点n2(在这里也被称为求和节点)上。在块406，缓冲器204b的输出与第二调节信号求和以消除来自缓冲器204b的输出的串扰。随后的下游逻辑单元然后处理串扰被消除的信号。
由于在求和节点n1和n2处的慢信号斜率，供应噪声引起的抖动可以增加。另外，当由于争用事件在攻击者信号过渡的过渡期间牺牲者信号是DC时，在求和节点n1和n2上的信号可以经历“尖头信号”(即瞬时电压/电流下垂或尖峰信号)。在一些实施例中，在节点n1和n2之后的缓冲器(未示出)用于对这些尖头信号进行滤波。
图5示出了根据一些实施例的具有数字串扰消除装置的智能设备或计算机系统或SoC(片上系统)。要指出的是，图5的具有与任何其它附图的元件相同的附图标记(或名称)的那些元件可以以与所描述的方式类似的任何方式来进行操作或运行，但并不限于此。
图5示出了移动设备的实施例的方框图，其中，可以使用平表面接口连接器。在一些实施例中，计算设备1600代表移动计算设备，例如计算平板电脑、移动电话或智能电话、支持无线的电子阅读器或其它无线移动设备。将理解的是，总体上示出了某些组件，并且并非这种设备的所有组件都在计算设备1600中示出。
在一些实施例中，计算设备1600包括具有根据所讨论的一些实施例的数字串扰消除装置的第一处理器1610。计算设备1600的其它块也可以包括一些实施例的数字串扰消除装置。本公开内容的各种实施例还可以包括在1670内的网络接口(例如无线接口)，从而使系统的实施例可以被并入到无线设备(例如蜂窝电话或个人数字助理)中。
在一个实施例中，处理器1610(和/或处理器1690)可以包括一个或多个物理设备，例如微处理器、应用处理器、微控制器、可编程逻辑器件或其它处理模块。由处理器1610执行的处理操作包括对操作平台或操作系统的执行，应用程序和/或设备功能在操作平台或操作系统上被执行。处理操作包括与同人类用户或其它设备的I/O(输入/输出)有关的操作、与功率管理有关的操作和/或与将计算设备1600连接到另一设备有关的操作。处理操作还可以包括与音频I/O和/或显示I/O有关的操作。
在一个实施例中，计算设备1600包括音频子系统1620，音频子系统1620代表与向计算设备提供音频功能相关联的硬件(例如，音频硬件和音频电路)和软件(例如，驱动器、编码译码器)组件。音频功能可以包括扬声器和/或耳机输出、以及麦克风输入。用于这样的功能的设备可以被集成到计算设备1600中或连接到计算设备1600。在一个实施例中，用户通过提供由处理器1610接收并处理的音频命令与计算设备1600交互。
显示子系统1630代表为用户提供视觉和/或触觉显示以用于与计算设备1600交互的硬件(例如，显示设备)和软件(例如，驱动器)组件。显示子系统1630包括显示界面1632，显示界面1630包括用于向用户提供显示的特定的屏幕或硬件设备。在一个实施例中，显示界面1632包括与处理器1610分开的逻辑单元，以执行与显示有关的至少一些处理。在一个实施例中，显示子系统1630包括向用户提供输出和输入两者的触摸屏(或触控板)设备。
I/O控制器1640代表与同用户的交互有关的硬件设备和软件组件。I/O控制器1640可操作用于管理硬件，所述硬件为音频子系统1620和/或显示子系统1630的部分。另外，I/O控制器1640示出了用于连接到计算设备1600的附加设备的连接点，用户可以通过该附加设备与系统交互。例如，可以附接到计算设备1600的设备可以包括麦克风设备、扬声器或立体声系统、视频系统或其它显示设备、键盘或辅助键盘设备、或与诸如读卡器或其它设备等特定应用一起使用的其它I/O设备。
如以上所提及的，I/O控制器1640可以与音频子系统1620和/或显示子系统1630交互。例如，通过麦克风或其它音频设备的输入可以为计算设备1600的一个或多个应用或功能提供输入或命令。另外，替代显示输出，或者除了显示输出之外，还可以提供音频输出。在另一个示例中，如果显示子系统1630包括触摸屏，则显示设备还充当输入设备，所述输入设备可以至少部分地由I/O控制器1640来管理。在计算设备1600上还可以存在附加的按钮或开关以提供由I/O控制器1640管理的I/O功能。
在一个实施例中，I/O控制器1640管理如下设备，例如：加速度计、相机、光传感器或其它环境传感器、或可以被包括在计算设备1600中的其它硬件。输入可以是直接用户交互的部分，以及向系统提供环境输入以影响其操作(例如，对噪声的过滤、针对亮度检测来调节显示、给相机应用闪光灯、或其它特征)。
在一个实施例中，计算设备1600包括功率管理部1650，功率管理部1650管理电池用电量、电池的充电、以及与节能操作有关的特征。存储器子系统1660包括用于将信息存储在计算设备1600中的存储器设备。存储器可以包括非易失性(如果到存储器设备的电力被中断，则状态不改变)和/或易失性(如果到存储器设备的电力被中断，则状态是不确定的)存储器设备。存储器子系统1660可以存储应用数据、用户数据、音乐、照片、文档或其它数据以及与应用的执行和计算设备1600的功能有关的系统数据(无论是长期的或暂时的)。
实施例的元件还被提供为用于存储计算机可执行指令(例如，用于实施本文中所讨论的任何其它过程的指令)的机器可读介质(例如，存储器1660)。机器可读介质(例如，存储器1660)可以包括但不限于：闪速存储器、光盘、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁卡或光卡、相变存储器(PCM)或适合于存储电子或计算机可执行指令的其它类型的机器可读介质。例如，本公开内容的实施例可以作为计算机程序(例如，BIOS)被下载，可以经由通信链路(例如，调制解调器或网络连接)通过数据信号的方式将计算机程序从远程计算机(例如，服务器)传输到请求计算机(例如，客户)。
连接1670包括硬件设备(例如，无线和/或有线连接器和通信硬件)和软件组件(例如，驱动器、协议堆栈)，以使计算设备1600能够与外部设备进行通信。计算设备1600可以是单独的设备，例如其它计算设备、无线接入点或基站以及诸如耳机、打印机、或其它设备等外围设备。
连接1670可以包括多种不同类型的连接。为了概括，计算设备1600被示出为具有蜂窝式连接1672和无线连接1674。蜂窝式连接1672通常指的是由无线运营商提供的蜂窝式网络连接，例如经由GSM(全球移动通信系统)或变型或派生物、CDMA(码分多址)或变型或派生物、TDM(时分复用)或变型或派生物、或其它蜂窝服务标准提供的蜂窝式网络连接。无线连接(或无线接口)1674指的是非蜂窝式无线连接，并且可以包括个域网(例如蓝牙、近场等)、局域网(例如Wi-Fi)、和/或广域网(例如WiMax)或其它无线通信。
外围连接1680包括用于进行外围连接的硬件接口和连接器、以及软件组件(例如，驱动器、协议堆栈)。将理解的是，计算设备1600可以是至其它计算设备的外围设备(“至”1682)，也可以具有连接到它的外围设备(“来自”1684)。计算设备1600通常具有用于连接到其它计算设备的“对接”连接器，以用于例如管理(例如，下载和/或上传、改变、同步)计算设备1600上的内容的目的。另外，对接连接器可以允许计算设备1600连接到允许计算设备1600控制输出到例如影音系统或其它系统的内容的某些外围设备。
除了专用的对接连接器或其它专用的连接硬件以外，计算设备1600可以经由常见的或基于标准的连接器来进行外围连接1680。常见的类型可以包括通用串行总线(USB)连接器(其可以包括任何数量的不同硬件接口)、包括微型显示端口(MDP)的显示端口、高清多媒体接口(HDMI)、火线或其它类型。
在说明书中对“实施例”、“一个实施例”、“一些实施例”或“其它实施例”的引用意指结合实施例所述的特定特征、结构或特性被包括在至少一些实施例中，但不一定被包括在所有实施例中。因此，“实施例”、“一个实施例”或“一些实施例”的各处出现并不一定都指的是相同的实施例。如果说明书陈述“可以”、“可能”、或“能够”包括组件、特征、结构、或特性，则不需要包括特定的组件、特征、结构或特性。如果说明书或权利要求书提及“一”或“一个”元件，那么这并不意味着只有元件的其中之一。如果说明书或权利要求书提及“附加”元件，那么这并不排除存在多于一个附加元件。
此外，特定的特征、结构、功能或特性可以以任何适当的方式结合到一个或多个实施例中。例如，第一实施例可以与第二实施例在与这两个实施例相关联的特定特征、结构、功能或特性不相互排斥的任何地方进行结合。
虽然本文公开内容结合其特定实施例被描述，但鉴于前述描述，这样的实施例的很多替代、修改和变型对于本领域中的普通技术人员而言将显而易见。例如，其它存储器架构(例如，动态RAM(DRAM))可以使用所讨论的实施例。本公开内容的实施例旨在包含如落在所附权利要求的宽泛范围内的所有这样的替代、修改和变型。
另外，为了说明和讨论简单，并且为了不使本公开内容难以理解，可以或可以不在所呈现的图中显示与集成电路(IC)芯片和其它组件的公知的电源/接地连接。此外，为了避免使本公开内容难以理解，并且还鉴于关于这种框图布置的实施方式的细节高度依赖要实施本公开内容的平台的事实(即，这种细节应该完全在本领域技术人员的见识内)，可以用框图的形式显示布置。在阐述了具体细节(例如，电路)以便描述本公开内容的示例性实施例的情况下，对于本领域技术人员显而易见的是，可以在没有这些具体细节或在这些具体细节发生改变的情况下实践本公开内容。因此，说明书被认为是说明性的而非限制性的。
以下示例涉及进一步的实施例。示例中的细节可以在一个或多个实施例中的任何地方使用。还可以针对方法或过程来实施本文中所描述的装置中的所有可选的特征。
例如，提供一种装置，其包括：第一缓冲器，其用于从第一传输介质接收第一信号；第二缓冲器，其用于从与第一传输介质分隔开的第二传输介质接收第二信号；第一求和节点，其耦合到第一缓冲器，第一求和节点用于接收第一缓冲器的输出；以及第一数字调节电路，其可操作用于当第二信号的跳变边沿被检测到时将第一调节信号驱动到第一求和节点。
在一些实施例中，第一缓冲器和第一数字调节电路具有大体上相同的传播延迟。在一些实施例中，第一数字调节电路包括：脉冲发生器，其用于接收第二信号并产生脉冲；以及三稳态缓冲器，其可操作用于根据脉冲的持续时间对第二信号进行缓冲以将第二信号作为第一调节信号。在一些实施例中，脉冲发生器具有可编程延迟缓冲器。
在一些实施例中，装置包括：第二求和节点，其耦合到第二缓冲器，第二求和节点用于接收第二缓冲器的输出。在一些实施例中，装置包括：第二数字调节电路，其可操作用于当第一信号的跳变边沿被检测到时将第二调节信号驱动到第二求和节点。在一些实施例中，装置包括：第一电容设备，其耦合到第一求和节点；以及第二电容设备，其耦合到第二求和节点。
在一些实施例中，第二缓冲器和第二数字调节电路具有大体上相同的传播延迟。在一些实施例中，第二数字调节电路包括：脉冲发生器，其用于接收第一信号并产生脉冲；以及三稳态缓冲器，其可操作用于根据脉冲的持续时间对第一信号进行缓冲以将第一信号作为第二调节信号。在一些实施例中，脉冲发生器具有可编程延迟缓冲器。
在另一个示例中，提供了一种装置，其包括：总线，其用于提供第一和第二信号；以及一对交叉耦合的数字调节电路，其可操作用于：当第二信号的跳变边沿被检测到时将第一调节信号驱动到第一求和节点，并且当第一信号的跳变边沿被检测到时将第二调节信号驱动到第二求和节点。在一些实施例中，交叉耦合的数字调节电路中的一个电路包括：脉冲发生器，其用于接收第二信号并产生脉冲；以及三稳态缓冲器，其可操作用于根据脉冲的持续时间对第二信号进行缓冲以将第二信号作为第一调节信号。
在一些实施例中，交叉耦合的数字调节电路中的另一个电路包括：脉冲发生器，其用于接收第一信号并产生脉冲；以及三稳态缓冲器，其可操作用于根据脉冲的持续时间对第一信号进行缓冲以将第一信号作为第二调节信号。在一些实施例中，装置包括：第一缓冲器，其用于从总线的第一传输介质接收第一信号；以及第二缓冲器，其用于从总线的第二传输介质接收第二信号，第二传输介质与第一传输介质分隔开。
在另一个示例中，提供了一种系统，其包括：存储器；处理器，其通过具有第一和第二传输线的总线耦合到存储器以分别提供第一和第二信号，处理器包括接收机，其包括：一对交叉耦合的数字调节电路，其可操作用于：当第二信号的跳变边沿被检测到时将第一调节信号驱动到第一求和节点，并且当第一信号的跳变边沿被检测到时将第二调节信号驱动到第二求和节点；以及无线接口，其用于允许处理器与另一个设备进行通信。
在一些实施例中，接收机是符合双倍数据速率(DDR)的接收机。在一些实施例中，交叉耦合的数字调节电路中的一个电路包括：脉冲发生器，其用于接收第二信号并产生脉冲；以及三稳态缓冲器，其可操作用于根据脉冲的持续时间对第二信号进行缓冲以将第二信号作为第一调节信号。在一些实施例中，交叉耦合的数字调节电路中的另一个电路包括：脉冲发生器，其用于接收第一信号并产生脉冲；以及三稳态缓冲器，其可操作用于根据脉冲的持续时间对第一信号进行缓冲以将第一信号作为第二调节信号。在一些实施例中，接收机包括：第一缓冲器，其用于从总线的第一传输介质接收第一信号；以及第二缓冲器，其用于从总线的第二传输介质接收第二信号，第二传输介质与第一传输介质分隔开。在一些实施例中，系统还包括用于允许显示单元显示由处理器处理的内容的显示界面。
在另一个示例中，提供了一种方法，其包括：接收第一和第二信号；当第二信号的跳变边沿被检测到时将第一调节信号驱动到第一求和节点，以及当第一信号的跳变边沿被检测到时将第二调节信号驱动到第二求和节点。在一些实施例中，该方法包括使用第二信号产生脉冲。在一些实施例中，该方法包括根据脉冲的持续时间对第二信号进行缓冲以将第二信号作为第一调节信号。在一些实施例中，该方法包括使用第一信号产生脉冲。在一些实施例中，该方法包括根据脉冲的持续时间对第一信号进行缓冲以将第一信号作为第二调节信号。在一些实施例中，该方法包括：从第一传输介质接收第一信号。在一些实施例中，该方法包括：从总线的第二传输介质接收第二信号，第二传输介质与第一传输介质分隔开。
在另一个示例中，提供了一种装置，其包括：用于接收第一和第二信号的模块；用于当第二信号的跳变边沿被检测到时将第一调节信号驱动到第一求和节点的模块，以及用于当第一信号的跳变边沿被检测到时将第二调节信号驱动到第二求和节点的模块。在一些实施例中，装置包括：用于使用第二信号产生脉冲的模块。在一些实施例中，装置包括：用于根据脉冲的持续时间对第二信号进行缓冲以将第二信号作为第一调节信号的模块。在一些实施例中，装置包括：用于使用第一信号产生脉冲的模块。
在一些实施例中，装置包括：用于根据脉冲的持续时间对第一信号进行缓冲以将第一信号作为第二调节信号的模块。在一些实施例中，装置包括：用于从第一传输介质接收第一信号的模块。在一些实施例中，装置包括：用于从总线的第二传输介质接收第二信号的模块，第二传输介质与第一传输介质分隔开。
在另一个示例中，提供了一种系统，其包括：存储器；处理器，其通过具有第一和第二传输线的总线耦合到存储器以分别提供第一和第二信号，处理器包括接收机，其包括根据以上所述的装置的装置；以及无线接口，其用于允许处理器与另一个设备进行通信。在一些实施例中，系统还包括用于允许显示单元显示由处理器处理的内容的显示界面。
提供了摘要从而允许读者确定本技术公开内容的本质和要旨。在理解该摘要不用于限制权利要求的范围或含义的情况下提交了摘要。所附权利要求书由此被并入到具体实施方式中，其中，每个权利要求自身都作为单独的实施例。

Claims (25)

1.一种装置，包括：
第一缓冲器，其用于从第一传输介质接收第一信号；
第二缓冲器，其用于从与所述第一传输介质分隔开的第二传输介质接收第二信号；
第一求和节点，其耦合到所述第一缓冲器，所述第一求和节点用于接收所述第一缓冲器的输出；以及
第一数字调节电路，其能够操作用于当所述第二信号的跳变边沿被检测到时将第一调节信号驱动到所述第一求和节点。
2.根据权利要求1所述的装置，其中，所述第一缓冲器和所述第一数字调节电路具有大体上相同的传播延迟。
3.根据权利要求1所述的装置，其中，所述第一数字调节电路包括：
脉冲发生器，其用于接收所述第二信号并产生脉冲；以及
三稳态缓冲器，其能够操作用于根据所述脉冲的持续时间对所述第二信号进行缓冲以将所述第二信号作为所述第一调节信号。
4.根据权利要求3所述的装置，其中，所述脉冲发生器具有可编程延迟缓冲器。
5.根据权利要求1所述的装置，包括：
第二求和节点，其耦合到所述第二缓冲器，所述第二求和节点用于接收所述第二缓冲器的输出。
6.根据权利要求5所述的装置，包括：
第二数字调节电路，其能够操作用于当所述第一信号的跳变边沿被检测到时将第二调节信号驱动到所述第二求和节点。
7.根据权利要求5所述的装置，包括：
第一电容设备，其耦合到所述第一求和节点；以及
第二电容设备，其耦合到所述第二求和节点。
8.根据权利要求6所述的装置，其中，所述第二缓冲器和所述第二数字调节电路具有大体上相同的传播延迟。
9.根据权利要求6所述的装置，其中，所述第二数字调节电路包括：
脉冲发生器，其用于接收所述第一信号并产生脉冲；以及
三稳态缓冲器，其能够操作用于根据所述脉冲的持续时间对所述第一信号进行缓冲以将所述第一信号作为所述第二调节信号。
10.根据权利要求9所述的装置，其中，所述脉冲发生器具有可编程延迟缓冲器。
11.一种装置，包括：
总线，其用于提供第一信号和第二信号；以及
一对交叉耦合的数字调节电路，其能够操作用于：
当所述第二信号的跳变边沿被检测到时将第一调节信号驱动到第一求和节点，并且
当所述第一信号的跳变边沿被检测到时将第二调节信号驱动到第二求和节点。
12.根据权利要求11所述的装置，其中，所述交叉耦合的数字调节电路中的一个数字调节电路包括：
脉冲发生器，其用于接收所述第二信号并产生脉冲；以及
三稳态缓冲器，其能够操作用于根据所述脉冲的持续时间对所述第二信号进行缓冲以将所述第二信号作为所述第一调节信号。
13.根据权利要求11所述的装置，其中，所述交叉耦合的数字调节电路中的另一个数字调节电路包括：
脉冲发生器，其用于接收所述第一信号并产生脉冲；以及
三稳态缓冲器，其能够操作用于根据所述脉冲的持续时间对所述第一信号进行缓冲以将所述第一信号作为所述第二调节信号。
14.根据权利要求11所述的装置，包括：
第一缓冲器，其用于从所述总线的第一传输介质接收所述第一信号；以及
第二缓冲器，其用于从所述总线的第二传输介质接收第二信号，所述第二传输介质与所述第一传输介质分隔开。
15.一种系统，包括：
存储器；
处理器，其通过具有第一传输线和第二传输线的总线耦合到所述存储器以分别提供第一信号和第二信号，所述处理器包括接收机，所述接收机包括：
一对交叉耦合的数字调节电路，其能够操作用于：
当所述第二信号的跳变边沿被检测到时将第一调节信号驱动到第一求和节点，并且
当所述第一信号的跳变边沿被检测到时将第二调节信号驱动到第二求和节点；以及
无线接口，其用于允许所述处理器与另一个设备进行通信。
16.根据权利要求15所述的系统，其中，所述接收机是符合双倍数据速率(DDR)的接收机。
17.根据权利要求15所述的系统，其中，所述交叉耦合的数字调节电路中的一个电路包括：
脉冲发生器，其用于接收所述第二信号并产生脉冲；以及
三稳态缓冲器，其能够操作用于根据所述脉冲的持续时间对所述第二信号进行缓冲以将所述第二信号作为所述第一调节信号。
18.根据权利要求17所述的系统，其中，所述交叉耦合的数字调节电路中的另一个电路包括：
脉冲发生器，其用于接收所述第一信号并产生脉冲；以及
三稳态缓冲器，其能够操作用于根据所述脉冲的持续时间对所述第一信号进行缓冲以将所述第一信号作为所述第二调节信号。
19.根据权利要求15所述的系统，其中，所述接收机包括：
第一缓冲器，其用于从所述总线的第一传输介质接收所述第一信号；以及
第二缓冲器，其用于从所述总线的第二传输介质接收第二信号，所述第二传输介质与所述第一传输介质分隔开。
20.根据权利要求15所述的系统，还包括用于允许显示单元显示由所述处理器处理的内容的显示界面。
21.一种方法，包括：
接收第一信号和第二信号；
当所述第二信号的跳变边沿被检测到时将第一调节信号驱动到第一求和节点，以及
当所述第一信号的跳变边沿被检测到时将第二调节信号驱动到第二求和节点。
22.根据权利要求21所述的方法，包括使用所述第二信号产生脉冲。
23.根据权利要求22所述的方法，包括根据所述脉冲的持续时间对所述第二信号进行缓冲以将所述第二信号作为所述第一调节信号。
24.根据权利要求21所述的方法，包括使用所述第一信号产生脉冲。
25.根据权利要求24所述的方法，包括根据所述脉冲的持续时间对所述第一信号进行缓冲以将所述第一信号作为所述第二调节信号。
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