JPH06242153A - ピーク振幅検出器 - Google Patents
ピーク振幅検出器Info
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- JPH06242153A JPH06242153A JP6024814A JP2481494A JPH06242153A JP H06242153 A JPH06242153 A JP H06242153A JP 6024814 A JP6024814 A JP 6024814A JP 2481494 A JP2481494 A JP 2481494A JP H06242153 A JPH06242153 A JP H06242153A
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- H03—ELECTRONIC CIRCUITRY
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- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1532—Peak detectors
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/04—Measuring peak values or amplitude or envelope of ac or of pulses
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
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- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
- G11C27/026—Sample-and-hold arrangements using a capacitive memory element associated with an amplifier
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Abstract
(57)【要約】
【目的】全体として少電力で動作する、オン・チップ記
憶コンデンサを利用したピーク検出器を提供する。 【構成】本発明の一実施例によれば、オン・チップ記憶
コンデンサを用いて入力信号のピーク振幅を記憶する、
完全に集積化されたＣＭＯＳピーク検出器が提供され
る。該検出器は遅延バッファ、転送ゲート、および比較
器を備えている。放電コントローラがオン・チップ記憶
コンデンサに記憶されたピーク振幅をある所定の量だけ
ステップ・ダウンするのに用いられる。放電コントロー
ラは、記憶コンデンサと直列に配置されたスイッチ式コ
ンデンサを備え、この２つのコンデンサが容量性電圧分
割器として動作して、収集されたピーク振幅の予想可能
な何分の１かを生成する。複数のピークは該検出器を単
一の比較器と結合して用いることにより、判定および／
または記憶される。マルチプレクサは複数のピーク検出
器を制御するよう、この構成において用いられる。
憶コンデンサを利用したピーク検出器を提供する。 【構成】本発明の一実施例によれば、オン・チップ記憶
コンデンサを用いて入力信号のピーク振幅を記憶する、
完全に集積化されたＣＭＯＳピーク検出器が提供され
る。該検出器は遅延バッファ、転送ゲート、および比較
器を備えている。放電コントローラがオン・チップ記憶
コンデンサに記憶されたピーク振幅をある所定の量だけ
ステップ・ダウンするのに用いられる。放電コントロー
ラは、記憶コンデンサと直列に配置されたスイッチ式コ
ンデンサを備え、この２つのコンデンサが容量性電圧分
割器として動作して、収集されたピーク振幅の予想可能
な何分の１かを生成する。複数のピークは該検出器を単
一の比較器と結合して用いることにより、判定および／
または記憶される。マルチプレクサは複数のピーク検出
器を制御するよう、この構成において用いられる。
Description
【０００１】
【産業上の利用分野】本発明は、一般に、高周波信号の
ピーク振幅の検出に関するものであり、とりわけ、オフ
・チップ・ピーク記憶コンデンサを必要としないＣＭＯ
Ｓピーク検出器に関するものである。
ピーク振幅の検出に関するものであり、とりわけ、オフ
・チップ・ピーク記憶コンデンサを必要としないＣＭＯ
Ｓピーク検出器に関するものである。
【０００２】
【従来の技術】測定し、あるいは、記憶すべき入力波形
のピーク値を必要とする用途において、能動ピーク検出
器が用いられている。ダイオードとコンデンサから、最
高値の入力信号によってコンデンサが充電される、単純
なピーク検出器を構成することが可能である。この単純
な構成には、可変入力インピーダンス、及び、温度によ
って誘発されるダイオード降下といった、いくつかの欠
点がある。別の形態のピーク検出器では、演算増幅器と
フィードバック・ループが用いられる。コンデンサに蓄
積される電圧から得られるフィードバックによって、ダ
イオード降下が補償される。しかし、これらの回路に
は、やはり、入力インピーダンスの問題がある。
のピーク値を必要とする用途において、能動ピーク検出
器が用いられている。ダイオードとコンデンサから、最
高値の入力信号によってコンデンサが充電される、単純
なピーク検出器を構成することが可能である。この単純
な構成には、可変入力インピーダンス、及び、温度によ
って誘発されるダイオード降下といった、いくつかの欠
点がある。別の形態のピーク検出器では、演算増幅器と
フィードバック・ループが用いられる。コンデンサに蓄
積される電圧から得られるフィードバックによって、ダ
イオード降下が補償される。しかし、これらの回路に
は、やはり、入力インピーダンスの問題がある。
【０００３】当該技術において既知のピーク検出器は、
バイポーラ・テクノロジを利用して構成される。バイポ
ーラ・テクノロジに関する問題の１つは、電力消費率が
高いということである。バイポーラ・ピーク検出器は、
ダイオードに十分な電圧の揺動をもたらす、従って、線
形性を保証するための高電圧源（すなわち、５ボルトを
超える）を必要とする。バイポーラ検出器に関するもう
１つの問題は、コンデンサの下限放電率を設定すること
になる、ダイオードに固有の逆漏洩である。さらに、こ
れらピーク検出器は、ピーク振幅の記憶のためにオフ・
チップ・コンデンサを用いている。この追加回路要素に
よって、コストが大幅に増大し、性能の信頼性が幾分損
なわれる結果になる。
バイポーラ・テクノロジを利用して構成される。バイポ
ーラ・テクノロジに関する問題の１つは、電力消費率が
高いということである。バイポーラ・ピーク検出器は、
ダイオードに十分な電圧の揺動をもたらす、従って、線
形性を保証するための高電圧源（すなわち、５ボルトを
超える）を必要とする。バイポーラ検出器に関するもう
１つの問題は、コンデンサの下限放電率を設定すること
になる、ダイオードに固有の逆漏洩である。さらに、こ
れらピーク検出器は、ピーク振幅の記憶のためにオフ・
チップ・コンデンサを用いている。この追加回路要素に
よって、コストが大幅に増大し、性能の信頼性が幾分損
なわれる結果になる。
【０００４】次に続くパルスの受信を見越して、記憶さ
れたピーク振幅をステップ・ダウンすることが望ましい
場合が多い。バイポーラ・テクノロジに関しては、記憶
コンデンサの放電には、直流電圧源に接続された大形の
抵抗器または電流源を必要とする。抵抗器を用いる場
合、ステップ・ダウン量は、回路のアセンブリ前に確定
しておかなければならない（すなわち、所望のステップ
・ダウン量によって、抵抗器の値が決まる）。両方の場
合とも、ステップ・ダウンによって、記憶コンデンサが
ピークを得た瞬間から該コンデンサの着実な放電が生じ
ることになる。従って、既に少量の放電が行われている
ので、後続の回路段が、真のピーク振幅を受けることは
ない。
れたピーク振幅をステップ・ダウンすることが望ましい
場合が多い。バイポーラ・テクノロジに関しては、記憶
コンデンサの放電には、直流電圧源に接続された大形の
抵抗器または電流源を必要とする。抵抗器を用いる場
合、ステップ・ダウン量は、回路のアセンブリ前に確定
しておかなければならない（すなわち、所望のステップ
・ダウン量によって、抵抗器の値が決まる）。両方の場
合とも、ステップ・ダウンによって、記憶コンデンサが
ピークを得た瞬間から該コンデンサの着実な放電が生じ
ることになる。従って、既に少量の放電が行われている
ので、後続の回路段が、真のピーク振幅を受けることは
ない。
【０００５】
【発明が解決しようとする課題】本発明の目的は、ＣＭ
ＯＳテクノロジ及びオン・チップ記憶コンデンサを利用
して、ピーク検出器を実現できるようにし、これによっ
て、全体として電力の必要を減少させ、記憶コンデンサ
における電荷のステップ・ダウンを制御する能力を提供
することにある。もう１つの目的は、複数のピーク検出
器に対して、単一の比較器を用いることができるように
することにある。
ＯＳテクノロジ及びオン・チップ記憶コンデンサを利用
して、ピーク検出器を実現できるようにし、これによっ
て、全体として電力の必要を減少させ、記憶コンデンサ
における電荷のステップ・ダウンを制御する能力を提供
することにある。もう１つの目的は、複数のピーク検出
器に対して、単一の比較器を用いることができるように
することにある。
【０００６】
【課題を解決するための手段】本発明によれば、完全に
相補型金属酸化膜半導体電解効果トランジスタ（ＣＭＯ
Ｓ）のテクノロジから構成されるピーク振幅検出器に、
検出器のチップに組み込まれるピーク記憶コンデンサを
設けて、オフ・チップ素子を除去することにより、先行
技術の欠点及び限界が克服される。本発明のこのピーク
振幅検出器は、比較器、遅延バッファ、転送ゲート、イ
ンバータ、及び、記憶コンデンサから構成される、完全
に集積化されたＣＭＯＳチップである。
相補型金属酸化膜半導体電解効果トランジスタ（ＣＭＯ
Ｓ）のテクノロジから構成されるピーク振幅検出器に、
検出器のチップに組み込まれるピーク記憶コンデンサを
設けて、オフ・チップ素子を除去することにより、先行
技術の欠点及び限界が克服される。本発明のこのピーク
振幅検出器は、比較器、遅延バッファ、転送ゲート、イ
ンバータ、及び、記憶コンデンサから構成される、完全
に集積化されたＣＭＯＳチップである。
【０００７】本発明は、ピーク検出器の全ての素子を１
つのチップに集積化するだけでなく、ＣＭＯＳテクノロ
ジを利用するため、要求する電力は小さい。従って、回
路の動作に必要なのは、５ボルトの電源だけである。遅
延バッファとして、利得が１の能動フィルタを設けるこ
とによって、極めて高速度の入力信号に関するピーク検
出器の正確度が増すという、別の利点も得られる。能動
フィルタは、低域フィルタまたは高域フィルタとするこ
とができる。
つのチップに集積化するだけでなく、ＣＭＯＳテクノロ
ジを利用するため、要求する電力は小さい。従って、回
路の動作に必要なのは、５ボルトの電源だけである。遅
延バッファとして、利得が１の能動フィルタを設けるこ
とによって、極めて高速度の入力信号に関するピーク検
出器の正確度が増すという、別の利点も得られる。能動
フィルタは、低域フィルタまたは高域フィルタとするこ
とができる。
【０００８】オン・チップ記憶コンデンサにおける電圧
を所定の量だけステップ・ダウンさせるため、放電コン
トローラが設けられている。ステップ・ダウンは、十分
な時間が経過するまで生じないので、後続の回路要素
は、記憶コンデンサが得た真のピークを受けることがで
きる。このコントローラは、記憶コンデンサに関して、
スイッチ式コンデンサを利用し、追加入力の受信を見越
して、記憶コンデンサから電荷を除去する。スイッチ式
コンデンサ及び記憶コンデンサは、捕捉したピーク振幅
の予測可能な何分の１かを発生する容量性電圧分割器の
働きをする。このコントローラの利点は、動作前または
動作中に、ソフトウェアを介して、放電率をプログラミ
ングできるということである。さらに、先行技術による
解決策であるピーク捕捉後の一定の放電とは対照的に、
電荷をステップ・ダウンするので、順次回路段により正
確なピーク振幅が供給されることになる。
を所定の量だけステップ・ダウンさせるため、放電コン
トローラが設けられている。ステップ・ダウンは、十分
な時間が経過するまで生じないので、後続の回路要素
は、記憶コンデンサが得た真のピークを受けることがで
きる。このコントローラは、記憶コンデンサに関して、
スイッチ式コンデンサを利用し、追加入力の受信を見越
して、記憶コンデンサから電荷を除去する。スイッチ式
コンデンサ及び記憶コンデンサは、捕捉したピーク振幅
の予測可能な何分の１かを発生する容量性電圧分割器の
働きをする。このコントローラの利点は、動作前または
動作中に、ソフトウェアを介して、放電率をプログラミ
ングできるということである。さらに、先行技術による
解決策であるピーク捕捉後の一定の放電とは対照的に、
電荷をステップ・ダウンするので、順次回路段により正
確なピーク振幅が供給されることになる。
【０００９】少なくとも２つのＣＭＯＳピーク振幅検出
器を利用して、複数のピークを測定し、あるいは、記憶
することが可能である。この回路構成の１つが、各サブ
アセンブリがピーク検出器と独立した比較器を備える、
単一検出器アセンブリの集合体である。この構成の問題
は、複数の比較器を用いることによって導入される信号
エラーである。各比較器は、特性電圧オフセット、利
得、及び、ノード・キャパシタンスを有している（すな
わち、２つの比較器が同じ特性を備えることはない）の
で、異なる遅延が生じることになる。従って、同じ振幅
入力を検出するピーク検出回路の出力差は、所望の０ボ
ルトではなく、ある小さい値の△Ｖボルトになる。
器を利用して、複数のピークを測定し、あるいは、記憶
することが可能である。この回路構成の１つが、各サブ
アセンブリがピーク検出器と独立した比較器を備える、
単一検出器アセンブリの集合体である。この構成の問題
は、複数の比較器を用いることによって導入される信号
エラーである。各比較器は、特性電圧オフセット、利
得、及び、ノード・キャパシタンスを有している（すな
わち、２つの比較器が同じ特性を備えることはない）の
で、異なる遅延が生じることになる。従って、同じ振幅
入力を検出するピーク検出回路の出力差は、所望の０ボ
ルトではなく、ある小さい値の△Ｖボルトになる。
【００１０】例えば、２つのピーク検出器と、同じサイ
ズのピークを捕捉するように設定された２つの比較器
は、異なるポイントでその入力を見つけることになる。
理想的な比較器は、ある時間ｔnにおいて、比較器の正
の入力が、比較器の負の入力における遅延入力に対して
ほんのわずかだけ負になる場合に、状態を変化させる。
しかし、こうした入力オフセットのような固有の比較器
特性のため、第１の比較器における状態の変化は、ｔn
＋ｔ1に生じる。第２の比較器における状態の変化は、
ｔn＋ｔ2に生じる。これらの時間シフトは、本論考の例
証となるが、ｔ2は、ｔnと異なる必要はない。すなわ
ち、ｔ1＝ｔ2，ｔ1＞ｔ2またはｔ1＜ｔ2であれば、後続
の論考にとって十分である。
ズのピークを捕捉するように設定された２つの比較器
は、異なるポイントでその入力を見つけることになる。
理想的な比較器は、ある時間ｔnにおいて、比較器の正
の入力が、比較器の負の入力における遅延入力に対して
ほんのわずかだけ負になる場合に、状態を変化させる。
しかし、こうした入力オフセットのような固有の比較器
特性のため、第１の比較器における状態の変化は、ｔn
＋ｔ1に生じる。第２の比較器における状態の変化は、
ｔn＋ｔ2に生じる。これらの時間シフトは、本論考の例
証となるが、ｔ2は、ｔnと異なる必要はない。すなわ
ち、ｔ1＝ｔ2，ｔ1＞ｔ2またはｔ1＜ｔ2であれば、後続
の論考にとって十分である。
【００１１】第１の比較器の時間遅延がｔd1であり、第
２の比較器の時間遅延ｔd2の場合、各ピーク検出器は、
遅延入力信号に沿った異なるポイントにおける電圧を捕
捉する。すなわち、第１の比較器は、［（ｔn＋ｔ1）＋
ｔd1］におけるピークを捕捉し、第２の比較器は、
［（ｔn＋ｔ2）＋ｔd2］におけるピークを捕捉する。
２の比較器の時間遅延ｔd2の場合、各ピーク検出器は、
遅延入力信号に沿った異なるポイントにおける電圧を捕
捉する。すなわち、第１の比較器は、［（ｔn＋ｔ1）＋
ｔd1］におけるピークを捕捉し、第２の比較器は、
［（ｔn＋ｔ2）＋ｔd2］におけるピークを捕捉する。
【００１２】この捕捉問題は、単一の比較器に関して、
少なくとも２つのＣＭＯＳピーク振幅検出器を利用すれ
ば、回避される。制御信号及びアナログ・マルチプレク
サを利用して、第１のピーク検出器の作動時には、第２
のピーク検出器を除外し、第２のピーク検出器の作動時
には、第１のピーク検出器を除外して、単一比較器から
入力信号及び出力信号を受信するように制御が施され
る。
少なくとも２つのＣＭＯＳピーク振幅検出器を利用すれ
ば、回避される。制御信号及びアナログ・マルチプレク
サを利用して、第１のピーク検出器の作動時には、第２
のピーク検出器を除外し、第２のピーク検出器の作動時
には、第１のピーク検出器を除外して、単一比較器から
入力信号及び出力信号を受信するように制御が施され
る。
【００１３】
【実施例】以下の論考のため、「高」という用語は、高
電圧、通常は５ボルトに相当し、「低」という用語は、
低電圧、通常は０ボルトに相当する。しかし、当該技術
の通常の技能者には明らかなように、高電圧は、その電
圧で、回路素子をオンにすることができる場合、十分な
大きさ（すなわち、高＞０）を有していることになり、
低電圧は、回路要素が有効にオフになれば、十分な大き
さ（すなわち、低＞０）ということになる。
電圧、通常は５ボルトに相当し、「低」という用語は、
低電圧、通常は０ボルトに相当する。しかし、当該技術
の通常の技能者には明らかなように、高電圧は、その電
圧で、回路素子をオンにすることができる場合、十分な
大きさ（すなわち、高＞０）を有していることになり、
低電圧は、回路要素が有効にオフになれば、十分な大き
さ（すなわち、低＞０）ということになる。
【００１４】図１には、本発明の金属酸化物半導体電界
効果トランジスタ（ＣＭＯＳ）による正のピーク振幅検
出器が示されている。入力信号１０２が、遅延バッファ
１１０及び比較器１２０の正の入力に入る。遅延バッフ
ァ１１０が、転送ゲート１３０に入る前に、入力をある
デルタ時間だけ遅延させる。遅延バッファ１１０は、利
得が１の能動フィルタであり、遅延は、比較器１２０の
遅延とほぼ同じである。実際の遅延は、一般に、５ｎｓ
〜１０ｎｓの範囲である。
効果トランジスタ（ＣＭＯＳ）による正のピーク振幅検
出器が示されている。入力信号１０２が、遅延バッファ
１１０及び比較器１２０の正の入力に入る。遅延バッフ
ァ１１０が、転送ゲート１３０に入る前に、入力をある
デルタ時間だけ遅延させる。遅延バッファ１１０は、利
得が１の能動フィルタであり、遅延は、比較器１２０の
遅延とほぼ同じである。実際の遅延は、一般に、５ｎｓ
〜１０ｎｓの範囲である。
【００１５】転送ゲート１３０は、２つのトランジスタ
１３２、１３４から構成される。単一トランジスタの転
送ゲートの実現には、転送ゲート間において送られる電
圧の大きさを考慮しなければならない。例えば、送られ
る電圧が、低またはアースに近い場合、アースに対する
抵抗が小さいので、ｎチャネル・トランジスタを用いる
のが望ましい。同様に、送られる電圧が高の場合には、
その抵抗が電圧が高くなるにつれて小さくなるので、ｐ
チャネル・トランジスタを単一転送ゲートとして用いる
のが望ましい。
１３２、１３４から構成される。単一トランジスタの転
送ゲートの実現には、転送ゲート間において送られる電
圧の大きさを考慮しなければならない。例えば、送られ
る電圧が、低またはアースに近い場合、アースに対する
抵抗が小さいので、ｎチャネル・トランジスタを用いる
のが望ましい。同様に、送られる電圧が高の場合には、
その抵抗が電圧が高くなるにつれて小さくなるので、ｐ
チャネル・トランジスタを単一転送ゲートとして用いる
のが望ましい。
【００１６】トランジスタ１３２のドレイン端子は、ト
ランジスタ１３４のソース端子に接続され、トランジス
タ１３２のソース端子は、トランジスタ１３４のドレイ
ン端子に接続される。トランジスタ１３２のゲート端子
は、比較器１２０の出力に接続される。トランジスタ１
３４のゲート端子は、インバータ１４０の出力に接続さ
れ、インバータの入力は、さらに、比較器１２０の出力
に接続されている。この構成の場合、トランジスタ１３
２は、ｎチャネルトランジスタであり、トランジスタ１
３４は、ｐチャネル・トランジスタである。当業者には
明らかなように、本発明の範囲を逸脱することなく、ト
ランジスタ１３２をｐチャネルトランジスタとし、トラ
ンジスタ１３４をｎチャネルトランジスタとすることも
可能である。
ランジスタ１３４のソース端子に接続され、トランジス
タ１３２のソース端子は、トランジスタ１３４のドレイ
ン端子に接続される。トランジスタ１３２のゲート端子
は、比較器１２０の出力に接続される。トランジスタ１
３４のゲート端子は、インバータ１４０の出力に接続さ
れ、インバータの入力は、さらに、比較器１２０の出力
に接続されている。この構成の場合、トランジスタ１３
２は、ｎチャネルトランジスタであり、トランジスタ１
３４は、ｐチャネル・トランジスタである。当業者には
明らかなように、本発明の範囲を逸脱することなく、ト
ランジスタ１３２をｐチャネルトランジスタとし、トラ
ンジスタ１３４をｎチャネルトランジスタとすることも
可能である。
【００１７】入力信号１０２のピーク振幅を記憶するオ
ン・チップ・コンデンサ１５０は、転送ゲート１３０の
出力及びアースに接続される。記憶コンデンサ１５０か
らの電圧は、入力信号１０２との比較のため、比較器１
２０の負の入力１０６に送り返される。記憶コンデンサ
１５０は、妥当な値とすることができるが、望ましい実
施例は、約１ピコファラッドである。
ン・チップ・コンデンサ１５０は、転送ゲート１３０の
出力及びアースに接続される。記憶コンデンサ１５０か
らの電圧は、入力信号１０２との比較のため、比較器１
２０の負の入力１０６に送り返される。記憶コンデンサ
１５０は、妥当な値とすることができるが、望ましい実
施例は、約１ピコファラッドである。
【００１８】一般に、入力信号１０２は、記憶コンデン
サ１５０における電圧と継続して比較される。入力信号
１０２が、記憶された電圧を超えると、比較器１２０
は、状態を変化させて、転送ゲートをオンにするので、
新しい振幅が記憶コンデンサ１５０に記憶される。入力
信号１０２が、この新たに記憶された振幅未満になる
と、比較器１２０は、転送ゲート１３０をオフにする。
この動作は、転送ゲート１３０が遅延バッファ１１０よ
りはるかに小さく、比較器１２０と遅延バッファ１１０
によって発生する遅延時間との間に差がないという仮定
に立っている。トランジスタ１３０の遅延は、０．５ｎ
ｓのオーダであり、遅延バッファ１１０によって発生す
る遅延を大幅に下回る。以上の論考は、正のピーク検出
に関するものであるが、当該技術の通常の技能を有する
者には明らかなように、負のピーク振幅検出器の構造
も、同様に構成される。
サ１５０における電圧と継続して比較される。入力信号
１０２が、記憶された電圧を超えると、比較器１２０
は、状態を変化させて、転送ゲートをオンにするので、
新しい振幅が記憶コンデンサ１５０に記憶される。入力
信号１０２が、この新たに記憶された振幅未満になる
と、比較器１２０は、転送ゲート１３０をオフにする。
この動作は、転送ゲート１３０が遅延バッファ１１０よ
りはるかに小さく、比較器１２０と遅延バッファ１１０
によって発生する遅延時間との間に差がないという仮定
に立っている。トランジスタ１３０の遅延は、０．５ｎ
ｓのオーダであり、遅延バッファ１１０によって発生す
る遅延を大幅に下回る。以上の論考は、正のピーク検出
に関するものであるが、当該技術の通常の技能を有する
者には明らかなように、負のピーク振幅検出器の構造
も、同様に構成される。
【００１９】図２には、ＣＭＯＳピーク振幅検出器用の
放電コントローラが示されている。一般に、入力信号
は、順次高くなるピークから構成されているわけではな
い、すなわち、全てのピーク振幅が先行するピーク振幅
より高いわけではない。ピーク振幅検出器によってピー
クを捕捉し、後続の回路要素で利用した後、オン・チッ
プ記憶コンデンサにおける電圧は、入力信号の次のパル
スを見越して、ある所定の量だけステップ・ダウンしな
ければならない。放電コントローラは、このタスクを達
成して、さらに詳細に後述する、いくつかの追加利点を
もたらす。記憶コンデンサ２５０及びノード２５２は、
図１に示すのと同じ記憶コンデンサ及びノードである
（すなわち、それぞれ、品目１５０及び１５２）。
放電コントローラが示されている。一般に、入力信号
は、順次高くなるピークから構成されているわけではな
い、すなわち、全てのピーク振幅が先行するピーク振幅
より高いわけではない。ピーク振幅検出器によってピー
クを捕捉し、後続の回路要素で利用した後、オン・チッ
プ記憶コンデンサにおける電圧は、入力信号の次のパル
スを見越して、ある所定の量だけステップ・ダウンしな
ければならない。放電コントローラは、このタスクを達
成して、さらに詳細に後述する、いくつかの追加利点を
もたらす。記憶コンデンサ２５０及びノード２５２は、
図１に示すのと同じ記憶コンデンサ及びノードである
（すなわち、それぞれ、品目１５０及び１５２）。
【００２０】ステップ・コンデンサ２６４は、次のパル
スの受信に備えて、記憶コンデンサからある量の電荷を
除去するために用いられる。ステップ・コンデンサ２６
４は、本質的に、記憶コンデンサ２５０と直列に配置さ
れたスイッチ式コンデンサである。ステップ・コンデン
サ２６４は、一般に、記憶コンデンサ２５０より値が低
く、望ましい実施例の場合、ステップ・コンデンサは、
約１／２ピコファラッドである。
スの受信に備えて、記憶コンデンサからある量の電荷を
除去するために用いられる。ステップ・コンデンサ２６
４は、本質的に、記憶コンデンサ２５０と直列に配置さ
れたスイッチ式コンデンサである。ステップ・コンデン
サ２６４は、一般に、記憶コンデンサ２５０より値が低
く、望ましい実施例の場合、ステップ・コンデンサは、
約１／２ピコファラッドである。
【００２１】ステップ・コンデンサ２６４は、トランジ
スタ２６０、２６１のソース端子及びトランジスタ２６
２、２６３のドレイン端子に接続される。トランジスタ
２６０のドレイン端子は、Ｖ1、すなわち、一般には定
電圧源に接続され、トランジスタ２６１のドレイン端子
は、Ｖ2に接続される。望ましい実施例の場合、Ｖ2は、
デジタル・アナログ変換器（ＤＡＣ）からの調整可能な
電圧であり、プログラム可能である。記憶コンデンサ２
５０における電圧をステップ・ダウンするため、Ｖ2は
Ｖ1以上になる。当該技術における通常の技能を有する
者には明らかなように、Ｖ1とＶ2は、交換可能である、
すなわち、Ｖ1を調整可能なＤＡＣ電圧とし、Ｖ2を定電
圧電源とすることも可能である。さらに、調整可能な電
圧は、デジタルである必要はなく、アナログとすること
も可能である。記憶コンデンサ２５０における電圧は、
後続段、この場合には、サンプル・ホールド回路２９０
に送られる前に、バッファ２８０によってある寄生量だ
け遅延させられる。本発明の精神及び範囲を逸脱するこ
となく、サンプル・ホールド回路２９０の代わりに、他
の順次後続回路要素段を用いることも可能である。
スタ２６０、２６１のソース端子及びトランジスタ２６
２、２６３のドレイン端子に接続される。トランジスタ
２６０のドレイン端子は、Ｖ1、すなわち、一般には定
電圧源に接続され、トランジスタ２６１のドレイン端子
は、Ｖ2に接続される。望ましい実施例の場合、Ｖ2は、
デジタル・アナログ変換器（ＤＡＣ）からの調整可能な
電圧であり、プログラム可能である。記憶コンデンサ２
５０における電圧をステップ・ダウンするため、Ｖ2は
Ｖ1以上になる。当該技術における通常の技能を有する
者には明らかなように、Ｖ1とＶ2は、交換可能である、
すなわち、Ｖ1を調整可能なＤＡＣ電圧とし、Ｖ2を定電
圧電源とすることも可能である。さらに、調整可能な電
圧は、デジタルである必要はなく、アナログとすること
も可能である。記憶コンデンサ２５０における電圧は、
後続段、この場合には、サンプル・ホールド回路２９０
に送られる前に、バッファ２８０によってある寄生量だ
け遅延させられる。本発明の精神及び範囲を逸脱するこ
となく、サンプル・ホールド回路２９０の代わりに、他
の順次後続回路要素段を用いることも可能である。
【００２２】トランジスタ２６０、２６２は、論理ＳＴ
ＥＰ２７０によって駆動され、トランジスタ２６１、２
６３は、論理ＣＨＡＲＧＥ２７２によって駆動されてい
る。ピーク振幅は、記憶コンデンサ２５０によって捕捉
される間、ＣＨＡＲＧＥ２７２は、高になる。次に、ピ
ーク振幅は、サンプル・ホールド回路２９０に送られ
る。同時に、ステップコンデンサ２６４にかかる電圧
が、記憶コンデンサ２５０の電圧（Ｖstore）からＶ2を
引いた値に等しくなる。すなわち、ＣＨＡＲＧＥ２７２
が高の場合、トランジスタ２６１、２６３がオンになる
ので、ノードＹ２６６は、Ｖstore に等しくなり、ノー
ドＸ ２６５は、Ｖ2に等しくなる。
ＥＰ２７０によって駆動され、トランジスタ２６１、２
６３は、論理ＣＨＡＲＧＥ２７２によって駆動されてい
る。ピーク振幅は、記憶コンデンサ２５０によって捕捉
される間、ＣＨＡＲＧＥ２７２は、高になる。次に、ピ
ーク振幅は、サンプル・ホールド回路２９０に送られ
る。同時に、ステップコンデンサ２６４にかかる電圧
が、記憶コンデンサ２５０の電圧（Ｖstore）からＶ2を
引いた値に等しくなる。すなわち、ＣＨＡＲＧＥ２７２
が高の場合、トランジスタ２６１、２６３がオンになる
ので、ノードＹ２６６は、Ｖstore に等しくなり、ノー
ドＸ ２６５は、Ｖ2に等しくなる。
【００２３】論理ＳＴＥＰ２７０が高になると、次の入
力パルスの受信に備えて、記憶コンデンサ２５０から電
圧の一部が除去される。これが行われると、トランジス
タ２６０、２６２がオンになる。これによって、ノード
２６５がＶ1に、ノード２６６がＶstore に短絡する。
ステップコンデンサ２６４及び記憶コンデンサ２５０
は、トランジスタ２６２がオンになるため、今では直列
をなすので、容量性電圧分割器の働きをする。従って、
記憶コンデンサ２５０におけるステップ・ダウン後の最
終電圧は、次の通りである：
力パルスの受信に備えて、記憶コンデンサ２５０から電
圧の一部が除去される。これが行われると、トランジス
タ２６０、２６２がオンになる。これによって、ノード
２６５がＶ1に、ノード２６６がＶstore に短絡する。
ステップコンデンサ２６４及び記憶コンデンサ２５０
は、トランジスタ２６２がオンになるため、今では直列
をなすので、容量性電圧分割器の働きをする。従って、
記憶コンデンサ２５０におけるステップ・ダウン後の最
終電圧は、次の通りである：
【００２４】
【数１】
【００２５】ここで、Ｖinitialは、ＣＨＡＲＧＥ２７
２が高の時に、記憶コンデンサ２５０が捕捉する初期ピ
ーク振幅であり、Ｖfinalは、次のパルスの捕捉に備え
てステップ・ダウンした後の、記憶コンデンサにおける
電圧である。実際には、ＣＨＡＲＧＥがトランジスタ２
６３をオンにすると、ノードＹに生じる、バッファ２８
０からのバッファ・オフセットの結果として、式１に関
連した追加電圧が生じる。このバッファ・オフセット
（Ｖoffset）は、バッファの出力とバッファの入力との
差と定義される。従って、係数Ｖ2−Ｖ1は、実際には、
Ｖ2−Ｖ1−Ｖof fsetであり、ここで、Ｖoffsetは、一般
に、ミリボルトのオーダであり、式１に影響することは
ほとんどない。理想としては、Ｖoffsetは、０ボルトで
ある。式１に関して、Ｖ2−Ｖ1は、被ることになるステ
ップ・ダウンの量を制御する。調整可能な電圧であるＶ
2は、ソフトウェアで制御可能であり、従って、記憶コ
ンデンサ２５０のステップ・ダウン量は、ピーク振幅検
出器の動作前または動作中にプログラムすることができ
る。
２が高の時に、記憶コンデンサ２５０が捕捉する初期ピ
ーク振幅であり、Ｖfinalは、次のパルスの捕捉に備え
てステップ・ダウンした後の、記憶コンデンサにおける
電圧である。実際には、ＣＨＡＲＧＥがトランジスタ２
６３をオンにすると、ノードＹに生じる、バッファ２８
０からのバッファ・オフセットの結果として、式１に関
連した追加電圧が生じる。このバッファ・オフセット
（Ｖoffset）は、バッファの出力とバッファの入力との
差と定義される。従って、係数Ｖ2−Ｖ1は、実際には、
Ｖ2−Ｖ1−Ｖof fsetであり、ここで、Ｖoffsetは、一般
に、ミリボルトのオーダであり、式１に影響することは
ほとんどない。理想としては、Ｖoffsetは、０ボルトで
ある。式１に関して、Ｖ2−Ｖ1は、被ることになるステ
ップ・ダウンの量を制御する。調整可能な電圧であるＶ
2は、ソフトウェアで制御可能であり、従って、記憶コ
ンデンサ２５０のステップ・ダウン量は、ピーク振幅検
出器の動作前または動作中にプログラムすることができ
る。
【００２６】図３には、制御信号のタイミング及びピー
ク振幅のステップ・ダウンの効果が示されている。入力
信号３０２は、論考を単純化するため、単一のパルスと
して示されている。この論考のため、記憶されているピ
ーク３５２は、入力信号３０２のピークよりも小さい振
幅から開始する。入力パルス３０２がピーク検出器に入
ると、ＣＨＡＲＧＥ３１０が、ｔ1において高になり、
入力パルス３０２全体が回路を通過するまで（ｔ2）持
続する。オン・チップ記憶コンデンサ（不図示）は、記
憶されたピーク３５２によって表される、入力パルス３
０２のピーク振幅を捕捉する。このピーク３５２は、ｔ
3において高になり、ｔ4まで保持されるＳＡＭＰＬＥ３
２０によって示されるように、サンプル・ホールド回路
（不図示）が捕捉できるまで、維持される。次に、記憶
されたピーク３５２は、ＳＴＥＰ３３０がｔ5において
高になると、所定の量だけステップ・ダウンされる。Ｓ
ＴＥＰ３３０は、サンプル・ホールド回路が記憶されて
いるピーク３５２を受信するまで、高にはならない（す
なわち、ｔ5＞ｔ4）という点に留意されたい。これによ
って、確実に、後続の回路要素、この場合、サンプル・
ホールド回路が、入力信号３０２の真のピーク振幅を受
信することになる。記憶されているピーク３５２をステ
ップ・ダウンすると、この時点で、ピーク振幅検出器
は、先行ピークより低い可能性のある新しいピークを受
信する準備が整ったことになる。
ク振幅のステップ・ダウンの効果が示されている。入力
信号３０２は、論考を単純化するため、単一のパルスと
して示されている。この論考のため、記憶されているピ
ーク３５２は、入力信号３０２のピークよりも小さい振
幅から開始する。入力パルス３０２がピーク検出器に入
ると、ＣＨＡＲＧＥ３１０が、ｔ1において高になり、
入力パルス３０２全体が回路を通過するまで（ｔ2）持
続する。オン・チップ記憶コンデンサ（不図示）は、記
憶されたピーク３５２によって表される、入力パルス３
０２のピーク振幅を捕捉する。このピーク３５２は、ｔ
3において高になり、ｔ4まで保持されるＳＡＭＰＬＥ３
２０によって示されるように、サンプル・ホールド回路
（不図示）が捕捉できるまで、維持される。次に、記憶
されたピーク３５２は、ＳＴＥＰ３３０がｔ5において
高になると、所定の量だけステップ・ダウンされる。Ｓ
ＴＥＰ３３０は、サンプル・ホールド回路が記憶されて
いるピーク３５２を受信するまで、高にはならない（す
なわち、ｔ5＞ｔ4）という点に留意されたい。これによ
って、確実に、後続の回路要素、この場合、サンプル・
ホールド回路が、入力信号３０２の真のピーク振幅を受
信することになる。記憶されているピーク３５２をステ
ップ・ダウンすると、この時点で、ピーク振幅検出器
は、先行ピークより低い可能性のある新しいピークを受
信する準備が整ったことになる。
【００２７】次に、図４Ａ及び図４Ｂを参照すると、そ
れぞれ、単一の比較器と、対応する入力信号を用いる、
２つのピーク振幅検出器が示されている。パルスＡ及び
パルスＢから成る入力信号４０２は、遅延バッファ４１
０及び比較器４２０の正の入力に入る。単一比較器４２
０は、両方のピーク振幅検出器４００、４０５に用いら
れる。単一比較器は、比較器遅延を１つだけ発生する１
組の比較器特性（例えば、電圧オフセット、利得、及
び、ノード・キャパシタンス）を有しているので、この
構成によって、少なくとも１つのエラー源が除去され
る。従って、各ピーク振幅検出器は、正確に同じ△ｔ時
間遅延で、そのそれぞれのピークを捕捉することにな
る。
れぞれ、単一の比較器と、対応する入力信号を用いる、
２つのピーク振幅検出器が示されている。パルスＡ及び
パルスＢから成る入力信号４０２は、遅延バッファ４１
０及び比較器４２０の正の入力に入る。単一比較器４２
０は、両方のピーク振幅検出器４００、４０５に用いら
れる。単一比較器は、比較器遅延を１つだけ発生する１
組の比較器特性（例えば、電圧オフセット、利得、及
び、ノード・キャパシタンス）を有しているので、この
構成によって、少なくとも１つのエラー源が除去され
る。従って、各ピーク振幅検出器は、正確に同じ△ｔ時
間遅延で、そのそれぞれのピークを捕捉することにな
る。
【００２８】ピーク振幅検出器４００、４０５は、図１
に示すピーク振幅検出器と同様に構成されている。オン
・チップ・コンデンサに記憶されたパルスＡのピーク振
幅及びパルスＢのピーク振幅は、それぞれ、ノード４５
２及び４５４に対して出力される。これらのノードは、
さらに、アナログ・マルチプレクサ４９２及び差動増幅
器４９４に接続される。望ましい実施例の場合、パルス
Ａのピーク値とパルスＢのピーク値を加えた値は、一定
の値になる。パルスＡがパルスＢに等しければ、差動増
幅器４９４の出力は、ゼロになる。さもなければ、その
差は、その一定の値とその負の補数の範囲内になる。
に示すピーク振幅検出器と同様に構成されている。オン
・チップ・コンデンサに記憶されたパルスＡのピーク振
幅及びパルスＢのピーク振幅は、それぞれ、ノード４５
２及び４５４に対して出力される。これらのノードは、
さらに、アナログ・マルチプレクサ４９２及び差動増幅
器４９４に接続される。望ましい実施例の場合、パルス
Ａのピーク値とパルスＢのピーク値を加えた値は、一定
の値になる。パルスＡがパルスＢに等しければ、差動増
幅器４９４の出力は、ゼロになる。さもなければ、その
差は、その一定の値とその負の補数の範囲内になる。
【００２９】アナログ・マルチプレクサ４９２は、いく
つかのピーク振幅検出器間における単一比較器４２０の
利用を容易にする。２つの論理信号ＧＡＴＥ Ａ４９６
及びＧＡＴＥ Ｂ４９８によって、どのピーク振幅検出
器を作動させ、入力信号との比較のため、マルチプレク
サ４９２を介して、比較器４２０にどの記憶ピーク振幅
を送り返すべきかが決定される。
つかのピーク振幅検出器間における単一比較器４２０の
利用を容易にする。２つの論理信号ＧＡＴＥ Ａ４９６
及びＧＡＴＥ Ｂ４９８によって、どのピーク振幅検出
器を作動させ、入力信号との比較のため、マルチプレク
サ４９２を介して、比較器４２０にどの記憶ピーク振幅
を送り返すべきかが決定される。
【００３０】パルスＡが生じると、ＧＡＴＥ Ａ４９６
が高になり、マルチプレクサ４９２がオンになる。次
に、マルチプレクサ４９２は、ピーク振幅検出器Ａ４０
０から比較器４２０の負の入力４０６に記憶されている
ピーク振幅を供給する。また、ＧＡＴＥ Ａ４９６が、
ピーク振幅検出器Ａ４００を作動させると、比較器４２
０から出力を受信する準備が整うことになる。パルスＡ
が記憶されているピークより大きければ、ピーク振幅検
出器Ａ４００は、新しいピーク振幅としてパルスＡを記
憶する。
が高になり、マルチプレクサ４９２がオンになる。次
に、マルチプレクサ４９２は、ピーク振幅検出器Ａ４０
０から比較器４２０の負の入力４０６に記憶されている
ピーク振幅を供給する。また、ＧＡＴＥ Ａ４９６が、
ピーク振幅検出器Ａ４００を作動させると、比較器４２
０から出力を受信する準備が整うことになる。パルスＡ
が記憶されているピークより大きければ、ピーク振幅検
出器Ａ４００は、新しいピーク振幅としてパルスＡを記
憶する。
【００３１】同様に、パルスＢが生じると、ＧＡＴＥ
Ｂが高になり、ピーク振幅検出器Ｂ４０５及びマルチプ
レクサ４９２が作動する。記憶されているピーク振幅４
５４が、マルチプレクサ４９２を介して、ピーク振幅検
出器Ｂ４０５から比較器４２０に供給され、新しい入力
信号（すなわち、パルスＢ）がこの記憶ピーク振幅と比
較され、ピーク振幅検出器Ｂ４０５は、これに基づい
て、新しい信号を記憶したり、あるいは、記憶しなかっ
たりする。
Ｂが高になり、ピーク振幅検出器Ｂ４０５及びマルチプ
レクサ４９２が作動する。記憶されているピーク振幅４
５４が、マルチプレクサ４９２を介して、ピーク振幅検
出器Ｂ４０５から比較器４２０に供給され、新しい入力
信号（すなわち、パルスＢ）がこの記憶ピーク振幅と比
較され、ピーク振幅検出器Ｂ４０５は、これに基づい
て、新しい信号を記憶したり、あるいは、記憶しなかっ
たりする。
【００３２】図５には、単一の比較器を利用した４つの
ピーク振幅検出器（ピーク振幅検出器Ａ〜Ｄ）が示され
ている。このピーク振幅検出回路は、自動利得制御回路
内に含まれているので、入力パルスのピーク値の合計Ａ
＋Ｂ＋Ｃ＋Ｄは、一定であり、ＡＧＣ増幅器の利得を制
御するために用いられる。ピーク振幅検出器Ａ〜Ｄ、並
びに、遅延バッファ及び比較器は、それぞれ、差動信号
の正の側と負の側のために独立した回路から構成されて
いる。従って、４つの正のピーク振幅検出器は、全て、
それらの間で多重化される単一の比較器によって制御さ
れ、一方、４つの負のピーク振幅検出器は、全て、それ
らの間で多重化されるもう１つの単一の比較器によって
制御される。
ピーク振幅検出器（ピーク振幅検出器Ａ〜Ｄ）が示され
ている。このピーク振幅検出回路は、自動利得制御回路
内に含まれているので、入力パルスのピーク値の合計Ａ
＋Ｂ＋Ｃ＋Ｄは、一定であり、ＡＧＣ増幅器の利得を制
御するために用いられる。ピーク振幅検出器Ａ〜Ｄ、並
びに、遅延バッファ及び比較器は、それぞれ、差動信号
の正の側と負の側のために独立した回路から構成されて
いる。従って、４つの正のピーク振幅検出器は、全て、
それらの間で多重化される単一の比較器によって制御さ
れ、一方、４つの負のピーク振幅検出器は、全て、それ
らの間で多重化されるもう１つの単一の比較器によって
制御される。
【００３３】図６Ａ、６Ｂ、及び、６Ｃには、３０００
Ｈａｎｏｖｅｒ Ｓｔｒｅｅｔ，Ｐａｌｏ Ａｌｔ
ｏ，Ｃａｌｉｆｏｒｎｉａ９４３０４を事業所在地とす
る、Ｈｅｗｌｅｔｔ−Ｐａｃｋａｒｄ Ｃｏｍｐａｎ
ｙ，ａ Ｃａｌｉｆｏｒｎｉａｃｏｒｐｏｒａｔｉｏｎ
から入手可能な１ＳＰ９−０００３ディスク・ドライブ
・サーボ・チップに用いられる、実際の正の４Ｘ ＣＭ
ＯＳピーク振幅検出器の概略図が示されている。４つの
ピーク振幅検出器は、全て、同じ単一の比較器を利用す
る。
Ｈａｎｏｖｅｒ Ｓｔｒｅｅｔ，Ｐａｌｏ Ａｌｔ
ｏ，Ｃａｌｉｆｏｒｎｉａ９４３０４を事業所在地とす
る、Ｈｅｗｌｅｔｔ−Ｐａｃｋａｒｄ Ｃｏｍｐａｎ
ｙ，ａ Ｃａｌｉｆｏｒｎｉａｃｏｒｐｏｒａｔｉｏｎ
から入手可能な１ＳＰ９−０００３ディスク・ドライブ
・サーボ・チップに用いられる、実際の正の４Ｘ ＣＭ
ＯＳピーク振幅検出器の概略図が示されている。４つの
ピーク振幅検出器は、全て、同じ単一の比較器を利用す
る。
【００３４】
【発明の効果】以上説明したように、本発明を用いるこ
とにより、全体として電力の必要を減少させ、記憶コン
デンサにおける電荷のステップ・ダウンを制御する能力
を備えたピーク検出器を提供することができる。
とにより、全体として電力の必要を減少させ、記憶コン
デンサにおける電荷のステップ・ダウンを制御する能力
を備えたピーク検出器を提供することができる。
【図１】本発明によるＣＭＯＳピーク振幅検出器を示す
図である。
図である。
【図２】ＣＭＯＳピーク振幅検出器用の放電コントロー
ラを示す図である。
ラを示す図である。
【図３】本発明による放電コントローラ付きＣＭＯＳピ
ーク振幅検出器の動作に関する論理流れ図である。
ーク振幅検出器の動作に関する論理流れ図である。
【図４Ａ】単一の比較器を利用した２つのＣＭＯＳピー
ク振幅検出器を示す図である。
ク振幅検出器を示す図である。
【図４Ｂ】図４Ａの回路に対する代表的な入力信号を示
す図である。
す図である。
【図５】単一の比較器を利用した４つのＣＭＯＳピーク
振幅検出器を示す図である。
振幅検出器を示す図である。
【図６Ａ】本発明による少なくとも４つのＣＭＯＳピー
ク振幅検出器用の単一比較器に関する、本発明のさらに
詳細な概略図である。
ク振幅検出器用の単一比較器に関する、本発明のさらに
詳細な概略図である。
【図６Ｂ】本発明による少なくとも４つのＣＭＯＳピー
ク振幅検出器用の単一比較器に関する、本発明のさらに
詳細な概略図である。
ク振幅検出器用の単一比較器に関する、本発明のさらに
詳細な概略図である。
【図６Ｃ】本発明による少なくとも４つのＣＭＯＳピー
ク振幅検出器用の単一比較器に関する、本発明のさらに
詳細な概略図である。
ク振幅検出器用の単一比較器に関する、本発明のさらに
詳細な概略図である。
１１０、４１０：遅延バッファ １２０、４２０：比較器 １３０：転送ゲート １３２、１３４、２６０、２６１、２６３：トランジス
タ １５０、２５０：記憶コンデンサ ２５２、２６５、２６６、４５２、４５４：ノード ２６４：ステップコンデンサ ２８０：バッファ ２９０：サンプル・ホールド回路 ４００、４０５：ピーク振幅検出器 ４９２：アナログ・マルチプレクサ ４９４：差動増幅器
タ １５０、２５０：記憶コンデンサ ２５２、２６５、２６６、４５２、４５４：ノード ２６４：ステップコンデンサ ２８０：バッファ ２９０：サンプル・ホールド回路 ４００、４０５：ピーク振幅検出器 ４９２：アナログ・マルチプレクサ ４９４：差動増幅器
Claims (1)
- 【請求項１】入力信号を受信し、該入力信号を遅延した
遅延入力信号を出力する遅延バッファと、 正入力端と負入力端とを備え、該正入力端により前記入
力信号を受信する比較器と、 前記遅延入力信号を受信する第１入力端と、前記比較器
の出力を受信する第２入力端とを備えた転送ゲートと、 前記転送ゲートの出力と、前記比較器の前記負入力端と
に接続されたオン・チップ記憶コンデンサと、 を備えて成るピーク振幅検出器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/011,028 US5302863A (en) | 1993-01-29 | 1993-01-29 | CMOS peak amplitude detector |
| US011,028 | 1993-01-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06242153A true JPH06242153A (ja) | 1994-09-02 |
Family
ID=21748546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6024814A Pending JPH06242153A (ja) | 1993-01-29 | 1994-01-27 | ピーク振幅検出器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5302863A (ja) |
| JP (1) | JPH06242153A (ja) |
| DE (1) | DE4331880C2 (ja) |
| GB (1) | GB2274718B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0585546A3 (de) * | 1992-09-01 | 1995-08-09 | Agfa Gevaert Ag | Fotografisches Aufzeichnungsmaterial. |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5428307A (en) * | 1993-10-20 | 1995-06-27 | Silicon Systems, Inc. | Closed-loop peak detector topology |
| JP3169205B2 (ja) * | 1996-01-19 | 2001-05-21 | キヤノン株式会社 | ピーク検出回路 |
| JPH09211037A (ja) * | 1996-01-31 | 1997-08-15 | Canon Inc | ピーク検出装置 |
| GB9613634D0 (en) * | 1996-06-28 | 1996-08-28 | Philips Electronics Nv | Peak detector |
| US6051998A (en) * | 1998-04-22 | 2000-04-18 | Mitsubishi Semiconductor America, Inc. | Offset-compensated peak detector with output buffering |
| US6956905B1 (en) * | 2000-03-23 | 2005-10-18 | Xilinx, Inc. | Peak detector circuit |
| US6888381B2 (en) * | 2001-10-01 | 2005-05-03 | Broadcom Corporation | High speed peak amplitude comparator |
| US6512399B1 (en) | 2001-12-03 | 2003-01-28 | Brookhaven Science Associates Llc | Offset-free rail-to-rail derandomizing peak detect-and-hold circuit |
| TWI232941B (en) * | 2002-12-23 | 2005-05-21 | Media Tek Inc | Peak detector with double peak detection |
| US6762627B1 (en) | 2003-03-31 | 2004-07-13 | Micrel, Incorporated | Switched capacitor peak detector with variable time constant asymmetrical filtering |
| US7135892B2 (en) * | 2004-06-29 | 2006-11-14 | Hewlett-Packard Development Company, L.P. | Peak detector systems and methods with leakage compensation |
| CN101271142B (zh) * | 2007-03-21 | 2010-05-19 | 中国科学院电子学研究所 | 互补金属氧化物半导体单片集成的峰值检测电路 |
| CN101595638B (zh) * | 2007-06-04 | 2012-07-18 | 松下电器产业株式会社 | 偏压电路和具有该偏压电路的半导体集成电路 |
| US8648631B2 (en) * | 2011-07-29 | 2014-02-11 | Semiconductor Components Industries, Llc | Detector circuit and method |
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