JPH09211037A - ピーク検出装置 - Google Patents
ピーク検出装置Info
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- JPH09211037A JPH09211037A JP8015676A JP1567696A JPH09211037A JP H09211037 A JPH09211037 A JP H09211037A JP 8015676 A JP8015676 A JP 8015676A JP 1567696 A JP1567696 A JP 1567696A JP H09211037 A JPH09211037 A JP H09211037A
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/04—Measuring peak values or amplitude or envelope of ac or of pulses
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Measurement Of Current Or Voltage (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】 ピーク値を出力する信号源が少ないほど出力
電圧が低くなる。 【解決手段】 それぞれ信号が入力される、エミッタフ
ォロア回路から構成される複数の第1バッファ手段Q11
・Q21・M31〜Q13・Q23・M33と、該複数の第1バッ
ファ手段にそれぞれ接続される複数の第2バッファ手段
Q31〜Q33と、該複数の第2バッファ手段の出力側を共
通接続する共通出力線と、を備えた。
電圧が低くなる。 【解決手段】 それぞれ信号が入力される、エミッタフ
ォロア回路から構成される複数の第1バッファ手段Q11
・Q21・M31〜Q13・Q23・M33と、該複数の第1バッ
ファ手段にそれぞれ接続される複数の第2バッファ手段
Q31〜Q33と、該複数の第2バッファ手段の出力側を共
通接続する共通出力線と、を備えた。
Description
【0001】
【発明の属する技術分野】本発明はピーク検出装置に係
わり、特に複数の信号源からの信号のピーク値を検知す
るピーク検出装置に関する。
わり、特に複数の信号源からの信号のピーク値を検知す
るピーク検出装置に関する。
【0002】
【従来の技術】従来、複数の信号源からの信号のピーク
値を検出する装置としては、図10に示す回路が提案さ
れていた(特願平7−167407号等)。
値を検出する装置としては、図10に示す回路が提案さ
れていた(特願平7−167407号等)。
【0003】図10において、IN1〜IN3は信号源と
接続される入力端子であり、それぞれの入力端子はスイ
ッチ手段M21〜M23を介して保持容量CT1〜CT3及び
バッファ手段であるダーリントンタイプのエミッタフォ
ロア回路Q11・Q21・M31〜Q13・Q23・M33に接続さ
れている。M11〜M13はリセット手段である。バッファ
手段の出力側は共通接続されて、アンプA1により適当
なゲイン倍され出力される。
接続される入力端子であり、それぞれの入力端子はスイ
ッチ手段M21〜M23を介して保持容量CT1〜CT3及び
バッファ手段であるダーリントンタイプのエミッタフォ
ロア回路Q11・Q21・M31〜Q13・Q23・M33に接続さ
れている。M11〜M13はリセット手段である。バッファ
手段の出力側は共通接続されて、アンプA1により適当
なゲイン倍され出力される。
【0004】
【発明が解決しようとする課題】しかしながら、上記回
路においてはピーク値を出力する信号源の個数により出
力値が異なるという課題があった。これを数式を用いて
説明すると(なおここではダーリントン接続されたNP
Nトランジスタを一つのNPNトランジスタとし
た。)、 信号源の個数=N ピークを出力する信号源の個数=NP ピーク電圧値=VP NPNトランジスタの逆方向飽和電圧=IS バッファ手段の定電流値=I とすると、ピーク出力電圧は、 VOUT=VP−kT/q・In(N・I/NP・IS) となる。この式から明らかなように、上記回路では信
号、即ちVP(上式の第1項)が第2項に比べて十分大
きい場合は問題ないが、VPが小さく第2項を無視でき
ない場合は、ピーク値を出力する信号源が少ないほど出
力電圧が低くなるという課題があり、検出精度を劣化さ
せていた。
路においてはピーク値を出力する信号源の個数により出
力値が異なるという課題があった。これを数式を用いて
説明すると(なおここではダーリントン接続されたNP
Nトランジスタを一つのNPNトランジスタとし
た。)、 信号源の個数=N ピークを出力する信号源の個数=NP ピーク電圧値=VP NPNトランジスタの逆方向飽和電圧=IS バッファ手段の定電流値=I とすると、ピーク出力電圧は、 VOUT=VP−kT/q・In(N・I/NP・IS) となる。この式から明らかなように、上記回路では信
号、即ちVP(上式の第1項)が第2項に比べて十分大
きい場合は問題ないが、VPが小さく第2項を無視でき
ない場合は、ピーク値を出力する信号源が少ないほど出
力電圧が低くなるという課題があり、検出精度を劣化さ
せていた。
【0005】
【課題を解決するための手段】本発明の第1のピーク検
出装置は、それぞれ信号が入力される、複数の第1バッ
ファ手段と、該複数の第1バッファ手段にそれぞれ接続
される複数の第2バッファ手段と、該複数の第2バッフ
ァ手段の出力側を共通接続する共通出力線と、を備えた
ものである。
出装置は、それぞれ信号が入力される、複数の第1バッ
ファ手段と、該複数の第1バッファ手段にそれぞれ接続
される複数の第2バッファ手段と、該複数の第2バッフ
ァ手段の出力側を共通接続する共通出力線と、を備えた
ものである。
【0006】本発明の第2のピーク検出装置は、上記第
1のピーク検出装置において、前記複数の第1バッファ
手段はエミッタフォロア回路から構成されてなるもので
ある。
1のピーク検出装置において、前記複数の第1バッファ
手段はエミッタフォロア回路から構成されてなるもので
ある。
【0007】本発明の第3のピーク検出装置は、上記第
1又は第2のピーク検出装置において、電圧源と接続さ
れる第1バッファ手段と、該第1バッファ手段と接続さ
れる第2バッファ手段とを有するダミー出力部を設け、
前記共通出力線からの出力と該ダミー出力部からの出力
とを差分処理してなるものである。
1又は第2のピーク検出装置において、電圧源と接続さ
れる第1バッファ手段と、該第1バッファ手段と接続さ
れる第2バッファ手段とを有するダミー出力部を設け、
前記共通出力線からの出力と該ダミー出力部からの出力
とを差分処理してなるものである。
【0008】本発明の第4のピーク検出装置は、上記第
1〜第3のいずれかのピーク検出装置において、信号が
入力される各第1バッファ手段の入力側には容量が直列
に接続され、該第1バッファ手段の入力側と該容量との
間にはリセット手段が接続されているものである。
1〜第3のいずれかのピーク検出装置において、信号が
入力される各第1バッファ手段の入力側には容量が直列
に接続され、該第1バッファ手段の入力側と該容量との
間にはリセット手段が接続されているものである。
【0009】本発明の第5のピーク検出装置は、上記第
3又は第4のピーク検出装置において、信号が入力され
る前記第1バッファ手段の入力側にリセット手段が設け
られ、前記ダミー出力部の出力側には、該リセット手段
のリセット電位により上昇した前記共通出力線の電位を
除去するための差分処理手段を設けてなるものである。
3又は第4のピーク検出装置において、信号が入力され
る前記第1バッファ手段の入力側にリセット手段が設け
られ、前記ダミー出力部の出力側には、該リセット手段
のリセット電位により上昇した前記共通出力線の電位を
除去するための差分処理手段を設けてなるものである。
【0010】本発明の第6のピーク検出装置は、上記第
1〜第5のいずれかのピーク検出装置において、前記共
通出力線から出力される信号をクランプするクランプ手
段と、該クランプ手段からの信号電圧と基準電圧とを比
較する比較手段とを備えたものである。
1〜第5のいずれかのピーク検出装置において、前記共
通出力線から出力される信号をクランプするクランプ手
段と、該クランプ手段からの信号電圧と基準電圧とを比
較する比較手段とを備えたものである。
【0011】なお、本願において、ピーク検出とは最大
値検出のみならず最小値検出も含まれる。
値検出のみならず最小値検出も含まれる。
【0012】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて詳細に説明する。なお、以下に説明する
実施形態は、最大値検出を行う装置に関するものである
が、図11に示すように、第1及び第2のバッファ手段
を構成するNPNトランジスタをPNPトランジスタに
変更することで容易に最小値検出を行う装置を構成する
ことができる。 (実施形態1)図1は本発明のピーク検出装置の第1実
施形態を示す回路構成図である。
て図面を用いて詳細に説明する。なお、以下に説明する
実施形態は、最大値検出を行う装置に関するものである
が、図11に示すように、第1及び第2のバッファ手段
を構成するNPNトランジスタをPNPトランジスタに
変更することで容易に最小値検出を行う装置を構成する
ことができる。 (実施形態1)図1は本発明のピーク検出装置の第1実
施形態を示す回路構成図である。
【0013】本実施形態は信号入力端子IN1〜IN3の
3個あるピーク検出装置であり、それぞれの入力端子は
スイッチ手段M21〜M23を介して保持容量CT1〜CT3
及び第1のバッファ手段であるダーリントンタイプのエ
ミッタフォロア回路Q11・Q 21・M31〜Q13・Q23・M
33に接続されている。M11〜M13はリセット電圧源(電
圧VCL)に接続されたリセット手段である。
3個あるピーク検出装置であり、それぞれの入力端子は
スイッチ手段M21〜M23を介して保持容量CT1〜CT3
及び第1のバッファ手段であるダーリントンタイプのエ
ミッタフォロア回路Q11・Q 21・M31〜Q13・Q23・M
33に接続されている。M11〜M13はリセット電圧源(電
圧VCL)に接続されたリセット手段である。
【0014】各第1のバッファ手段の出力側は第2のバ
ッファ手段であるNPNトランジスタQ31〜Q33のベー
スに接続され、NPNトランジスタQ31〜Q33のエミッ
タは共通接続されて、アンプA1により適当なゲイン倍
され出力される。M41は所定電圧源(ここではGND)
に接続されたリセット手段である。
ッファ手段であるNPNトランジスタQ31〜Q33のベー
スに接続され、NPNトランジスタQ31〜Q33のエミッ
タは共通接続されて、アンプA1により適当なゲイン倍
され出力される。M41は所定電圧源(ここではGND)
に接続されたリセット手段である。
【0015】以下、上記ピーク検出装置の動作について
図1及び図2のタイミングチャートを用いて説明する。
図1及び図2のタイミングチャートを用いて説明する。
【0016】まず、時刻t1まで端子Phi-CLをHighレ
ベルにしリセット手段M11〜M13を導通状態として、保
持容量CT1〜CT3を電圧VCLにリセットしておく(こ
の時、端子Phi-TもHighレベルとなってスイッチ手段
M21〜M23は導通状態となっている)。なおこの時、端
子Phi-RESがHighレベルに設定されており共通出力
線も所定のリセット電位を維持している。
ベルにしリセット手段M11〜M13を導通状態として、保
持容量CT1〜CT3を電圧VCLにリセットしておく(こ
の時、端子Phi-TもHighレベルとなってスイッチ手段
M21〜M23は導通状態となっている)。なおこの時、端
子Phi-RESがHighレベルに設定されており共通出力
線も所定のリセット電位を維持している。
【0017】次に、時刻t2において、端子Phi-RES
をHighレベルからLowレベルに下げると、トランジスタ
Q31〜Q33のエミッタ電流により出力電圧が持ち上が
る。
をHighレベルからLowレベルに下げると、トランジスタ
Q31〜Q33のエミッタ電流により出力電圧が持ち上が
る。
【0018】その後、時刻t3において、各入力端子I
N1〜IN3に信号が入力されると、スイッチ手段M21〜
M23を介してそれぞれの保持容量CT1〜CT3に信号が
読み出され、共通出力線の電位は、入力端子IN1〜I
N3に入力された信号のうち最大電圧に応じて上昇し、
アンプA1からは各信号源からの信号のピーク電圧が出
力される。これは、第2のバッファ手段となるNPNト
ランジスタQ31〜Q33のベース電位は各信号源からの信
号の大きさによるので、共通出力線の電位が上昇する
と、ピークレベルの信号が入力されたトランジスタ以外
のトランジスタはベース・エミッタ間電圧の低下により
非導通状態となるからである。
N1〜IN3に信号が入力されると、スイッチ手段M21〜
M23を介してそれぞれの保持容量CT1〜CT3に信号が
読み出され、共通出力線の電位は、入力端子IN1〜I
N3に入力された信号のうち最大電圧に応じて上昇し、
アンプA1からは各信号源からの信号のピーク電圧が出
力される。これは、第2のバッファ手段となるNPNト
ランジスタQ31〜Q33のベース電位は各信号源からの信
号の大きさによるので、共通出力線の電位が上昇する
と、ピークレベルの信号が入力されたトランジスタ以外
のトランジスタはベース・エミッタ間電圧の低下により
非導通状態となるからである。
【0019】さらに各信号が立ち下がる直前の時刻t4
において、端子Phi-TをHighレベルからLowレベルに下
げ、スイッチ手段M21〜M23を非導通状態としてそれぞ
れの信号を保持容量CT1〜CT3に保持する。時刻t5
において信号が立ち下がる。さらに時刻t6において、
端子Phi-RESをLowレベルからHighレベルから立ち上
げて共通出力線をリセットする。
において、端子Phi-TをHighレベルからLowレベルに下
げ、スイッチ手段M21〜M23を非導通状態としてそれぞ
れの信号を保持容量CT1〜CT3に保持する。時刻t5
において信号が立ち下がる。さらに時刻t6において、
端子Phi-RESをLowレベルからHighレベルから立ち上
げて共通出力線をリセットする。
【0020】以上の動作により、共通出力線と接続され
るアンプA1からは各信号源からの信号のピーク電圧を
正確に出力することができる。
るアンプA1からは各信号源からの信号のピーク電圧を
正確に出力することができる。
【0021】本実施形態のピーク検出装置では第2のバ
ッファ手段を介して第1のバッファ手段と接続している
ので、直接第1のバッファ手段に共通出力線が接続され
ず、ピーク値を出力する信号源の数が変わっても図10
に示した従来のピーク検出装置のように出力値が異なる
ことはない。 (実施形態2)第1の実施形態において、信号出力時の
アンプA1の入力電圧は入力端子IN1〜IN3のピーク
信号電圧をVPとすると、おおむね、VP−3V
BE(VBE:NPNトランジスタのベース・エミッタ間電
圧)であり、アンプA1の基準電圧をVr efとすると、ア
ンプA1の出力電圧はゲインをAとして、 VOUT=A(VP−3VBE)+(1−A)Vref となる。
ッファ手段を介して第1のバッファ手段と接続している
ので、直接第1のバッファ手段に共通出力線が接続され
ず、ピーク値を出力する信号源の数が変わっても図10
に示した従来のピーク検出装置のように出力値が異なる
ことはない。 (実施形態2)第1の実施形態において、信号出力時の
アンプA1の入力電圧は入力端子IN1〜IN3のピーク
信号電圧をVPとすると、おおむね、VP−3V
BE(VBE:NPNトランジスタのベース・エミッタ間電
圧)であり、アンプA1の基準電圧をVr efとすると、ア
ンプA1の出力電圧はゲインをAとして、 VOUT=A(VP−3VBE)+(1−A)Vref となる。
【0022】従って、ゲインを数十倍以上の高い値に設
定した場合、また基準電源VrefをIC内で作る場合
等、素子のバラツキ等でアンプA1の入出力レンジが、
大きく変動してしまうことがある。これを解決したのが
本実施形態である。
定した場合、また基準電源VrefをIC内で作る場合
等、素子のバラツキ等でアンプA1の入出力レンジが、
大きく変動してしまうことがある。これを解決したのが
本実施形態である。
【0023】図3は本発明のピーク検出装置の第2実施
形態を示す回路構成図である。
形態を示す回路構成図である。
【0024】本実施形態は図1に示した実施形態の3つ
の信号入力端子IN1〜IN3に接続される回路に、さら
にダミー出力部を加えて、出力は3入力信号のピーク値
とダミー信号との差信号を出力するようにしたものであ
る。
の信号入力端子IN1〜IN3に接続される回路に、さら
にダミー出力部を加えて、出力は3入力信号のピーク値
とダミー信号との差信号を出力するようにしたものであ
る。
【0025】図3において、スイッチ手段M24は一方の
端子がリセット電源(電圧VCL)に接続され、他方の端
子は保持容量CT4及び第1のバッファ手段であるダー
リントンタイプのエミッタフォロア回路Q14・Q24・M
34に接続されている。第1のバッファ手段の出力側は第
2のバッファ手段であるNPNトランジスタQ34のベー
スに接続され、NPNトランジスタQ34のエミッタは共
通出力線とは別の出力線と接続され、アンプA2に接続
される。つまり、本実施形態は図1の実施形態のアンプ
A2に接続される基準電源Vをダミー出力部からの出力
電圧で置き換えたものであり、その他の構成部材は図1
の実施形態のピーク検出装置と同じである。スイッチ手
段M24の導通・非導通動作はスイッチ手段M21〜M23と
同様に制御され、端子Phi-RES2はHighレベルとさ
れている。なお、ここでは端子Phi-RES2はHighレ
ベルとされているのでスイッチ手段M42は常に導通状態
にあり、DCレベルの特性バラツキを除去するものとな
っているが、端子Phi-RES2を必要に応じて非導通
状態として特性バラツキを除去するようにしてもよい。
端子がリセット電源(電圧VCL)に接続され、他方の端
子は保持容量CT4及び第1のバッファ手段であるダー
リントンタイプのエミッタフォロア回路Q14・Q24・M
34に接続されている。第1のバッファ手段の出力側は第
2のバッファ手段であるNPNトランジスタQ34のベー
スに接続され、NPNトランジスタQ34のエミッタは共
通出力線とは別の出力線と接続され、アンプA2に接続
される。つまり、本実施形態は図1の実施形態のアンプ
A2に接続される基準電源Vをダミー出力部からの出力
電圧で置き換えたものであり、その他の構成部材は図1
の実施形態のピーク検出装置と同じである。スイッチ手
段M24の導通・非導通動作はスイッチ手段M21〜M23と
同様に制御され、端子Phi-RES2はHighレベルとさ
れている。なお、ここでは端子Phi-RES2はHighレ
ベルとされているのでスイッチ手段M42は常に導通状態
にあり、DCレベルの特性バラツキを除去するものとな
っているが、端子Phi-RES2を必要に応じて非導通
状態として特性バラツキを除去するようにしてもよい。
【0026】これにより、各デバイスの特性バラツキを
自己補正することができ、安定した出力DCレベルを得
ることができる。 (実施形態3)図4は本発明のピーク検出装置の第3実
施形態を示す回路構成図である。本実施形態は図3に示
した実施形態のピーク検出装置のそれぞれの信号入力線
に容量を付加し、信号源から時系列的に2つの信号が入
力端子に入力された場合に、これらの信号を差分処理し
差分信号のピークを出力するようにしたものである。な
お、それぞれの信号入力線に容量を付加することは図1
に示した実施形態のピーク検出装置に行なってもよいこ
とは勿論である。
自己補正することができ、安定した出力DCレベルを得
ることができる。 (実施形態3)図4は本発明のピーク検出装置の第3実
施形態を示す回路構成図である。本実施形態は図3に示
した実施形態のピーク検出装置のそれぞれの信号入力線
に容量を付加し、信号源から時系列的に2つの信号が入
力端子に入力された場合に、これらの信号を差分処理し
差分信号のピークを出力するようにしたものである。な
お、それぞれの信号入力線に容量を付加することは図1
に示した実施形態のピーク検出装置に行なってもよいこ
とは勿論である。
【0027】図4に示すように、信号入力端子IN1〜
IN3には容量CC1〜CC3が接続されている。以下、
信号入力端子IN1に2つの信号が時系列的に入力され
たとして、差分処理動作について説明する。なお、容量
CC1の信号入力端子側の電極をA,出力側の電極をB
とする。
IN3には容量CC1〜CC3が接続されている。以下、
信号入力端子IN1に2つの信号が時系列的に入力され
たとして、差分処理動作について説明する。なお、容量
CC1の信号入力端子側の電極をA,出力側の電極をB
とする。
【0028】まず、リセット手段M11を導通状態とし
て、容量CC1の電極Bをリセット電位VCLとし、容量
CC1の電極Aに第1の信号を入力しその電位をV1とす
る。次にリセット手段M11を非導通状態として、容量C
C1の電極Bを浮遊状態とする。次に容量CC1の電極A
側の信号が一旦リセット(GND電位)されると、電極
Bの電圧はVCL−V1となり、その後、第2の信号
(V2)が入力されると、容量CC1の電極Bの電位もこ
の変動電位分上昇し、その電位はVCL−V1+V2とな
る。ここで、VCLは任意に設定できるものであるから、
結果的に−V1+V2の信号を容量CC1から出力するこ
とができる。ここで、信号源を光センサとし、第1の信
号を光センサからのノイズ、第2の信号をこのノイズを
含むセンサ信号とすると、容量CC1からはノイズ成分
が除去されたセンサ信号を出力することができることに
なる。
て、容量CC1の電極Bをリセット電位VCLとし、容量
CC1の電極Aに第1の信号を入力しその電位をV1とす
る。次にリセット手段M11を非導通状態として、容量C
C1の電極Bを浮遊状態とする。次に容量CC1の電極A
側の信号が一旦リセット(GND電位)されると、電極
Bの電圧はVCL−V1となり、その後、第2の信号
(V2)が入力されると、容量CC1の電極Bの電位もこ
の変動電位分上昇し、その電位はVCL−V1+V2とな
る。ここで、VCLは任意に設定できるものであるから、
結果的に−V1+V2の信号を容量CC1から出力するこ
とができる。ここで、信号源を光センサとし、第1の信
号を光センサからのノイズ、第2の信号をこのノイズを
含むセンサ信号とすると、容量CC1からはノイズ成分
が除去されたセンサ信号を出力することができることに
なる。
【0029】図5は入力端子IN1〜IN3にノイズとノ
イズを含むセンサ信号とが順次入力された場合のタイミ
ングチャートを示す図である。
イズを含むセンサ信号とが順次入力された場合のタイミ
ングチャートを示す図である。
【0030】ノイズとノイズを含むセンサ信号とを時系
列的に出力する光センサとしては、例えば図6(a)に
示すバイポーラ型センサ、図6(b),(c)に示すM
OS型センサある。バイポーラ型センサはベースに光電
変換された電荷を蓄積し、エミッタから蓄積された電荷
に対応する信号を読み出すセンサであり、MOS型セン
サはゲートに光電変換された電荷を蓄積し、ソースから
蓄積された電荷に対応する信号を読み出すセンサであ
る。なお図6(b),(c)の出力形式はそれぞれソー
スフォロア、反転増幅アンプとなっている。
列的に出力する光センサとしては、例えば図6(a)に
示すバイポーラ型センサ、図6(b),(c)に示すM
OS型センサある。バイポーラ型センサはベースに光電
変換された電荷を蓄積し、エミッタから蓄積された電荷
に対応する信号を読み出すセンサであり、MOS型セン
サはゲートに光電変換された電荷を蓄積し、ソースから
蓄積された電荷に対応する信号を読み出すセンサであ
る。なお図6(b),(c)の出力形式はそれぞれソー
スフォロア、反転増幅アンプとなっている。
【0031】図6(a)に示したバイポーラ型センサに
おいては、まず、PチャネルMOS型トランジスタM0
を導通させてベース電位を所定の電位とし、さらにエミ
ッタを固定電位とし、容量Cを介してベース電位を上昇
させバイポーラトランジスタTrのベース・エミッタ間
を順バイアスとすることによりリフレッシュを行ない
(リフレッシュ動作)、次にエミッタを固定電源と切り
離し、再び容量Cを介してベース電位を上昇し、エミッ
タからノイズを読み出す(ノイズ読出し動作)、次に再
度リフレッシュを行い(リフレッシュ動作)、次にベー
スに光電変換された電荷を蓄積し(蓄積動作)、次にノ
イズ読出し動作と同様な動作で、エミッタから蓄積され
た電荷に対応する信号を読み出す(信号読出し動作)。
おいては、まず、PチャネルMOS型トランジスタM0
を導通させてベース電位を所定の電位とし、さらにエミ
ッタを固定電位とし、容量Cを介してベース電位を上昇
させバイポーラトランジスタTrのベース・エミッタ間
を順バイアスとすることによりリフレッシュを行ない
(リフレッシュ動作)、次にエミッタを固定電源と切り
離し、再び容量Cを介してベース電位を上昇し、エミッ
タからノイズを読み出す(ノイズ読出し動作)、次に再
度リフレッシュを行い(リフレッシュ動作)、次にベー
スに光電変換された電荷を蓄積し(蓄積動作)、次にノ
イズ読出し動作と同様な動作で、エミッタから蓄積され
た電荷に対応する信号を読み出す(信号読出し動作)。
【0032】図6(b)に示すMOS型センサにおいて
は、まず、MOSトランジタM1及びMOSトランジタ
M4がON状態となって、フォトダイオードD1及びMO
SトランジスタM2のゲートに残留する電荷がリセット
され(リセット動作)、次にMOSトランジタM1及び
MOSトランジタM4がOFF状態、MOSトランジタ
M3及びMOSトランジタM5がON状態となって、MO
SトランジスタM2,M3,M5で構成されるアンプ(ソ
ース・フォロア)により、リセット直後の信号(ノイ
ズ)が読み出される(ノイズ読出し動作)、次に再度リ
セットを行い(リセット動作)、次にMOSトランジタ
M1がOFF状態となり、MOSトランジスタM2のゲー
トにフォトダイオードD1で光電変換された電荷が蓄積
され(蓄積動作)、次にノイズ読出し動作と同様な動作
で、MOSトランジスタM2のゲートに蓄積された電荷
に対応する電流が流れて信号が読み出される(信号読出
し動作)。
は、まず、MOSトランジタM1及びMOSトランジタ
M4がON状態となって、フォトダイオードD1及びMO
SトランジスタM2のゲートに残留する電荷がリセット
され(リセット動作)、次にMOSトランジタM1及び
MOSトランジタM4がOFF状態、MOSトランジタ
M3及びMOSトランジタM5がON状態となって、MO
SトランジスタM2,M3,M5で構成されるアンプ(ソ
ース・フォロア)により、リセット直後の信号(ノイ
ズ)が読み出される(ノイズ読出し動作)、次に再度リ
セットを行い(リセット動作)、次にMOSトランジタ
M1がOFF状態となり、MOSトランジスタM2のゲー
トにフォトダイオードD1で光電変換された電荷が蓄積
され(蓄積動作)、次にノイズ読出し動作と同様な動作
で、MOSトランジスタM2のゲートに蓄積された電荷
に対応する電流が流れて信号が読み出される(信号読出
し動作)。
【0033】図6(c)に示すMOS型センサにおいて
は、まず、MOSトランジタM1及びMOSトランジタ
M4がON状態となって、フォトダイオードD1及びMO
SトランジスタM3のゲートに残留する電荷がリセット
され(リセット動作)、次にMOSトランジタM1及び
MOSトランジタM4がOFF状態、MOSトランジタ
M2及びMOSトランジタM5がON状態となって、MO
SトランジスタM2,M3,M5で構成される反転アンプ
によりリセット直後の信号(ノイズ)が読み出される
(ノイズ読出し動作)、次に再度リセットを行い(リセ
ット動作)、次にMOSトランジタM1がOFF状態と
なり、MOSトランジスタM3のゲートにフォトダイオ
ードD1で光電変換された電荷が蓄積され(蓄積動
作)、次にノイズ読出し動作と同様な動作で、MOSト
ランジスタM3のゲートに蓄積された電荷に対応する電
流が流れて信号が読み出される(信号読出し動作)。
は、まず、MOSトランジタM1及びMOSトランジタ
M4がON状態となって、フォトダイオードD1及びMO
SトランジスタM3のゲートに残留する電荷がリセット
され(リセット動作)、次にMOSトランジタM1及び
MOSトランジタM4がOFF状態、MOSトランジタ
M2及びMOSトランジタM5がON状態となって、MO
SトランジスタM2,M3,M5で構成される反転アンプ
によりリセット直後の信号(ノイズ)が読み出される
(ノイズ読出し動作)、次に再度リセットを行い(リセ
ット動作)、次にMOSトランジタM1がOFF状態と
なり、MOSトランジスタM3のゲートにフォトダイオ
ードD1で光電変換された電荷が蓄積され(蓄積動
作)、次にノイズ読出し動作と同様な動作で、MOSト
ランジスタM3のゲートに蓄積された電荷に対応する電
流が流れて信号が読み出される(信号読出し動作)。
【0034】以上、ノイズとノイズを含むセンサ信号と
を時系列的に出力する光センサについて説明したが、か
かる光センサはノイズ読出しが不要であれば上記ノイズ
読出し動作とその後のリセット動作(またはリフレッシ
ュ動作)を省くことができる。その場合、実施形態1,
2の信号源としても用いることができることは勿論であ
る。 (実施形態4)図7は本発明のピーク検出装置の第4実
施形態を示す回路構成図である。本実施形態は、図4に
示した実施形態のピーク検出装置において、まず端子P
hi-RESをLowレベルにした時出力電圧が上昇し、さら
にその後信号成分が読み出される為、ダミーセルの出力
と信号出力の電圧差が大きく、後段のゲインアンプのゲ
インが数10倍と高い場合、アンプが飽和してしまうこ
とがある。図7に示すように、本実施形態ではリセット
電圧源とダミー出力部の出力線とを二つの直列抵抗を介
して接続しバッファアンプに抵抗分割して接続すること
により、ダミーセルの出力を持ち上げ、両者の差電圧を
小さくし、アンプの飽和を防いでいる。
を時系列的に出力する光センサについて説明したが、か
かる光センサはノイズ読出しが不要であれば上記ノイズ
読出し動作とその後のリセット動作(またはリフレッシ
ュ動作)を省くことができる。その場合、実施形態1,
2の信号源としても用いることができることは勿論であ
る。 (実施形態4)図7は本発明のピーク検出装置の第4実
施形態を示す回路構成図である。本実施形態は、図4に
示した実施形態のピーク検出装置において、まず端子P
hi-RESをLowレベルにした時出力電圧が上昇し、さら
にその後信号成分が読み出される為、ダミーセルの出力
と信号出力の電圧差が大きく、後段のゲインアンプのゲ
インが数10倍と高い場合、アンプが飽和してしまうこ
とがある。図7に示すように、本実施形態ではリセット
電圧源とダミー出力部の出力線とを二つの直列抵抗を介
して接続しバッファアンプに抵抗分割して接続すること
により、ダミーセルの出力を持ち上げ、両者の差電圧を
小さくし、アンプの飽和を防いでいる。
【0035】例えば実施形態1のピーク検出装置の動作
を示した図2の時刻t2からは、端子Phi-RESがlow
レベルとなり、トランジスタQ31〜Q33のエミッタ電流
により出力電圧が持ち上がる。しかし、本実施形態では
リセット電圧が抵抗分割されて出力電圧が作られ、両出
力電圧の差信号が出力されるので、トランジスタQ31〜
Q33のエミッタ電流により上昇した出力電圧分を除去す
ることができる。 (実施形態5)図8は本発明のピーク検出装置の第5実
施形態を示す回路構成図である。図8は図7に示した第
4実施形態のピーク検出装置の最終出力段に容量CCL、
MOSトランジスタMCLから構成されるクランプ回路
と、このクランプ回路の出力にコンパレータC1が接続
されている。
を示した図2の時刻t2からは、端子Phi-RESがlow
レベルとなり、トランジスタQ31〜Q33のエミッタ電流
により出力電圧が持ち上がる。しかし、本実施形態では
リセット電圧が抵抗分割されて出力電圧が作られ、両出
力電圧の差信号が出力されるので、トランジスタQ31〜
Q33のエミッタ電流により上昇した出力電圧分を除去す
ることができる。 (実施形態5)図8は本発明のピーク検出装置の第5実
施形態を示す回路構成図である。図8は図7に示した第
4実施形態のピーク検出装置の最終出力段に容量CCL、
MOSトランジスタMCLから構成されるクランプ回路
と、このクランプ回路の出力にコンパレータC1が接続
されている。
【0036】MOSトランジスタMCLのゲートに接続さ
れる端子Phi-SHには、端子Phi-CLに印加される制
御信号(リセット信号)と同じ制御信号が印加される。
すなわち、保持容量CT1〜CT3等のリセット時に容量
CCLの出力側(コンパレータC1への接続側)の電位は
VREF2とされ、信号出力時にはノイズ成分が除去された
信号のピーク電圧がクランプされて、コンパレータC1
に入力される。コンパレータC1ではクランプされたピ
ーク電圧と基準電圧VXとが比較され、両電圧の高低に
より出力状態がオンまたはオフ状態となるので、ピーク
電圧が基準電圧V Xを超えたか否かを検出できる。した
がって、本実施形態のピーク検出装置はディテクターと
しての用途に好適に用いられる。なお、本実施形態は実
施形態4のピーク検出装置の最終出力段にクランプ回
路、コンパレータを接続した場合を示したが、実施形態
1〜3のピーク検出装置の最終出力段にクランプ回路、
コンパレータを接続してもよいことは勿論である。 (実施形態6)本実施形態は第5実施形態のピーク検出
装置に改良を加えたものである。図9は本実施形態のピ
ーク検出装置のタイミングチャートである。
れる端子Phi-SHには、端子Phi-CLに印加される制
御信号(リセット信号)と同じ制御信号が印加される。
すなわち、保持容量CT1〜CT3等のリセット時に容量
CCLの出力側(コンパレータC1への接続側)の電位は
VREF2とされ、信号出力時にはノイズ成分が除去された
信号のピーク電圧がクランプされて、コンパレータC1
に入力される。コンパレータC1ではクランプされたピ
ーク電圧と基準電圧VXとが比較され、両電圧の高低に
より出力状態がオンまたはオフ状態となるので、ピーク
電圧が基準電圧V Xを超えたか否かを検出できる。した
がって、本実施形態のピーク検出装置はディテクターと
しての用途に好適に用いられる。なお、本実施形態は実
施形態4のピーク検出装置の最終出力段にクランプ回
路、コンパレータを接続した場合を示したが、実施形態
1〜3のピーク検出装置の最終出力段にクランプ回路、
コンパレータを接続してもよいことは勿論である。 (実施形態6)本実施形態は第5実施形態のピーク検出
装置に改良を加えたものである。図9は本実施形態のピ
ーク検出装置のタイミングチャートである。
【0037】同図に示すように、本実施形態ではノイズ
読出しを2回行っており、はじめのノイズ読出しは容量
CC1〜CC3及び容量CT1〜CT3にノイズ信号を保持
するためのものであり、次のノイズ読出しは、コンパレ
ータC1の前段のクランプ回路のクランプ電圧を決める
為のものである。本実施形態におけるピーク検出装置の
回路構成は図8の回路構成と同じである。
読出しを2回行っており、はじめのノイズ読出しは容量
CC1〜CC3及び容量CT1〜CT3にノイズ信号を保持
するためのものであり、次のノイズ読出しは、コンパレ
ータC1の前段のクランプ回路のクランプ電圧を決める
為のものである。本実施形態におけるピーク検出装置の
回路構成は図8の回路構成と同じである。
【0038】図5ではノイズ読出し時と、ノイズを含む
センサ信号の読出し時において、出力端子OUTの波形
が異なり、前者はVAからVBへの読出し、後者はVCか
らVDへの読出しである(センサ信号が0場合はVB=V
D)。アンプ前段のNPNトランジスタQ31〜Q33のエ
ミッタ電圧もこれと相似形であり、従って、両者でトラ
ンジスタの動作領域が異なり、センサ信号が微小な場
合、これに基づく検出エラーが発生することも考えられ
る。本実施形態では両者の信号読出しの間にノイズ読出
しを追加し、この時の出力電圧をもとに、最終段でコン
パレート動作を行うようにしたものであり、2回目のノ
イズ読出しとノイズを含むセンサ信号読み出し時におけ
るQ31〜Q33を含めた読出し回路の動作点は一致し正確
な検出が行える。
センサ信号の読出し時において、出力端子OUTの波形
が異なり、前者はVAからVBへの読出し、後者はVCか
らVDへの読出しである(センサ信号が0場合はVB=V
D)。アンプ前段のNPNトランジスタQ31〜Q33のエ
ミッタ電圧もこれと相似形であり、従って、両者でトラ
ンジスタの動作領域が異なり、センサ信号が微小な場
合、これに基づく検出エラーが発生することも考えられ
る。本実施形態では両者の信号読出しの間にノイズ読出
しを追加し、この時の出力電圧をもとに、最終段でコン
パレート動作を行うようにしたものであり、2回目のノ
イズ読出しとノイズを含むセンサ信号読み出し時におけ
るQ31〜Q33を含めた読出し回路の動作点は一致し正確
な検出が行える。
【0039】以下、本実施形態のピーク検出装置の動作
について図8及び図9を用いて説明する。なお、ここで
は簡易化のためダミー出力部の動作は省略する。
について図8及び図9を用いて説明する。なお、ここで
は簡易化のためダミー出力部の動作は省略する。
【0040】図9に示すように、端子Phi-CL,端子
Phi-TがHighレベルでリセット手段M11〜M13,スイ
ッチ手段M21〜M23が導通状態にある時刻t2におい
て、はじめのノイズ読出しを行うと、容量CC1〜CC3
の出力側及び容量CT1〜CT3はリセット電位VCL、容
量CC1〜CC3の入力側はノイズ電位(ここではV1と
する。)に設定される。この時、端子Phi-RESはlow
レベルであり、トランジスタQ31〜Q33のエミッタ電流
によりアンプA1の出力電圧が持ち上がる。
Phi-TがHighレベルでリセット手段M11〜M13,スイ
ッチ手段M21〜M23が導通状態にある時刻t2におい
て、はじめのノイズ読出しを行うと、容量CC1〜CC3
の出力側及び容量CT1〜CT3はリセット電位VCL、容
量CC1〜CC3の入力側はノイズ電位(ここではV1と
する。)に設定される。この時、端子Phi-RESはlow
レベルであり、トランジスタQ31〜Q33のエミッタ電流
によりアンプA1の出力電圧が持ち上がる。
【0041】次に、時刻t3で端子Phi-CLがLowレベ
ル、時刻t4でノイズ読出しが終了し入力端子IN1〜I
N3がGND電位となると、容量CC1〜CC3の入力側
はGND電位、容量CC1〜CC3の出力側及び容量CT
1〜CT3は(VCL−V1)電位となる。アンプA1の出力
電位もこの電位変動に対応して下降する。
ル、時刻t4でノイズ読出しが終了し入力端子IN1〜I
N3がGND電位となると、容量CC1〜CC3の入力側
はGND電位、容量CC1〜CC3の出力側及び容量CT
1〜CT3は(VCL−V1)電位となる。アンプA1の出力
電位もこの電位変動に対応して下降する。
【0042】次に端子Phi-RESがHighレベルとなる
が、本実施形態ではコンパレータC1の前段のクランプ
回路のクランプ電圧を決める為に、再度ノイズ読出しを
行う。すなわち、端子Phi-RESをLowレベルとし、再
度ノイズ読出しを行うと容量CC1〜CC3の入力側はノ
イズ電位V1に設定され、容量CC1〜CC3の出力側及
び容量CT1〜CT3はVCL電位となる。アンプA1の出
力電位もこの電位変動に対応して上昇するが、この時、
端子Phi-SHをLowレベルとすると、容量CCLの出力側
の電位はVREF2に設定され、クランプ電圧が規定され
る。
が、本実施形態ではコンパレータC1の前段のクランプ
回路のクランプ電圧を決める為に、再度ノイズ読出しを
行う。すなわち、端子Phi-RESをLowレベルとし、再
度ノイズ読出しを行うと容量CC1〜CC3の入力側はノ
イズ電位V1に設定され、容量CC1〜CC3の出力側及
び容量CT1〜CT3はVCL電位となる。アンプA1の出
力電位もこの電位変動に対応して上昇するが、この時、
端子Phi-SHをLowレベルとすると、容量CCLの出力側
の電位はVREF2に設定され、クランプ電圧が規定され
る。
【0043】その後、2回目のノイズ読出しが終了する
と、容量CC1〜CC3の入力側はGND電位、容量CC
1〜CC3の出力側及び容量CT1〜CT3は(VCL−
V1)電位となる。アンプA1の出力電位もこの電位変動
に対応して下降する。また、容量CCLの出力側の電位は
VREF2−V1になる。そして、ノイズを含む信号が読み
出されると、容量CCLの出力側の電位はVREF2−V1+
V2となる。つまり、2回目のノイズ読出し時とノイズ
を含む信号の読出し時において、容量CT1〜CT3の電
位を全く同じにすることができるため、微小な信号をも
正確に検出することができる。
と、容量CC1〜CC3の入力側はGND電位、容量CC
1〜CC3の出力側及び容量CT1〜CT3は(VCL−
V1)電位となる。アンプA1の出力電位もこの電位変動
に対応して下降する。また、容量CCLの出力側の電位は
VREF2−V1になる。そして、ノイズを含む信号が読み
出されると、容量CCLの出力側の電位はVREF2−V1+
V2となる。つまり、2回目のノイズ読出し時とノイズ
を含む信号の読出し時において、容量CT1〜CT3の電
位を全く同じにすることができるため、微小な信号をも
正確に検出することができる。
【0044】
【発明の効果】以上説明したように、本発明のピーク検
出装置によれば、複数の信号源からの信号のピーク値を
検出する場合に、ピーク検出精度を向上させることがで
きる。
出装置によれば、複数の信号源からの信号のピーク値を
検出する場合に、ピーク検出精度を向上させることがで
きる。
【図1】本発明のピーク検出装置の第1実施形態を示す
回路構成図である。
回路構成図である。
【図2】上記ピーク検出装置の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図3】本発明のピーク検出装置の第2実施形態を示す
回路構成図である。
回路構成図である。
【図4】本発明のピーク検出装置の第3実施形態を示す
回路構成図である。
回路構成図である。
【図5】入力端子IN1〜IN3にノイズとノイズを含む
センサ信号が入力された場合のタイミングチャートを示
す図である。
センサ信号が入力された場合のタイミングチャートを示
す図である。
【図6】ノイズとノイズを含むセンサ信号とを時系列的
に出力する光センサの構成を示す図である。
に出力する光センサの構成を示す図である。
【図7】本発明のピーク検出装置の第4実施形態を示す
回路構成図である。
回路構成図である。
【図8】本発明のピーク検出装置の第5実施形態を示す
回路構成図である。
回路構成図である。
【図9】本発明の第6実施形態のピーク検出装置のタイ
ミングチャートである。
ミングチャートである。
【図10】従来のピーク検出装置の回路構成図である。
【図11】最小値検出を行う場合のピーク検出装置の一
部回路構成図である。
部回路構成図である。
IN1〜IN3 信号入力端子 M21〜M24 スイッチ手段 CT1〜CT4 保持容量 Q12・Q21・M31〜Q14・Q24・M34 第1のバッファ
手段 M11〜M13 リセット手段 M41,M42 スイッチ手段 CC1〜CC3 容量 A1,A2 アンプ
手段 M11〜M13 リセット手段 M41,M42 スイッチ手段 CC1〜CC3 容量 A1,A2 アンプ
Claims (6)
- 【請求項1】 それぞれ信号が入力される、複数の第1
バッファ手段と、該複数の第1バッファ手段にそれぞれ
接続される複数の第2バッファ手段と、該複数の第2バ
ッファ手段の出力側を共通接続する共通出力線と、を備
えたピーク検出装置。 - 【請求項2】 請求項1に記載のピーク検出装置におい
て、前記複数の第1バッファ手段はエミッタフォロア回
路から構成されてなるピーク検出装置。 - 【請求項3】 請求項1又は請求項2に記載のピーク検
出装置において、電圧源と接続される第1バッファ手段
と、該第1バッファ手段と接続される第2バッファ手段
とを有するダミー出力部を設け、前記共通出力線からの
出力と該ダミー出力部からの出力とを差分処理してなる
ピーク検出装置。 - 【請求項4】 請求項1〜請求項3のいずれかの請求項
に記載のピーク検出装置において、信号が入力される各
第1バッファ手段の入力側には容量が直列に接続され、
該第1バッファ手段の入力側と該容量との間にはリセッ
ト手段が接続されていることを特徴とするピーク検出装
置。 - 【請求項5】 請求項3又は請求項4に記載のピーク検
出装置において、信号が入力される前記第1バッファ手
段の入力側にリセット手段が設けられ、前記ダミー出力
部の出力側には、該リセット手段のリセット電位により
上昇した前記共通出力線の電位を除去するための差分処
理手段を設けてなるピーク検出装置。 - 【請求項6】 請求項1〜請求項5のいずれかの請求項
に記載のピーク検出装置において、前記共通出力線から
出力される信号をクランプするクランプ手段と、該クラ
ンプ手段からの信号電圧と基準電圧とを比較する比較手
段とを備えたピーク検出装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8015676A JPH09211037A (ja) | 1996-01-31 | 1996-01-31 | ピーク検出装置 |
US08/789,871 US5942920A (en) | 1996-01-31 | 1997-01-28 | Dual buffer peak detecting apparatus |
DE69739452T DE69739452D1 (de) | 1996-01-31 | 1997-01-29 | Spitzenwertermittlungsgerät |
EP97300558A EP0788229B1 (en) | 1996-01-31 | 1997-01-29 | Peak detecting apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8015676A JPH09211037A (ja) | 1996-01-31 | 1996-01-31 | ピーク検出装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09211037A true JPH09211037A (ja) | 1997-08-15 |
Family
ID=11895361
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8015676A Pending JPH09211037A (ja) | 1996-01-31 | 1996-01-31 | ピーク検出装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5942920A (ja) |
EP (1) | EP0788229B1 (ja) |
JP (1) | JPH09211037A (ja) |
DE (1) | DE69739452D1 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6781624B1 (en) * | 1998-07-30 | 2004-08-24 | Canon Kabushiki Kaisha | Signal processing apparatus |
AU2002367381A1 (en) * | 2001-12-31 | 2003-07-24 | Bae Systems Information And Electronic Systems Integration Inc. | System for peak detection among multiple signals |
EP2063671B1 (en) | 2007-11-22 | 2012-06-06 | Yamaha Corporation | Amplifier system |
CN109633245B (zh) * | 2019-01-15 | 2020-12-01 | 电子科技大学 | 一种新型峰值检测电路 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3719895A (en) * | 1971-03-11 | 1973-03-06 | Northern Electric Co | Automatic gain control circuit |
KR950013443B1 (ko) * | 1987-09-18 | 1995-11-08 | 상요 덴기 가부시기가이샤 | Ic화에 적합한 피이크 홀드 회로 |
US4937670A (en) * | 1989-01-31 | 1990-06-26 | Rca Licensing Corporation | Peak detector with feedback |
JP2958992B2 (ja) * | 1989-10-31 | 1999-10-06 | 日本電気株式会社 | 半導体集積回路 |
US5302863A (en) * | 1993-01-29 | 1994-04-12 | Hewlett-Packard Company | CMOS peak amplitude detector |
-
1996
- 1996-01-31 JP JP8015676A patent/JPH09211037A/ja active Pending
-
1997
- 1997-01-28 US US08/789,871 patent/US5942920A/en not_active Expired - Fee Related
- 1997-01-29 EP EP97300558A patent/EP0788229B1/en not_active Expired - Lifetime
- 1997-01-29 DE DE69739452T patent/DE69739452D1/de not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP0788229B1 (en) | 2009-06-17 |
US5942920A (en) | 1999-08-24 |
EP0788229A2 (en) | 1997-08-06 |
EP0788229A3 (en) | 1998-07-29 |
DE69739452D1 (de) | 2009-07-30 |
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