JPH09211037A - ピーク検出装置 - Google Patents
ピーク検出装置Info
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- JPH09211037A JPH09211037A JP8015676A JP1567696A JPH09211037A JP H09211037 A JPH09211037 A JP H09211037A JP 8015676 A JP8015676 A JP 8015676A JP 1567696 A JP1567696 A JP 1567696A JP H09211037 A JPH09211037 A JP H09211037A
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/04—Measuring peak values or amplitude or envelope of ac or of pulses
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Measurement Of Current Or Voltage (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】 ピーク値を出力する信号源が少ないほど出力
電圧が低くなる。 【解決手段】 それぞれ信号が入力される、エミッタフ
ォロア回路から構成される複数の第１バッファ手段Ｑ11
・Ｑ21・Ｍ31〜Ｑ13・Ｑ23・Ｍ33と、該複数の第１バッ
ファ手段にそれぞれ接続される複数の第２バッファ手段
Ｑ31〜Ｑ33と、該複数の第２バッファ手段の出力側を共
通接続する共通出力線と、を備えた。
電圧が低くなる。 【解決手段】 それぞれ信号が入力される、エミッタフ
ォロア回路から構成される複数の第１バッファ手段Ｑ11
・Ｑ21・Ｍ31〜Ｑ13・Ｑ23・Ｍ33と、該複数の第１バッ
ファ手段にそれぞれ接続される複数の第２バッファ手段
Ｑ31〜Ｑ33と、該複数の第２バッファ手段の出力側を共
通接続する共通出力線と、を備えた。
Description
【０００１】
【発明の属する技術分野】本発明はピーク検出装置に係
わり、特に複数の信号源からの信号のピーク値を検知す
るピーク検出装置に関する。
わり、特に複数の信号源からの信号のピーク値を検知す
るピーク検出装置に関する。
【０００２】
【従来の技術】従来、複数の信号源からの信号のピーク
値を検出する装置としては、図１０に示す回路が提案さ
れていた（特願平７−１６７４０７号等）。
値を検出する装置としては、図１０に示す回路が提案さ
れていた（特願平７−１６７４０７号等）。
【０００３】図１０において、ＩＮ1〜ＩＮ3は信号源と
接続される入力端子であり、それぞれの入力端子はスイ
ッチ手段Ｍ21〜Ｍ23を介して保持容量ＣＴ1〜ＣＴ3及び
バッファ手段であるダーリントンタイプのエミッタフォ
ロア回路Ｑ11・Ｑ21・Ｍ31〜Ｑ13・Ｑ23・Ｍ33に接続さ
れている。Ｍ11〜Ｍ13はリセット手段である。バッファ
手段の出力側は共通接続されて、アンプＡ1により適当
なゲイン倍され出力される。
接続される入力端子であり、それぞれの入力端子はスイ
ッチ手段Ｍ21〜Ｍ23を介して保持容量ＣＴ1〜ＣＴ3及び
バッファ手段であるダーリントンタイプのエミッタフォ
ロア回路Ｑ11・Ｑ21・Ｍ31〜Ｑ13・Ｑ23・Ｍ33に接続さ
れている。Ｍ11〜Ｍ13はリセット手段である。バッファ
手段の出力側は共通接続されて、アンプＡ1により適当
なゲイン倍され出力される。
【０００４】
【発明が解決しようとする課題】しかしながら、上記回
路においてはピーク値を出力する信号源の個数により出
力値が異なるという課題があった。これを数式を用いて
説明すると（なおここではダーリントン接続されたＮＰ
Ｎトランジスタを一つのＮＰＮトランジスタとし
た。）、 信号源の個数＝Ｎ ピークを出力する信号源の個数＝ＮＰ ピーク電圧値＝ＶＰ ＮＰＮトランジスタの逆方向飽和電圧＝ＩＳ バッファ手段の定電流値＝Ｉ とすると、ピーク出力電圧は、 ＶOUT＝ＶＰ−ｋＴ／ｑ・Ｉｎ（Ｎ・Ｉ／ＮＰ・ＩＳ） となる。この式から明らかなように、上記回路では信
号、即ちＶＰ（上式の第１項）が第２項に比べて十分大
きい場合は問題ないが、ＶＰが小さく第２項を無視でき
ない場合は、ピーク値を出力する信号源が少ないほど出
力電圧が低くなるという課題があり、検出精度を劣化さ
せていた。
路においてはピーク値を出力する信号源の個数により出
力値が異なるという課題があった。これを数式を用いて
説明すると（なおここではダーリントン接続されたＮＰ
Ｎトランジスタを一つのＮＰＮトランジスタとし
た。）、 信号源の個数＝Ｎ ピークを出力する信号源の個数＝ＮＰ ピーク電圧値＝ＶＰ ＮＰＮトランジスタの逆方向飽和電圧＝ＩＳ バッファ手段の定電流値＝Ｉ とすると、ピーク出力電圧は、 ＶOUT＝ＶＰ−ｋＴ／ｑ・Ｉｎ（Ｎ・Ｉ／ＮＰ・ＩＳ） となる。この式から明らかなように、上記回路では信
号、即ちＶＰ（上式の第１項）が第２項に比べて十分大
きい場合は問題ないが、ＶＰが小さく第２項を無視でき
ない場合は、ピーク値を出力する信号源が少ないほど出
力電圧が低くなるという課題があり、検出精度を劣化さ
せていた。
【０００５】
【課題を解決するための手段】本発明の第１のピーク検
出装置は、それぞれ信号が入力される、複数の第１バッ
ファ手段と、該複数の第１バッファ手段にそれぞれ接続
される複数の第２バッファ手段と、該複数の第２バッフ
ァ手段の出力側を共通接続する共通出力線と、を備えた
ものである。
出装置は、それぞれ信号が入力される、複数の第１バッ
ファ手段と、該複数の第１バッファ手段にそれぞれ接続
される複数の第２バッファ手段と、該複数の第２バッフ
ァ手段の出力側を共通接続する共通出力線と、を備えた
ものである。
【０００６】本発明の第２のピーク検出装置は、上記第
１のピーク検出装置において、前記複数の第１バッファ
手段はエミッタフォロア回路から構成されてなるもので
ある。
１のピーク検出装置において、前記複数の第１バッファ
手段はエミッタフォロア回路から構成されてなるもので
ある。
【０００７】本発明の第３のピーク検出装置は、上記第
１又は第２のピーク検出装置において、電圧源と接続さ
れる第１バッファ手段と、該第１バッファ手段と接続さ
れる第２バッファ手段とを有するダミー出力部を設け、
前記共通出力線からの出力と該ダミー出力部からの出力
とを差分処理してなるものである。
１又は第２のピーク検出装置において、電圧源と接続さ
れる第１バッファ手段と、該第１バッファ手段と接続さ
れる第２バッファ手段とを有するダミー出力部を設け、
前記共通出力線からの出力と該ダミー出力部からの出力
とを差分処理してなるものである。
【０００８】本発明の第４のピーク検出装置は、上記第
１〜第３のいずれかのピーク検出装置において、信号が
入力される各第１バッファ手段の入力側には容量が直列
に接続され、該第１バッファ手段の入力側と該容量との
間にはリセット手段が接続されているものである。
１〜第３のいずれかのピーク検出装置において、信号が
入力される各第１バッファ手段の入力側には容量が直列
に接続され、該第１バッファ手段の入力側と該容量との
間にはリセット手段が接続されているものである。
【０００９】本発明の第５のピーク検出装置は、上記第
３又は第４のピーク検出装置において、信号が入力され
る前記第１バッファ手段の入力側にリセット手段が設け
られ、前記ダミー出力部の出力側には、該リセット手段
のリセット電位により上昇した前記共通出力線の電位を
除去するための差分処理手段を設けてなるものである。
３又は第４のピーク検出装置において、信号が入力され
る前記第１バッファ手段の入力側にリセット手段が設け
られ、前記ダミー出力部の出力側には、該リセット手段
のリセット電位により上昇した前記共通出力線の電位を
除去するための差分処理手段を設けてなるものである。
【００１０】本発明の第６のピーク検出装置は、上記第
１〜第５のいずれかのピーク検出装置において、前記共
通出力線から出力される信号をクランプするクランプ手
段と、該クランプ手段からの信号電圧と基準電圧とを比
較する比較手段とを備えたものである。
１〜第５のいずれかのピーク検出装置において、前記共
通出力線から出力される信号をクランプするクランプ手
段と、該クランプ手段からの信号電圧と基準電圧とを比
較する比較手段とを備えたものである。
【００１１】なお、本願において、ピーク検出とは最大
値検出のみならず最小値検出も含まれる。
値検出のみならず最小値検出も含まれる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて詳細に説明する。なお、以下に説明する
実施形態は、最大値検出を行う装置に関するものである
が、図１１に示すように、第１及び第２のバッファ手段
を構成するＮＰＮトランジスタをＰＮＰトランジスタに
変更することで容易に最小値検出を行う装置を構成する
ことができる。 （実施形態１）図１は本発明のピーク検出装置の第１実
施形態を示す回路構成図である。
て図面を用いて詳細に説明する。なお、以下に説明する
実施形態は、最大値検出を行う装置に関するものである
が、図１１に示すように、第１及び第２のバッファ手段
を構成するＮＰＮトランジスタをＰＮＰトランジスタに
変更することで容易に最小値検出を行う装置を構成する
ことができる。 （実施形態１）図１は本発明のピーク検出装置の第１実
施形態を示す回路構成図である。
【００１３】本実施形態は信号入力端子ＩＮ1〜ＩＮ3の
３個あるピーク検出装置であり、それぞれの入力端子は
スイッチ手段Ｍ21〜Ｍ23を介して保持容量ＣＴ1〜ＣＴ3
及び第１のバッファ手段であるダーリントンタイプのエ
ミッタフォロア回路Ｑ11・Ｑ 21・Ｍ31〜Ｑ13・Ｑ23・Ｍ
33に接続されている。Ｍ11〜Ｍ13はリセット電圧源（電
圧ＶCL）に接続されたリセット手段である。
３個あるピーク検出装置であり、それぞれの入力端子は
スイッチ手段Ｍ21〜Ｍ23を介して保持容量ＣＴ1〜ＣＴ3
及び第１のバッファ手段であるダーリントンタイプのエ
ミッタフォロア回路Ｑ11・Ｑ 21・Ｍ31〜Ｑ13・Ｑ23・Ｍ
33に接続されている。Ｍ11〜Ｍ13はリセット電圧源（電
圧ＶCL）に接続されたリセット手段である。
【００１４】各第１のバッファ手段の出力側は第２のバ
ッファ手段であるＮＰＮトランジスタＱ31〜Ｑ33のベー
スに接続され、ＮＰＮトランジスタＱ31〜Ｑ33のエミッ
タは共通接続されて、アンプＡ1により適当なゲイン倍
され出力される。Ｍ41は所定電圧源（ここではＧＮＤ）
に接続されたリセット手段である。
ッファ手段であるＮＰＮトランジスタＱ31〜Ｑ33のベー
スに接続され、ＮＰＮトランジスタＱ31〜Ｑ33のエミッ
タは共通接続されて、アンプＡ1により適当なゲイン倍
され出力される。Ｍ41は所定電圧源（ここではＧＮＤ）
に接続されたリセット手段である。
【００１５】以下、上記ピーク検出装置の動作について
図１及び図２のタイミングチャートを用いて説明する。
図１及び図２のタイミングチャートを用いて説明する。
【００１６】まず、時刻ｔ1まで端子Ｐhi-ＣＬをHighレ
ベルにしリセット手段Ｍ11〜Ｍ13を導通状態として、保
持容量ＣＴ1〜ＣＴ3を電圧ＶCLにリセットしておく（こ
の時、端子Ｐhi-ＴもHighレベルとなってスイッチ手段
Ｍ21〜Ｍ23は導通状態となっている）。なおこの時、端
子Ｐhi-ＲＥＳがHighレベルに設定されており共通出力
線も所定のリセット電位を維持している。
ベルにしリセット手段Ｍ11〜Ｍ13を導通状態として、保
持容量ＣＴ1〜ＣＴ3を電圧ＶCLにリセットしておく（こ
の時、端子Ｐhi-ＴもHighレベルとなってスイッチ手段
Ｍ21〜Ｍ23は導通状態となっている）。なおこの時、端
子Ｐhi-ＲＥＳがHighレベルに設定されており共通出力
線も所定のリセット電位を維持している。
【００１７】次に、時刻ｔ2において、端子Ｐhi-ＲＥＳ
をHighレベルからLowレベルに下げると、トランジスタ
Ｑ31〜Ｑ33のエミッタ電流により出力電圧が持ち上が
る。
をHighレベルからLowレベルに下げると、トランジスタ
Ｑ31〜Ｑ33のエミッタ電流により出力電圧が持ち上が
る。
【００１８】その後、時刻ｔ3において、各入力端子Ｉ
Ｎ1〜ＩＮ3に信号が入力されると、スイッチ手段Ｍ21〜
Ｍ23を介してそれぞれの保持容量ＣＴ1〜ＣＴ3に信号が
読み出され、共通出力線の電位は、入力端子ＩＮ1〜Ｉ
Ｎ3に入力された信号のうち最大電圧に応じて上昇し、
アンプＡ1からは各信号源からの信号のピーク電圧が出
力される。これは、第２のバッファ手段となるＮＰＮト
ランジスタＱ31〜Ｑ33のベース電位は各信号源からの信
号の大きさによるので、共通出力線の電位が上昇する
と、ピークレベルの信号が入力されたトランジスタ以外
のトランジスタはベース・エミッタ間電圧の低下により
非導通状態となるからである。
Ｎ1〜ＩＮ3に信号が入力されると、スイッチ手段Ｍ21〜
Ｍ23を介してそれぞれの保持容量ＣＴ1〜ＣＴ3に信号が
読み出され、共通出力線の電位は、入力端子ＩＮ1〜Ｉ
Ｎ3に入力された信号のうち最大電圧に応じて上昇し、
アンプＡ1からは各信号源からの信号のピーク電圧が出
力される。これは、第２のバッファ手段となるＮＰＮト
ランジスタＱ31〜Ｑ33のベース電位は各信号源からの信
号の大きさによるので、共通出力線の電位が上昇する
と、ピークレベルの信号が入力されたトランジスタ以外
のトランジスタはベース・エミッタ間電圧の低下により
非導通状態となるからである。
【００１９】さらに各信号が立ち下がる直前の時刻ｔ4
において、端子Ｐhi-ＴをHighレベルからLowレベルに下
げ、スイッチ手段Ｍ21〜Ｍ23を非導通状態としてそれぞ
れの信号を保持容量ＣＴ1〜ＣＴ3に保持する。時刻ｔ5
において信号が立ち下がる。さらに時刻ｔ6において、
端子Ｐhi-ＲＥＳをLowレベルからHighレベルから立ち上
げて共通出力線をリセットする。
において、端子Ｐhi-ＴをHighレベルからLowレベルに下
げ、スイッチ手段Ｍ21〜Ｍ23を非導通状態としてそれぞ
れの信号を保持容量ＣＴ1〜ＣＴ3に保持する。時刻ｔ5
において信号が立ち下がる。さらに時刻ｔ6において、
端子Ｐhi-ＲＥＳをLowレベルからHighレベルから立ち上
げて共通出力線をリセットする。
【００２０】以上の動作により、共通出力線と接続され
るアンプＡ1からは各信号源からの信号のピーク電圧を
正確に出力することができる。
るアンプＡ1からは各信号源からの信号のピーク電圧を
正確に出力することができる。
【００２１】本実施形態のピーク検出装置では第２のバ
ッファ手段を介して第１のバッファ手段と接続している
ので、直接第１のバッファ手段に共通出力線が接続され
ず、ピーク値を出力する信号源の数が変わっても図１０
に示した従来のピーク検出装置のように出力値が異なる
ことはない。 （実施形態２）第１の実施形態において、信号出力時の
アンプＡ1の入力電圧は入力端子ＩＮ1〜ＩＮ3のピーク
信号電圧をＶPとすると、おおむね、ＶP−３Ｖ
BE（ＶBE：ＮＰＮトランジスタのベース・エミッタ間電
圧）であり、アンプＡ1の基準電圧をＶr efとすると、ア
ンプＡ1の出力電圧はゲインをＡとして、 ＶOUT＝Ａ（ＶP−３ＶBE）＋（１−Ａ）Ｖref となる。
ッファ手段を介して第１のバッファ手段と接続している
ので、直接第１のバッファ手段に共通出力線が接続され
ず、ピーク値を出力する信号源の数が変わっても図１０
に示した従来のピーク検出装置のように出力値が異なる
ことはない。 （実施形態２）第１の実施形態において、信号出力時の
アンプＡ1の入力電圧は入力端子ＩＮ1〜ＩＮ3のピーク
信号電圧をＶPとすると、おおむね、ＶP−３Ｖ
BE（ＶBE：ＮＰＮトランジスタのベース・エミッタ間電
圧）であり、アンプＡ1の基準電圧をＶr efとすると、ア
ンプＡ1の出力電圧はゲインをＡとして、 ＶOUT＝Ａ（ＶP−３ＶBE）＋（１−Ａ）Ｖref となる。
【００２２】従って、ゲインを数十倍以上の高い値に設
定した場合、また基準電源ＶrefをＩＣ内で作る場合
等、素子のバラツキ等でアンプＡ1の入出力レンジが、
大きく変動してしまうことがある。これを解決したのが
本実施形態である。
定した場合、また基準電源ＶrefをＩＣ内で作る場合
等、素子のバラツキ等でアンプＡ1の入出力レンジが、
大きく変動してしまうことがある。これを解決したのが
本実施形態である。
【００２３】図３は本発明のピーク検出装置の第２実施
形態を示す回路構成図である。
形態を示す回路構成図である。
【００２４】本実施形態は図１に示した実施形態の３つ
の信号入力端子ＩＮ1〜ＩＮ3に接続される回路に、さら
にダミー出力部を加えて、出力は３入力信号のピーク値
とダミー信号との差信号を出力するようにしたものであ
る。
の信号入力端子ＩＮ1〜ＩＮ3に接続される回路に、さら
にダミー出力部を加えて、出力は３入力信号のピーク値
とダミー信号との差信号を出力するようにしたものであ
る。
【００２５】図３において、スイッチ手段Ｍ24は一方の
端子がリセット電源（電圧ＶCL）に接続され、他方の端
子は保持容量ＣＴ4及び第１のバッファ手段であるダー
リントンタイプのエミッタフォロア回路Ｑ14・Ｑ24・Ｍ
34に接続されている。第１のバッファ手段の出力側は第
２のバッファ手段であるＮＰＮトランジスタＱ34のベー
スに接続され、ＮＰＮトランジスタＱ34のエミッタは共
通出力線とは別の出力線と接続され、アンプＡ2に接続
される。つまり、本実施形態は図１の実施形態のアンプ
Ａ2に接続される基準電源Ｖをダミー出力部からの出力
電圧で置き換えたものであり、その他の構成部材は図１
の実施形態のピーク検出装置と同じである。スイッチ手
段Ｍ24の導通・非導通動作はスイッチ手段Ｍ21〜Ｍ23と
同様に制御され、端子Ｐhi-ＲＥＳ２はHighレベルとさ
れている。なお、ここでは端子Ｐhi-ＲＥＳ２はHighレ
ベルとされているのでスイッチ手段Ｍ42は常に導通状態
にあり、ＤＣレベルの特性バラツキを除去するものとな
っているが、端子Ｐhi-ＲＥＳ２を必要に応じて非導通
状態として特性バラツキを除去するようにしてもよい。
端子がリセット電源（電圧ＶCL）に接続され、他方の端
子は保持容量ＣＴ4及び第１のバッファ手段であるダー
リントンタイプのエミッタフォロア回路Ｑ14・Ｑ24・Ｍ
34に接続されている。第１のバッファ手段の出力側は第
２のバッファ手段であるＮＰＮトランジスタＱ34のベー
スに接続され、ＮＰＮトランジスタＱ34のエミッタは共
通出力線とは別の出力線と接続され、アンプＡ2に接続
される。つまり、本実施形態は図１の実施形態のアンプ
Ａ2に接続される基準電源Ｖをダミー出力部からの出力
電圧で置き換えたものであり、その他の構成部材は図１
の実施形態のピーク検出装置と同じである。スイッチ手
段Ｍ24の導通・非導通動作はスイッチ手段Ｍ21〜Ｍ23と
同様に制御され、端子Ｐhi-ＲＥＳ２はHighレベルとさ
れている。なお、ここでは端子Ｐhi-ＲＥＳ２はHighレ
ベルとされているのでスイッチ手段Ｍ42は常に導通状態
にあり、ＤＣレベルの特性バラツキを除去するものとな
っているが、端子Ｐhi-ＲＥＳ２を必要に応じて非導通
状態として特性バラツキを除去するようにしてもよい。
【００２６】これにより、各デバイスの特性バラツキを
自己補正することができ、安定した出力ＤＣレベルを得
ることができる。 （実施形態３）図４は本発明のピーク検出装置の第３実
施形態を示す回路構成図である。本実施形態は図３に示
した実施形態のピーク検出装置のそれぞれの信号入力線
に容量を付加し、信号源から時系列的に２つの信号が入
力端子に入力された場合に、これらの信号を差分処理し
差分信号のピークを出力するようにしたものである。な
お、それぞれの信号入力線に容量を付加することは図１
に示した実施形態のピーク検出装置に行なってもよいこ
とは勿論である。
自己補正することができ、安定した出力ＤＣレベルを得
ることができる。 （実施形態３）図４は本発明のピーク検出装置の第３実
施形態を示す回路構成図である。本実施形態は図３に示
した実施形態のピーク検出装置のそれぞれの信号入力線
に容量を付加し、信号源から時系列的に２つの信号が入
力端子に入力された場合に、これらの信号を差分処理し
差分信号のピークを出力するようにしたものである。な
お、それぞれの信号入力線に容量を付加することは図１
に示した実施形態のピーク検出装置に行なってもよいこ
とは勿論である。
【００２７】図４に示すように、信号入力端子ＩＮ1〜
ＩＮ3には容量ＣＣ1〜ＣＣ3が接続されている。以下、
信号入力端子ＩＮ1に２つの信号が時系列的に入力され
たとして、差分処理動作について説明する。なお、容量
ＣＣ1の信号入力端子側の電極をＡ，出力側の電極をＢ
とする。
ＩＮ3には容量ＣＣ1〜ＣＣ3が接続されている。以下、
信号入力端子ＩＮ1に２つの信号が時系列的に入力され
たとして、差分処理動作について説明する。なお、容量
ＣＣ1の信号入力端子側の電極をＡ，出力側の電極をＢ
とする。
【００２８】まず、リセット手段Ｍ11を導通状態とし
て、容量ＣＣ1の電極Ｂをリセット電位ＶCLとし、容量
ＣＣ1の電極Ａに第１の信号を入力しその電位をＶ1とす
る。次にリセット手段Ｍ11を非導通状態として、容量Ｃ
Ｃ1の電極Ｂを浮遊状態とする。次に容量ＣＣ1の電極Ａ
側の信号が一旦リセット（ＧＮＤ電位）されると、電極
Ｂの電圧はＶCL−Ｖ1となり、その後、第２の信号
（Ｖ2）が入力されると、容量ＣＣ1の電極Ｂの電位もこ
の変動電位分上昇し、その電位はＶCL−Ｖ1＋Ｖ2とな
る。ここで、ＶCLは任意に設定できるものであるから、
結果的に−Ｖ1＋Ｖ2の信号を容量ＣＣ1から出力するこ
とができる。ここで、信号源を光センサとし、第１の信
号を光センサからのノイズ、第２の信号をこのノイズを
含むセンサ信号とすると、容量ＣＣ1からはノイズ成分
が除去されたセンサ信号を出力することができることに
なる。
て、容量ＣＣ1の電極Ｂをリセット電位ＶCLとし、容量
ＣＣ1の電極Ａに第１の信号を入力しその電位をＶ1とす
る。次にリセット手段Ｍ11を非導通状態として、容量Ｃ
Ｃ1の電極Ｂを浮遊状態とする。次に容量ＣＣ1の電極Ａ
側の信号が一旦リセット（ＧＮＤ電位）されると、電極
Ｂの電圧はＶCL−Ｖ1となり、その後、第２の信号
（Ｖ2）が入力されると、容量ＣＣ1の電極Ｂの電位もこ
の変動電位分上昇し、その電位はＶCL−Ｖ1＋Ｖ2とな
る。ここで、ＶCLは任意に設定できるものであるから、
結果的に−Ｖ1＋Ｖ2の信号を容量ＣＣ1から出力するこ
とができる。ここで、信号源を光センサとし、第１の信
号を光センサからのノイズ、第２の信号をこのノイズを
含むセンサ信号とすると、容量ＣＣ1からはノイズ成分
が除去されたセンサ信号を出力することができることに
なる。
【００２９】図５は入力端子ＩＮ1〜ＩＮ3にノイズとノ
イズを含むセンサ信号とが順次入力された場合のタイミ
ングチャートを示す図である。
イズを含むセンサ信号とが順次入力された場合のタイミ
ングチャートを示す図である。
【００３０】ノイズとノイズを含むセンサ信号とを時系
列的に出力する光センサとしては、例えば図６（ａ）に
示すバイポーラ型センサ、図６（ｂ），（ｃ）に示すＭ
ＯＳ型センサある。バイポーラ型センサはベースに光電
変換された電荷を蓄積し、エミッタから蓄積された電荷
に対応する信号を読み出すセンサであり、ＭＯＳ型セン
サはゲートに光電変換された電荷を蓄積し、ソースから
蓄積された電荷に対応する信号を読み出すセンサであ
る。なお図６（ｂ），（ｃ）の出力形式はそれぞれソー
スフォロア、反転増幅アンプとなっている。
列的に出力する光センサとしては、例えば図６（ａ）に
示すバイポーラ型センサ、図６（ｂ），（ｃ）に示すＭ
ＯＳ型センサある。バイポーラ型センサはベースに光電
変換された電荷を蓄積し、エミッタから蓄積された電荷
に対応する信号を読み出すセンサであり、ＭＯＳ型セン
サはゲートに光電変換された電荷を蓄積し、ソースから
蓄積された電荷に対応する信号を読み出すセンサであ
る。なお図６（ｂ），（ｃ）の出力形式はそれぞれソー
スフォロア、反転増幅アンプとなっている。
【００３１】図６（ａ）に示したバイポーラ型センサに
おいては、まず、ＰチャネルＭＯＳ型トランジスタＭ0
を導通させてベース電位を所定の電位とし、さらにエミ
ッタを固定電位とし、容量Ｃを介してベース電位を上昇
させバイポーラトランジスタＴｒのベース・エミッタ間
を順バイアスとすることによりリフレッシュを行ない
（リフレッシュ動作）、次にエミッタを固定電源と切り
離し、再び容量Ｃを介してベース電位を上昇し、エミッ
タからノイズを読み出す（ノイズ読出し動作）、次に再
度リフレッシュを行い（リフレッシュ動作）、次にベー
スに光電変換された電荷を蓄積し（蓄積動作）、次にノ
イズ読出し動作と同様な動作で、エミッタから蓄積され
た電荷に対応する信号を読み出す（信号読出し動作）。
おいては、まず、ＰチャネルＭＯＳ型トランジスタＭ0
を導通させてベース電位を所定の電位とし、さらにエミ
ッタを固定電位とし、容量Ｃを介してベース電位を上昇
させバイポーラトランジスタＴｒのベース・エミッタ間
を順バイアスとすることによりリフレッシュを行ない
（リフレッシュ動作）、次にエミッタを固定電源と切り
離し、再び容量Ｃを介してベース電位を上昇し、エミッ
タからノイズを読み出す（ノイズ読出し動作）、次に再
度リフレッシュを行い（リフレッシュ動作）、次にベー
スに光電変換された電荷を蓄積し（蓄積動作）、次にノ
イズ読出し動作と同様な動作で、エミッタから蓄積され
た電荷に対応する信号を読み出す（信号読出し動作）。
【００３２】図６（ｂ）に示すＭＯＳ型センサにおいて
は、まず、ＭＯＳトランジタＭ1及びＭＯＳトランジタ
Ｍ4がＯＮ状態となって、フォトダイオードＤ1及びＭＯ
ＳトランジスタＭ2のゲートに残留する電荷がリセット
され（リセット動作）、次にＭＯＳトランジタＭ1及び
ＭＯＳトランジタＭ4がＯＦＦ状態、ＭＯＳトランジタ
Ｍ3及びＭＯＳトランジタＭ5がＯＮ状態となって、ＭＯ
ＳトランジスタＭ2，Ｍ3，Ｍ5で構成されるアンプ（ソ
ース・フォロア）により、リセット直後の信号（ノイ
ズ）が読み出される（ノイズ読出し動作）、次に再度リ
セットを行い（リセット動作）、次にＭＯＳトランジタ
Ｍ1がＯＦＦ状態となり、ＭＯＳトランジスタＭ2のゲー
トにフォトダイオードＤ1で光電変換された電荷が蓄積
され（蓄積動作）、次にノイズ読出し動作と同様な動作
で、ＭＯＳトランジスタＭ2のゲートに蓄積された電荷
に対応する電流が流れて信号が読み出される（信号読出
し動作）。
は、まず、ＭＯＳトランジタＭ1及びＭＯＳトランジタ
Ｍ4がＯＮ状態となって、フォトダイオードＤ1及びＭＯ
ＳトランジスタＭ2のゲートに残留する電荷がリセット
され（リセット動作）、次にＭＯＳトランジタＭ1及び
ＭＯＳトランジタＭ4がＯＦＦ状態、ＭＯＳトランジタ
Ｍ3及びＭＯＳトランジタＭ5がＯＮ状態となって、ＭＯ
ＳトランジスタＭ2，Ｍ3，Ｍ5で構成されるアンプ（ソ
ース・フォロア）により、リセット直後の信号（ノイ
ズ）が読み出される（ノイズ読出し動作）、次に再度リ
セットを行い（リセット動作）、次にＭＯＳトランジタ
Ｍ1がＯＦＦ状態となり、ＭＯＳトランジスタＭ2のゲー
トにフォトダイオードＤ1で光電変換された電荷が蓄積
され（蓄積動作）、次にノイズ読出し動作と同様な動作
で、ＭＯＳトランジスタＭ2のゲートに蓄積された電荷
に対応する電流が流れて信号が読み出される（信号読出
し動作）。
【００３３】図６（ｃ）に示すＭＯＳ型センサにおいて
は、まず、ＭＯＳトランジタＭ1及びＭＯＳトランジタ
Ｍ4がＯＮ状態となって、フォトダイオードＤ1及びＭＯ
ＳトランジスタＭ3のゲートに残留する電荷がリセット
され（リセット動作）、次にＭＯＳトランジタＭ1及び
ＭＯＳトランジタＭ4がＯＦＦ状態、ＭＯＳトランジタ
Ｍ2及びＭＯＳトランジタＭ5がＯＮ状態となって、ＭＯ
ＳトランジスタＭ2，Ｍ3，Ｍ5で構成される反転アンプ
によりリセット直後の信号（ノイズ）が読み出される
（ノイズ読出し動作）、次に再度リセットを行い（リセ
ット動作）、次にＭＯＳトランジタＭ1がＯＦＦ状態と
なり、ＭＯＳトランジスタＭ3のゲートにフォトダイオ
ードＤ1で光電変換された電荷が蓄積され（蓄積動
作）、次にノイズ読出し動作と同様な動作で、ＭＯＳト
ランジスタＭ3のゲートに蓄積された電荷に対応する電
流が流れて信号が読み出される（信号読出し動作）。
は、まず、ＭＯＳトランジタＭ1及びＭＯＳトランジタ
Ｍ4がＯＮ状態となって、フォトダイオードＤ1及びＭＯ
ＳトランジスタＭ3のゲートに残留する電荷がリセット
され（リセット動作）、次にＭＯＳトランジタＭ1及び
ＭＯＳトランジタＭ4がＯＦＦ状態、ＭＯＳトランジタ
Ｍ2及びＭＯＳトランジタＭ5がＯＮ状態となって、ＭＯ
ＳトランジスタＭ2，Ｍ3，Ｍ5で構成される反転アンプ
によりリセット直後の信号（ノイズ）が読み出される
（ノイズ読出し動作）、次に再度リセットを行い（リセ
ット動作）、次にＭＯＳトランジタＭ1がＯＦＦ状態と
なり、ＭＯＳトランジスタＭ3のゲートにフォトダイオ
ードＤ1で光電変換された電荷が蓄積され（蓄積動
作）、次にノイズ読出し動作と同様な動作で、ＭＯＳト
ランジスタＭ3のゲートに蓄積された電荷に対応する電
流が流れて信号が読み出される（信号読出し動作）。
【００３４】以上、ノイズとノイズを含むセンサ信号と
を時系列的に出力する光センサについて説明したが、か
かる光センサはノイズ読出しが不要であれば上記ノイズ
読出し動作とその後のリセット動作（またはリフレッシ
ュ動作）を省くことができる。その場合、実施形態１，
２の信号源としても用いることができることは勿論であ
る。 （実施形態４）図７は本発明のピーク検出装置の第４実
施形態を示す回路構成図である。本実施形態は、図４に
示した実施形態のピーク検出装置において、まず端子Ｐ
hi-ＲＥＳをLowレベルにした時出力電圧が上昇し、さら
にその後信号成分が読み出される為、ダミーセルの出力
と信号出力の電圧差が大きく、後段のゲインアンプのゲ
インが数１０倍と高い場合、アンプが飽和してしまうこ
とがある。図７に示すように、本実施形態ではリセット
電圧源とダミー出力部の出力線とを二つの直列抵抗を介
して接続しバッファアンプに抵抗分割して接続すること
により、ダミーセルの出力を持ち上げ、両者の差電圧を
小さくし、アンプの飽和を防いでいる。
を時系列的に出力する光センサについて説明したが、か
かる光センサはノイズ読出しが不要であれば上記ノイズ
読出し動作とその後のリセット動作（またはリフレッシ
ュ動作）を省くことができる。その場合、実施形態１，
２の信号源としても用いることができることは勿論であ
る。 （実施形態４）図７は本発明のピーク検出装置の第４実
施形態を示す回路構成図である。本実施形態は、図４に
示した実施形態のピーク検出装置において、まず端子Ｐ
hi-ＲＥＳをLowレベルにした時出力電圧が上昇し、さら
にその後信号成分が読み出される為、ダミーセルの出力
と信号出力の電圧差が大きく、後段のゲインアンプのゲ
インが数１０倍と高い場合、アンプが飽和してしまうこ
とがある。図７に示すように、本実施形態ではリセット
電圧源とダミー出力部の出力線とを二つの直列抵抗を介
して接続しバッファアンプに抵抗分割して接続すること
により、ダミーセルの出力を持ち上げ、両者の差電圧を
小さくし、アンプの飽和を防いでいる。
【００３５】例えば実施形態１のピーク検出装置の動作
を示した図２の時刻ｔ2からは、端子Ｐhi-ＲＥＳがlow
レベルとなり、トランジスタＱ31〜Ｑ33のエミッタ電流
により出力電圧が持ち上がる。しかし、本実施形態では
リセット電圧が抵抗分割されて出力電圧が作られ、両出
力電圧の差信号が出力されるので、トランジスタＱ31〜
Ｑ33のエミッタ電流により上昇した出力電圧分を除去す
ることができる。 （実施形態５）図８は本発明のピーク検出装置の第５実
施形態を示す回路構成図である。図８は図７に示した第
４実施形態のピーク検出装置の最終出力段に容量ＣCL、
ＭＯＳトランジスタＭCLから構成されるクランプ回路
と、このクランプ回路の出力にコンパレータＣ1が接続
されている。
を示した図２の時刻ｔ2からは、端子Ｐhi-ＲＥＳがlow
レベルとなり、トランジスタＱ31〜Ｑ33のエミッタ電流
により出力電圧が持ち上がる。しかし、本実施形態では
リセット電圧が抵抗分割されて出力電圧が作られ、両出
力電圧の差信号が出力されるので、トランジスタＱ31〜
Ｑ33のエミッタ電流により上昇した出力電圧分を除去す
ることができる。 （実施形態５）図８は本発明のピーク検出装置の第５実
施形態を示す回路構成図である。図８は図７に示した第
４実施形態のピーク検出装置の最終出力段に容量ＣCL、
ＭＯＳトランジスタＭCLから構成されるクランプ回路
と、このクランプ回路の出力にコンパレータＣ1が接続
されている。
【００３６】ＭＯＳトランジスタＭCLのゲートに接続さ
れる端子Ｐhi-ＳＨには、端子Ｐhi-ＣＬに印加される制
御信号（リセット信号）と同じ制御信号が印加される。
すなわち、保持容量ＣＴ1〜ＣＴ3等のリセット時に容量
ＣCLの出力側（コンパレータＣ1への接続側）の電位は
ＶREF2とされ、信号出力時にはノイズ成分が除去された
信号のピーク電圧がクランプされて、コンパレータＣ1
に入力される。コンパレータＣ1ではクランプされたピ
ーク電圧と基準電圧ＶXとが比較され、両電圧の高低に
より出力状態がオンまたはオフ状態となるので、ピーク
電圧が基準電圧Ｖ Xを超えたか否かを検出できる。した
がって、本実施形態のピーク検出装置はディテクターと
しての用途に好適に用いられる。なお、本実施形態は実
施形態４のピーク検出装置の最終出力段にクランプ回
路、コンパレータを接続した場合を示したが、実施形態
１〜３のピーク検出装置の最終出力段にクランプ回路、
コンパレータを接続してもよいことは勿論である。 （実施形態６）本実施形態は第５実施形態のピーク検出
装置に改良を加えたものである。図９は本実施形態のピ
ーク検出装置のタイミングチャートである。
れる端子Ｐhi-ＳＨには、端子Ｐhi-ＣＬに印加される制
御信号（リセット信号）と同じ制御信号が印加される。
すなわち、保持容量ＣＴ1〜ＣＴ3等のリセット時に容量
ＣCLの出力側（コンパレータＣ1への接続側）の電位は
ＶREF2とされ、信号出力時にはノイズ成分が除去された
信号のピーク電圧がクランプされて、コンパレータＣ1
に入力される。コンパレータＣ1ではクランプされたピ
ーク電圧と基準電圧ＶXとが比較され、両電圧の高低に
より出力状態がオンまたはオフ状態となるので、ピーク
電圧が基準電圧Ｖ Xを超えたか否かを検出できる。した
がって、本実施形態のピーク検出装置はディテクターと
しての用途に好適に用いられる。なお、本実施形態は実
施形態４のピーク検出装置の最終出力段にクランプ回
路、コンパレータを接続した場合を示したが、実施形態
１〜３のピーク検出装置の最終出力段にクランプ回路、
コンパレータを接続してもよいことは勿論である。 （実施形態６）本実施形態は第５実施形態のピーク検出
装置に改良を加えたものである。図９は本実施形態のピ
ーク検出装置のタイミングチャートである。
【００３７】同図に示すように、本実施形態ではノイズ
読出しを２回行っており、はじめのノイズ読出しは容量
ＣＣ1〜ＣＣ3及び容量ＣＴ1〜ＣＴ3にノイズ信号を保持
するためのものであり、次のノイズ読出しは、コンパレ
ータＣ1の前段のクランプ回路のクランプ電圧を決める
為のものである。本実施形態におけるピーク検出装置の
回路構成は図８の回路構成と同じである。
読出しを２回行っており、はじめのノイズ読出しは容量
ＣＣ1〜ＣＣ3及び容量ＣＴ1〜ＣＴ3にノイズ信号を保持
するためのものであり、次のノイズ読出しは、コンパレ
ータＣ1の前段のクランプ回路のクランプ電圧を決める
為のものである。本実施形態におけるピーク検出装置の
回路構成は図８の回路構成と同じである。
【００３８】図５ではノイズ読出し時と、ノイズを含む
センサ信号の読出し時において、出力端子ＯＵＴの波形
が異なり、前者はＶAからＶBへの読出し、後者はＶCか
らＶDへの読出しである（センサ信号が０場合はＶB＝Ｖ
D）。アンプ前段のＮＰＮトランジスタＱ31〜Ｑ33のエ
ミッタ電圧もこれと相似形であり、従って、両者でトラ
ンジスタの動作領域が異なり、センサ信号が微小な場
合、これに基づく検出エラーが発生することも考えられ
る。本実施形態では両者の信号読出しの間にノイズ読出
しを追加し、この時の出力電圧をもとに、最終段でコン
パレート動作を行うようにしたものであり、２回目のノ
イズ読出しとノイズを含むセンサ信号読み出し時におけ
るＱ31〜Ｑ33を含めた読出し回路の動作点は一致し正確
な検出が行える。
センサ信号の読出し時において、出力端子ＯＵＴの波形
が異なり、前者はＶAからＶBへの読出し、後者はＶCか
らＶDへの読出しである（センサ信号が０場合はＶB＝Ｖ
D）。アンプ前段のＮＰＮトランジスタＱ31〜Ｑ33のエ
ミッタ電圧もこれと相似形であり、従って、両者でトラ
ンジスタの動作領域が異なり、センサ信号が微小な場
合、これに基づく検出エラーが発生することも考えられ
る。本実施形態では両者の信号読出しの間にノイズ読出
しを追加し、この時の出力電圧をもとに、最終段でコン
パレート動作を行うようにしたものであり、２回目のノ
イズ読出しとノイズを含むセンサ信号読み出し時におけ
るＱ31〜Ｑ33を含めた読出し回路の動作点は一致し正確
な検出が行える。
【００３９】以下、本実施形態のピーク検出装置の動作
について図８及び図９を用いて説明する。なお、ここで
は簡易化のためダミー出力部の動作は省略する。
について図８及び図９を用いて説明する。なお、ここで
は簡易化のためダミー出力部の動作は省略する。
【００４０】図９に示すように、端子Ｐhi-ＣＬ，端子
Ｐhi-ＴがHighレベルでリセット手段Ｍ11〜Ｍ13，スイ
ッチ手段Ｍ21〜Ｍ23が導通状態にある時刻ｔ2におい
て、はじめのノイズ読出しを行うと、容量ＣＣ1〜ＣＣ3
の出力側及び容量ＣＴ1〜ＣＴ3はリセット電位ＶCL、容
量ＣＣ1〜ＣＣ3の入力側はノイズ電位（ここではＶ1と
する。）に設定される。この時、端子Ｐhi-ＲＥＳはlow
レベルであり、トランジスタＱ31〜Ｑ33のエミッタ電流
によりアンプＡ1の出力電圧が持ち上がる。
Ｐhi-ＴがHighレベルでリセット手段Ｍ11〜Ｍ13，スイ
ッチ手段Ｍ21〜Ｍ23が導通状態にある時刻ｔ2におい
て、はじめのノイズ読出しを行うと、容量ＣＣ1〜ＣＣ3
の出力側及び容量ＣＴ1〜ＣＴ3はリセット電位ＶCL、容
量ＣＣ1〜ＣＣ3の入力側はノイズ電位（ここではＶ1と
する。）に設定される。この時、端子Ｐhi-ＲＥＳはlow
レベルであり、トランジスタＱ31〜Ｑ33のエミッタ電流
によりアンプＡ1の出力電圧が持ち上がる。
【００４１】次に、時刻ｔ3で端子Ｐhi-ＣＬがLowレベ
ル、時刻ｔ4でノイズ読出しが終了し入力端子ＩＮ1〜Ｉ
Ｎ3がＧＮＤ電位となると、容量ＣＣ1〜ＣＣ3の入力側
はＧＮＤ電位、容量ＣＣ1〜ＣＣ3の出力側及び容量ＣＴ
1〜ＣＴ3は（ＶCL−Ｖ1）電位となる。アンプＡ1の出力
電位もこの電位変動に対応して下降する。
ル、時刻ｔ4でノイズ読出しが終了し入力端子ＩＮ1〜Ｉ
Ｎ3がＧＮＤ電位となると、容量ＣＣ1〜ＣＣ3の入力側
はＧＮＤ電位、容量ＣＣ1〜ＣＣ3の出力側及び容量ＣＴ
1〜ＣＴ3は（ＶCL−Ｖ1）電位となる。アンプＡ1の出力
電位もこの電位変動に対応して下降する。
【００４２】次に端子Ｐhi-ＲＥＳがHighレベルとなる
が、本実施形態ではコンパレータＣ1の前段のクランプ
回路のクランプ電圧を決める為に、再度ノイズ読出しを
行う。すなわち、端子Ｐhi-ＲＥＳをLowレベルとし、再
度ノイズ読出しを行うと容量ＣＣ1〜ＣＣ3の入力側はノ
イズ電位Ｖ1に設定され、容量ＣＣ1〜ＣＣ3の出力側及
び容量ＣＴ1〜ＣＴ3はＶCL電位となる。アンプＡ1の出
力電位もこの電位変動に対応して上昇するが、この時、
端子Ｐhi-ＳＨをLowレベルとすると、容量ＣCLの出力側
の電位はＶREF2に設定され、クランプ電圧が規定され
る。
が、本実施形態ではコンパレータＣ1の前段のクランプ
回路のクランプ電圧を決める為に、再度ノイズ読出しを
行う。すなわち、端子Ｐhi-ＲＥＳをLowレベルとし、再
度ノイズ読出しを行うと容量ＣＣ1〜ＣＣ3の入力側はノ
イズ電位Ｖ1に設定され、容量ＣＣ1〜ＣＣ3の出力側及
び容量ＣＴ1〜ＣＴ3はＶCL電位となる。アンプＡ1の出
力電位もこの電位変動に対応して上昇するが、この時、
端子Ｐhi-ＳＨをLowレベルとすると、容量ＣCLの出力側
の電位はＶREF2に設定され、クランプ電圧が規定され
る。
【００４３】その後、２回目のノイズ読出しが終了する
と、容量ＣＣ1〜ＣＣ3の入力側はＧＮＤ電位、容量ＣＣ
1〜ＣＣ3の出力側及び容量ＣＴ1〜ＣＴ3は（ＶCL−
Ｖ1）電位となる。アンプＡ1の出力電位もこの電位変動
に対応して下降する。また、容量ＣCLの出力側の電位は
ＶREF2−Ｖ1になる。そして、ノイズを含む信号が読み
出されると、容量ＣCLの出力側の電位はＶREF2−Ｖ1＋
Ｖ2となる。つまり、２回目のノイズ読出し時とノイズ
を含む信号の読出し時において、容量ＣＴ1〜ＣＴ3の電
位を全く同じにすることができるため、微小な信号をも
正確に検出することができる。
と、容量ＣＣ1〜ＣＣ3の入力側はＧＮＤ電位、容量ＣＣ
1〜ＣＣ3の出力側及び容量ＣＴ1〜ＣＴ3は（ＶCL−
Ｖ1）電位となる。アンプＡ1の出力電位もこの電位変動
に対応して下降する。また、容量ＣCLの出力側の電位は
ＶREF2−Ｖ1になる。そして、ノイズを含む信号が読み
出されると、容量ＣCLの出力側の電位はＶREF2−Ｖ1＋
Ｖ2となる。つまり、２回目のノイズ読出し時とノイズ
を含む信号の読出し時において、容量ＣＴ1〜ＣＴ3の電
位を全く同じにすることができるため、微小な信号をも
正確に検出することができる。
【００４４】
【発明の効果】以上説明したように、本発明のピーク検
出装置によれば、複数の信号源からの信号のピーク値を
検出する場合に、ピーク検出精度を向上させることがで
きる。
出装置によれば、複数の信号源からの信号のピーク値を
検出する場合に、ピーク検出精度を向上させることがで
きる。
【図１】本発明のピーク検出装置の第１実施形態を示す
回路構成図である。
回路構成図である。
【図２】上記ピーク検出装置の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図３】本発明のピーク検出装置の第２実施形態を示す
回路構成図である。
回路構成図である。
【図４】本発明のピーク検出装置の第３実施形態を示す
回路構成図である。
回路構成図である。
【図５】入力端子ＩＮ1〜ＩＮ3にノイズとノイズを含む
センサ信号が入力された場合のタイミングチャートを示
す図である。
センサ信号が入力された場合のタイミングチャートを示
す図である。
【図６】ノイズとノイズを含むセンサ信号とを時系列的
に出力する光センサの構成を示す図である。
に出力する光センサの構成を示す図である。
【図７】本発明のピーク検出装置の第４実施形態を示す
回路構成図である。
回路構成図である。
【図８】本発明のピーク検出装置の第５実施形態を示す
回路構成図である。
回路構成図である。
【図９】本発明の第６実施形態のピーク検出装置のタイ
ミングチャートである。
ミングチャートである。
【図１０】従来のピーク検出装置の回路構成図である。
【図１１】最小値検出を行う場合のピーク検出装置の一
部回路構成図である。
部回路構成図である。
ＩＮ1〜ＩＮ3 信号入力端子 Ｍ21〜Ｍ24 スイッチ手段 ＣＴ1〜ＣＴ4 保持容量 Ｑ12・Ｑ21・Ｍ31〜Ｑ14・Ｑ24・Ｍ34 第１のバッファ
手段 Ｍ11〜Ｍ13 リセット手段 Ｍ41，Ｍ42 スイッチ手段 ＣＣ1〜ＣＣ3 容量 Ａ1，Ａ2 アンプ
手段 Ｍ11〜Ｍ13 リセット手段 Ｍ41，Ｍ42 スイッチ手段 ＣＣ1〜ＣＣ3 容量 Ａ1，Ａ2 アンプ
Claims (6)
- 【請求項１】 それぞれ信号が入力される、複数の第１
バッファ手段と、該複数の第１バッファ手段にそれぞれ
接続される複数の第２バッファ手段と、該複数の第２バ
ッファ手段の出力側を共通接続する共通出力線と、を備
えたピーク検出装置。 - 【請求項２】 請求項１に記載のピーク検出装置におい
て、前記複数の第１バッファ手段はエミッタフォロア回
路から構成されてなるピーク検出装置。 - 【請求項３】 請求項１又は請求項２に記載のピーク検
出装置において、電圧源と接続される第１バッファ手段
と、該第１バッファ手段と接続される第２バッファ手段
とを有するダミー出力部を設け、前記共通出力線からの
出力と該ダミー出力部からの出力とを差分処理してなる
ピーク検出装置。 - 【請求項４】 請求項１〜請求項３のいずれかの請求項
に記載のピーク検出装置において、信号が入力される各
第１バッファ手段の入力側には容量が直列に接続され、
該第１バッファ手段の入力側と該容量との間にはリセッ
ト手段が接続されていることを特徴とするピーク検出装
置。 - 【請求項５】 請求項３又は請求項４に記載のピーク検
出装置において、信号が入力される前記第１バッファ手
段の入力側にリセット手段が設けられ、前記ダミー出力
部の出力側には、該リセット手段のリセット電位により
上昇した前記共通出力線の電位を除去するための差分処
理手段を設けてなるピーク検出装置。 - 【請求項６】 請求項１〜請求項５のいずれかの請求項
に記載のピーク検出装置において、前記共通出力線から
出力される信号をクランプするクランプ手段と、該クラ
ンプ手段からの信号電圧と基準電圧とを比較する比較手
段とを備えたピーク検出装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8015676A JPH09211037A (ja) | 1996-01-31 | 1996-01-31 | ピーク検出装置 |
| US08/789,871 US5942920A (en) | 1996-01-31 | 1997-01-28 | Dual buffer peak detecting apparatus |
| EP97300558A EP0788229B1 (en) | 1996-01-31 | 1997-01-29 | Peak detecting apparatus |
| DE69739452T DE69739452D1 (de) | 1996-01-31 | 1997-01-29 | Spitzenwertermittlungsgerät |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8015676A JPH09211037A (ja) | 1996-01-31 | 1996-01-31 | ピーク検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09211037A true JPH09211037A (ja) | 1997-08-15 |
Family
ID=11895361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8015676A Pending JPH09211037A (ja) | 1996-01-31 | 1996-01-31 | ピーク検出装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5942920A (ja) |
| EP (1) | EP0788229B1 (ja) |
| JP (1) | JPH09211037A (ja) |
| DE (1) | DE69739452D1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6781624B1 (en) * | 1998-07-30 | 2004-08-24 | Canon Kabushiki Kaisha | Signal processing apparatus |
| US6870358B2 (en) * | 2001-12-31 | 2005-03-22 | Baes Systems Information And Electronic Systems Integration Inc. | Methods and apparatuses for peak detection among multiple signals |
| EP2063671B1 (en) | 2007-11-22 | 2012-06-06 | Yamaha Corporation | Amplifier system |
| CN109633245B (zh) * | 2019-01-15 | 2020-12-01 | 电子科技大学 | 一种新型峰值检测电路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3719895A (en) * | 1971-03-11 | 1973-03-06 | Northern Electric Co | Automatic gain control circuit |
| US4942314A (en) * | 1987-09-18 | 1990-07-17 | Sanyo Electric Co., Ltd. | Peak holding circuit for a color television receiver |
| US4937670A (en) * | 1989-01-31 | 1990-06-26 | Rca Licensing Corporation | Peak detector with feedback |
| JP2958992B2 (ja) * | 1989-10-31 | 1999-10-06 | 日本電気株式会社 | 半導体集積回路 |
| US5302863A (en) * | 1993-01-29 | 1994-04-12 | Hewlett-Packard Company | CMOS peak amplitude detector |
-
1996
- 1996-01-31 JP JP8015676A patent/JPH09211037A/ja active Pending
-
1997
- 1997-01-28 US US08/789,871 patent/US5942920A/en not_active Expired - Fee Related
- 1997-01-29 DE DE69739452T patent/DE69739452D1/de not_active Expired - Lifetime
- 1997-01-29 EP EP97300558A patent/EP0788229B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0788229B1 (en) | 2009-06-17 |
| EP0788229A2 (en) | 1997-08-06 |
| EP0788229A3 (en) | 1998-07-29 |
| US5942920A (en) | 1999-08-24 |
| DE69739452D1 (de) | 2009-07-30 |
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| US3985954A (en) | DC level control circuit | |
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