JPH09135132A - 増幅回路 - Google Patents

Abstract

(57)【要約】 【課題】 電源変動の周波数の高低に関わらずＳＶＲＲ
を改善する。 【解決手段】 制御電極の電位に応じて他の二電極間の
導通をオンオフするＭＯＳスイッチの二電極の一方を直
接若しくは抵抗素子を介して第１の入力に接続する差動
増幅器を有する増幅回路において、差動増幅器の第２の
入力と高電位電源との間に接続した第１の容量要素と、
差動増幅器の第２の入力と低電位電源との間に接続した
第２の容量要素と、差動増幅器の第２の入力と基準電源
との間に接続した抵抗要素と、を備える。電源電圧の変
動分は、第１の容量要素又は第２の容量要素を通して差
動増幅器の他方入力にも加えられるため、差動増幅器の
同相成分除去効果によって、変動分が打ち消され、増幅
度の変化が抑制される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、増幅回路に関し、
特に、差動増幅器を有する増幅回路に関する。

【０００２】

【従来の技術】一般に、差動増幅器（典型的にはオペア
ンプ）を有する増幅回路の増幅度Ａ_NFは、例えば、図５
に示す基本的な反転増幅回路の場合、−Ｒｆ／Ｒｓで与
えられる。ここに、Ｒｓは入力抵抗、Ｒｆはフィードバ
ック抵抗である。Ｒｓ＝ＲｆにするとＡ_NF＝１の反転増
幅回路が得られ、あるいは、Ｒｆ／Ｒｓ＝ｎにするとＡ
_NF＝−ｎの反転増幅回路が得られる。すなわち、Ｒｓと
Ｒｆの値（抵抗値）に応じた常に一定のＡ_NFが得られ
る。

【０００３】一方、可変増幅度の要求に応えるために、
図６のような構成が用いられることがある。これは、直
列に接続された複数（図では便宜的に３個）の抵抗Ｒ_s1
〜Ｒ _s3およびＲ_f1〜Ｒ_f3でＲｓとＲｆを構成し、さら
に、ＲｓおよびＲｆの抵抗値を複数のＭＯＳスイッチＳ
_s1、Ｓ_s2およびＳ_f1、Ｓ_f2のオンオフで加減調節できる
ようしたものである。

【０００４】このような構成において、Ｒ_s1〜Ｒ_s3、Ｒ
_f1〜Ｒ_f3の抵抗値を適切に設定しておけば、ＭＯＳスイ
ッチＳ_s1、Ｓ_s2およびＳ_f1、Ｓ_f2のオンオフの組合せ数
に応じた多段の増幅度が容易に得られる。

【０００５】

【発明が解決しようとする課題】しかしながら、上述の
多段増幅度が得られる増幅回路にあっては、差動増幅器
の一方入力（図６では負相入力）にＭＯＳスイッチを接
続していたため、電源電圧の変動に対する出力電圧の変
動割合（いわゆるＳＶＲＲ：Supply Voltage Rejection
Ratio の略）が悪化しやすいという問題点があった。

【０００６】図７は典型的なＭＯＳスイッチの構成図で
ある。相補型の二つのＭＯＳトランジスタ１、２を並列
に接続し、各ゲートに相補型の制御信号Ｓａ、Ｓｂ（一
方が“１”レベルのとき他方が“０”レベルとなる信
号）を与えるとともに、Ｐチャネル型のＭＯＳトランジ
スタ１のバックゲートを高電位側の電源ＶＤＤに接続
し、Ｎチャネル型のＭＯＳトランジスタ２のバックゲー
トを低電位側の電源ＶＳＳに接続して構成する。

【０００７】この構成によれば、Ｓａを“０”レベル
（Ｓｂを“１”レベル）にすると二つのＭＯＳトランジ
スタ１、２がオンするという意図した作用が得られる。
ところが、両トランジスタのバックゲートがＶＤＤとＶ
ＳＳにつながっているため、必ずしも、“１”レベル＝
ＶＤＤ、“０”レベル＝ＶＳＳという等しい関係になら
ないから、両トランジスタのゲート−バックゲート間の
電圧が変動することがある。この場合、オン時のドレイ
ン−ソース間抵抗値（チャネルオン抵抗Ｒ_ON）が電源電
圧の変動に伴って変化することになり、その周波数成分
がオペアンプの入力信号に重畳されるという不都合があ
る。

【０００８】図８は図７の等価回路図である。１′はＰ
チャネル型のＭＯＳトランジスタ１に対応し、２′はＮ
チャネル型のＭＯＳトランジスタ２に対応する。符号
Ｂ、Ｄ及びＳはそれぞれバックゲート、ドレイン及びソ
ースを示し、Ｂ−Ｄ間の容量分をＣ_BDi （ｉは１、２；
以下同様）で、Ｂ−Ｓ間の容量分をＣ_BSi で、また、Ｄ
−Ｓ間の抵抗分をＲ_DSi で示している。

【０００９】ＳＶＲＲ悪化のメカニズムは、電源変動の
周波数によって二通り説明できる。すなわち、周波数
が低い場合には、Ｂ−Ｄ間電圧やＢ−Ｓ間電圧の変動→
Ｒ_{DS i} （チャネルオン抵抗Ｒ_ON）の変動→冒頭のＲｓの
変動→増幅度の変動というメカニズムになり、周波数
が高い場合には、その周波数成分がＣ_BDi やＣ_BSi を通
過してオペアンプの入力信号に重畳され、それが増幅さ
れるというメカニズムになる。

【００１０】のメカニズム（チャネルオン抵抗Ｒ_ONの
変動）の抑制には、Ｒ_ONをできるだけ小さくするように
ＭＯＳトランジスタを設計するのが効果的である。しか
し、このような設計手法では、ＭＯＳトランジスタの大
型化を招き、電極間容量（Ｃ _BDi やＣ_BSi ）を増加させ
る結果、のメカニズムを促進して、動作周波数の高い
用途でのＳＶＲＲを悪化させてしまうから、自ずと限界
がある。

【００１１】そこで、本発明は、電源変動の周波数の高
低に関わらず、ＳＶＲＲを改善できる有用な技術の提供
を目的とする。

【００１２】

【課題を解決するための手段】本発明は、上記目的を達
成するためその原理構成を図１に示すように、制御電極
（図ではゲート）の電位に応じて他の二電極（図ではド
レイン、ソース）間の導通をオンオフするＭＯＳスイッ
チ１０………又はバイポーラトランジスタスイッチ；こ
の場合、制御電極はベース、他の二電極はコレクタとエ
ミッタになる………の該二電極の一方を直接若しくは抵
抗素子を介して第１の入力（図では負相入力）に接続す
る差動増幅器１１を有する増幅回路において、前記差動
増幅器１１の第２の入力（図では正相入力）と高電位電
源（図ではＶＤＤ）との間に接続した第１の容量要素１
２と、前記差動増幅器の第２の入力と低電位電源（図で
はＶＳＳ）との間に接続した第２の容量要素１３と、前
記差動増幅器の第２の入力と基準電源（図ではＶＦ）と
の間に接続した抵抗要素１４と、を備えたことを特徴と
する。なお、Ｒ_s1、Ｒ_s2は便宜的に示す差動増幅器１１
の入力抵抗、Ｒｆは同じく便宜的に示す差動増幅器１１
のフィードバック抵抗である。

【００１３】このような構成において、電源電圧の変動
分は、第１の容量要素１２又は第２の容量要素１３を通
して差動増幅器１１の他方入力にも加えられるため、差
動増幅器１１の同相成分除去効果によって、変動分が打
ち消され、増幅度の変化が抑制される。

【００１４】

【発明の実施の形態】以下、本発明の実施例を図面に基
づいて説明する。図２は本発明に係る増幅回路の第１実
施例を示す図である。図２において、２０は入力信号Ｖ
ｓを−Ｒｆ／Ｒｓ倍して出力する反転増幅回路である。
ここに、Ｒｓは入力抵抗、Ｒｆはフィードバック抵抗で
ある。Ｒｓは直列に接続した三個の抵抗素子Ｒ_s1〜Ｒ_s3
をを含み、また、Ｒｆは同じく直列に接続した三個の抵
抗素子Ｒ_f1〜Ｒ_f3を含み、いずれも、ＭＯＳスイッチＳ
_s1、Ｓ _s2又はＳ_f1、Ｓ_f2によって、その直列接続数が１
個から三個までの間で加減調節されるようになってい
る。すなわち、Ｒｓの抵抗値が「Ｒ_s1」（Ｓ_s1オン、Ｓ
_s2オフのとき）と、「Ｒ_s1＋Ｒ_s2」（Ｓ_s1オフ、Ｓ_s2オ
ンのとき）と、「Ｒ_s1＋Ｒ _s2＋Ｒ_s3」（Ｓ_s1、Ｓ_s2オフ
のとき）との３段階に可変できるようになっている。ま
た、Ｒｆの抵抗値が「Ｒ_f1」（Ｓ_f1オン、Ｓ_f2オフのと
き）と、「Ｒ_f1＋Ｒ _f2」（Ｓ_f1オフ、Ｓ_f2オンのとき）
と、「Ｒ_f1＋Ｒ_f2＋Ｒ_f3」（Ｓ_f1、Ｓ_f2オフのとき）と
の３段階に可変できるようになっている。なお、抵抗素
子の数は一例であり、これに限定されない。

【００１５】本実施例の特徴的な部分は、破線の範囲で
示してある。すなわち、差動増幅器としてのオペアンプ
２１の他方入力（正相入力）２１ａと高電位側電源ＶＤ
Ｄとの間に第１の容量要素Ｃ₁ を接続すること、同他方
入力２１ａと低電位電源ＶＳＳとの間に第２の容量要素
Ｃ₂ を接続すること、及び、同他方入力２１ａと所定の
基準電源ＶＦとの間に抵抗要素Ｒｐを接続することがポ
イントである。Ｒｐは、基準電源ＶＦに対する他方入力
２１ａのインピーダンスを高めるためのもので、もしＶ
Ｆの内部インピーダンスが十分に高ければ必要ないが、
同インピーダンスは一般にほぼ０Ωであるから、本実施
例にとって、必須事項の一つである。

【００１６】図３は図２の（Ｒｓ、Ｓ_s1、Ｓ_s2、Ｒｓ、
Ｓ_f1及びＳ_f2を模式化した）等価回路図である。Ｒ
ｓ′、Ｒｆ′は、ＭＯＳスイッチＳ_s1、Ｓ_s2、Ｓ_f1、Ｓ
_f2のオンオフを任意の組合せにしたときの入力抵抗Ｒｓ
及びフィードバック抵抗Ｒｆの値を模式的に現してい
る。また、Ｃ_MDは、ＭＯＳスイッチのＣ_BD1とＣ_BS1（バ
ックゲート−ドレイン間容量とバックゲート−ソース間
容量；図８参照）の並列合成値を模式的に現している。
さらに、Ｃ_MSは同じくＭＯＳスイッチのＣ_BD2 とＣ_{BS 2}
の並列合成値を模式的に現している。

【００１７】このような構成において、ＶＤＤやＶＳＳ
が変動すると、Ｃ_MDやＣ_MSを介してオペアンプの一方入
力２１ｂに変動分が重畳される（メカニズム）結果、
冒頭で述べたようにＳＶＲＲが悪化しようとするが、本
実施例では、Ｃ₁ やＣ₂ を介してオペアンプ２１の他方
入力２１ａに同相の変動成分が与えられるため、オペア
ンプ２１の同相信号除去効果によって、上記ＳＶＲＲの
悪化が回避され、電源変動の周波数に関わらず、ＳＶＲ
Ｒを改善できるという従来技術にはない有利な効果が得
られる。

【００１８】ここで、オペアンプ２１の一方入力２１ｂ
に印加されるＶＤＤやＶＤＤの変動分をΔＶ_(-) 、Ｃ₁
やＣ₂ を通して他方入力２１ａに印加される同変動分を
ΔＶ ₍₊₎ とすると、オペアンプ２１の出力信号Ｖｏは、
次式（１）で表すことができる。 Ｖｏ＝Ｖｓ（−Ｒｆ／Ｒｓ）＋Ａ（ΔＶ₍₊₎ −ΔＶ_(-) ） ………（１） 但し、Ａはオペアンプ２１の差動増幅率である。いま、
Ｃ₁ 、Ｃ₂ 及びＲｐの値を調節して、ΔＶ₍₊₎ ＝ΔＶ
_(-) にすると、式（１）の第２項が０となり、 Ｖｏ＝Ｖｓ（−Ｒｆ／Ｒｓ） ………（２） Ｖｏから電源変動分を取り除くことができる。

【００１９】図４は本発明に係る増幅回路の第２実施例
を示す図である。なお、図４において、図２と共通する
構成要素には同一の符号を付してある。第１実施例（図
２）との相違は、オペアンプ２１の他方入力２１ａと抵
抗要素Ｒｐとの間に、２個のＭＯＳスイッチ３０、３１
を並列接続するとともに、その一方（図では下側のＭＯ
Ｓスイッチ３１）を常にオンにし、他方（図では上側の
ＭＯＳスイッチ３０）を常にオフにする点にある。

【００２０】ＭＯＳスイッチ３０、３１は、ＲｓやＲｆ
を調節するためのＭＯＳスイッチＳ _s1、Ｓ_s2、Ｓ_f1、Ｓ
_f2と同様に、Ｐチャネル型のＭＯＳトランジスタとＮチ
ャネル型のＭＯＳトランジスタで構成されている（図８
参照）。本実施例では、第１実施例と同様に、ＭＯＳス
イッチＳ_s1、Ｓ_s2、Ｓ_f1、Ｓ_f2の電極容量によって引き
起こされる電圧変動の信号重畳を除去できる効果に加え
て、ＶＤＤやＶＳＳの変動によってＭＯＳスイッチのオ
ン抵抗が変動し、ＲｓやＲｆの抵抗値が変化（メカニズ
ム）して、ＳＶＲＲが悪化するという不都合を回避で
きる特有の効果も期待できる。

【００２１】いま、ＭＯＳスイッチ３０について、Ｐチ
ャネル型のＭＯＳトランジスタのサイズをＰ₃₀、Ｎチャ
ネル型のＭＯＳトランジスタのサイズをＮ₃₀と表し、ま
た、ＭＯＳスイッチ３１について、Ｐチャネル型のＭＯ
ＳトランジスタのサイズをＰ ₃₁、Ｎチャネル型のＭＯＳ
トランジスタのサイズをＮ₃₁と表し、さらに、ＭＯＳス
イッチＳ_s1、Ｓ、_s2Ｓ_f1、Ｓ_f2について、Ｐチャネル型
のＭＯＳトランジスタのサイズをＰ_s1、Ｐ_s2、Ｐ_f1、Ｐ
_f2、Ｎチャネル型のＭＯＳトランジスタのサイズを
Ｎ_s1、Ｎ_s2、Ｎ_f1、Ｎ_f2と表すことにすると、ＭＯＳス
イッチ３０、３１を構成するＰチャネル型及びＮチャネ
ル型のＭＯＳトランジスタの好ましいサイズ（Ｐ₃₀、Ｎ
₃₀、Ｐ₃₁及びＮ₃₁）は、次式（３）〜（６）で示され
る。 「ＭＯＳスイッチ３０（常時オフ）」 Ｐ₃₀＝Ｋ（Ｐ_s1＋Ｐ_s2＋Ｐ_f1＋Ｐ_f2；但し、オン状態にあるものを除く） ………（３） Ｎ₃₀＝Ｋ（Ｎ_s1＋Ｎ_s2＋Ｎ_f1＋Ｎ_f2；但し、オン状態にあるものを除く） ………（４） 「ＭＯＳスイッチ３１（常時オン）」 Ｐ₃₁＝Ｋ（Ｐ_s1＋Ｐ_s2＋Ｐ_f1＋Ｐ_f2；但し、オフ状態にあるものを除く） ………（５） Ｎ₃₁＝Ｋ（Ｎ_s1＋Ｎ_s2＋Ｎ_f1＋Ｎ_f2；但し、オフ状態にあるものを除く） ………（６） 式（３）〜（６）の意味するところは、要するに、Ｒｓ
やＲｆを調節するためのＭＯＳスイッチＳ_s1、Ｓ_s2、Ｓ
_f1、Ｓ_f2のうち、「オフ」しているトランジスタの合計
サイズから、常時オフのＭＯＳスイッチ３０のトランジ
スタサイズ（Ｐ ₃₀、Ｎ₃₀）を決め、また、「オン」して
いるトランジスタの合計サイズから、常時オンのＭＯＳ
スイッチ３１のトランジスタサイズ（Ｐ₃₁、Ｎ₃₁）を決
めるというものである。なお、Ｋはトランジスタの縮小
率に関係する定数であり、Ｋ＝１にすると、Ｐ₃₀、
Ｎ₃₀、Ｐ₃₁又はＮ₃₁が上記合計サイズに一致して、電源
変動の抑制効果が最大になるが、反面、ＭＯＳスイッチ
３０、３１の大型化を招いて、集積化を阻害するから、
電源変動の要求抑制レベルを勘案して、１よりも少ない
値にしてもよい。

【００２２】

【発明の効果】本発明によれば、電源電圧の変動分を、
差動増幅器の一方入力と他方入力の双方に加えることが
でき、差動増幅器の同相成分除去効果を利用して、同変
動分を打ち消すことができる。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】第１実施例の構成図である。

【図３】図２の等価回路図である。

【図４】第２実施例の構成図である。

【図５】基本的な反転増幅回路の構成図である。

【図６】可変増幅度型の反転増幅回路の構成図である。

【図７】典型的なＭＯＳスイッチの構成図である。

【図８】図７の等価回路図である。

【符号の説明】

Ｃ₁ ：第１の容量要素 Ｃ₂ ：第２の容量要素 Ｒｐ：抵抗要素 ＶＤＤ：高電位電源 ＶＦ：基準電源 ＶＳＳ：低電位電源 １０：ＭＯＳスイッチ １１：差動増幅器 １２：第１の容量要素 １３：第２の容量要素 １４：抵抗要素 ２１：オペアンプ（差動増幅器）

Claims (1)

【特許請求の範囲】
1. 【請求項１】制御電極の電位に応じて他の二電極間の導
   通をオンオフするＭＯＳスイッチ又はバイポーラトラン
   ジスタスイッチの該二電極の一方を直接若しくは抵抗素
   子を介して第１の入力に接続する差動増幅器を有する増
   幅回路において、前記差動増幅器の第２の入力と高電位
   電源との間に接続した第１の容量要素と、前記差動増幅
   器の第２の入力と低電位電源との間に接続した第２の容
   量要素と、前記差動増幅器の第２の入力と基準電源との
   間に接続した抵抗要素と、を備えたことを特徴とする増
   幅回路。