JPH05315870A - 情報処理装置 - Google Patents
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- JPH05315870A JPH05315870A JP4114706A JP11470692A JPH05315870A JP H05315870 A JPH05315870 A JP H05315870A JP 4114706 A JP4114706 A JP 4114706A JP 11470692 A JP11470692 A JP 11470692A JP H05315870 A JPH05315870 A JP H05315870A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/305—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in case of switching on or off of a power supply
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/001—Digital control of analog signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0088—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using discontinuously variable devices, e.g. switch-operated
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
- H03G3/34—Muting amplifier when no signal is present or when only weak signals are present, or caused by the presence of noise signals, e.g. squelch systems
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Control Of Amplification And Gain Control (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】 クリック音の発生を低減する。
【構成】 オーディオ用電子ボリューム回路１００（ラ
ダー抵抗とＣＭＯＳスイッチ群）とその出力バッファＢ
２とは同一半導体基板１０Ｓ内に形成されており、しか
も両ノードＮ31，Ｎ32は配線層３１により直接に接続さ
れている。更に、出力バッファＢ２の中核をなす演算増
幅器の入力差動回路は、ＭＯＳ型ＦＥＴにより構成され
ている。 【効果】 入力バイアス電流と浮遊インピーダンスとを
低減できる。
ダー抵抗とＣＭＯＳスイッチ群）とその出力バッファＢ
２とは同一半導体基板１０Ｓ内に形成されており、しか
も両ノードＮ31，Ｎ32は配線層３１により直接に接続さ
れている。更に、出力バッファＢ２の中核をなす演算増
幅器の入力差動回路は、ＭＯＳ型ＦＥＴにより構成され
ている。 【効果】 入力バイアス電流と浮遊インピーダンスとを
低減できる。
Description
【０００１】
【産業上の利用分野】この発明は、オーディオ信号のレ
ベルを可変等するための情報処理装置に関するものであ
る。
ベルを可変等するための情報処理装置に関するものであ
る。
【０００２】
【従来の技術】図１１は、従来のオーディオ用情報処理
装置ＳＰＡＯを示す回路図である。情報処理装置ＳＰＡ
Ｏは、ディスクリートなＩＣや受動部品より構成され
る。即ち、本情報処理装置ＳＰＡＯは、大別して、入力
バッファＢ１，出力バッファＢ２０，電子ボリューム回
路１００Ａ及び微分回路（コンデンサ２２と抵抗１５よ
り構成される。）より成る。
装置ＳＰＡＯを示す回路図である。情報処理装置ＳＰＡ
Ｏは、ディスクリートなＩＣや受動部品より構成され
る。即ち、本情報処理装置ＳＰＡＯは、大別して、入力
バッファＢ１，出力バッファＢ２０，電子ボリューム回
路１００Ａ及び微分回路（コンデンサ２２と抵抗１５よ
り構成される。）より成る。
【０００３】電子ボリューム回路１００Ａは、ラダー抵
抗４とアナログスイッチ群３より構成されるディジタル
ＩＣである。ここで、ラダー抵抗４はｎ個の抵抗Ｒ1 〜
Ｒnより成り、アナログスイッチ群３はｎ個のアナログ
スイッチＳ1 〜Ｓn より成る。
抗４とアナログスイッチ群３より構成されるディジタル
ＩＣである。ここで、ラダー抵抗４はｎ個の抵抗Ｒ1 〜
Ｒnより成り、アナログスイッチ群３はｎ個のアナログ
スイッチＳ1 〜Ｓn より成る。
【０００４】この様な電子ボリューム１００Ａをオーデ
ィオ回路で用いる場合、アナログスイッチ群３はトラン
スミッションゲートと呼ばれるＣＭＯＳ構造の素子より
構成される。図４は（ｂ）は、このトランスミッション
ゲートの回路記号をスイッチＳＷの記号（図４（ａ））
と共に示したものである。図４（ａ）のスイッチＳＷ
は、図１１で示した各アナログスイッチＳ1 〜Ｓn に相
当している。又、図５は、当該トランスミッションゲー
トのコントロール回路を示したものであり、その内部等
価回路を示したのが図６である。これらの回路は、いず
れも周知の基本回路である。
ィオ回路で用いる場合、アナログスイッチ群３はトラン
スミッションゲートと呼ばれるＣＭＯＳ構造の素子より
構成される。図４は（ｂ）は、このトランスミッション
ゲートの回路記号をスイッチＳＷの記号（図４（ａ））
と共に示したものである。図４（ａ）のスイッチＳＷ
は、図１１で示した各アナログスイッチＳ1 〜Ｓn に相
当している。又、図５は、当該トランスミッションゲー
トのコントロール回路を示したものであり、その内部等
価回路を示したのが図６である。これらの回路は、いず
れも周知の基本回路である。
【０００５】一般には、これらのトランスミッションゲ
ートＳＷ群３とラダー抵抗４とで構成された電子ボリュ
ーム１００Ａを数十個直列接続し、上記スイッチを任意
にＯＮ／ＯＦＦすることによって、当該電子ボリューム
１００Ａに可変抵抗器としての機能を持たせている。
又、スイッチ群３は、マイクロコンピュータ等のディジ
タル信号制御により各スイッチＳ1 〜Ｓn が駆動される
ようにシステム設計されている。即ち、いわゆるアップ
／ダウンスイッチにより、手動形の機械式ボリュームと
同様に、減衰レベルが順次上下する方式が採られてい
る。
ートＳＷ群３とラダー抵抗４とで構成された電子ボリュ
ーム１００Ａを数十個直列接続し、上記スイッチを任意
にＯＮ／ＯＦＦすることによって、当該電子ボリューム
１００Ａに可変抵抗器としての機能を持たせている。
又、スイッチ群３は、マイクロコンピュータ等のディジ
タル信号制御により各スイッチＳ1 〜Ｓn が駆動される
ようにシステム設計されている。即ち、いわゆるアップ
／ダウンスイッチにより、手動形の機械式ボリュームと
同様に、減衰レベルが順次上下する方式が採られてい
る。
【０００６】一方、入力バッファＢ１は、演算増幅器
１，コンデンサ２１及び抵抗１１より構成される。ここ
にコンデンサ２１は、交流結合を行なうためのものであ
る。又、演算増幅器１は、入力信号Ｖ1 をインピーダン
スミスマッチングにより減衰させることなく電子ボリュ
ーム回路１００Ｐへバッファする役目を担っている。演
算増幅器１の＋入力端子には、抵抗１１を介して直流バ
イアス電圧ＶCC／２が印加されている。この直流バイア
ス電圧ＶCC／２は、バイアス回路Ｂi により作成され
る。即ち、電圧ＶCCとＧＮＤ間に分圧用抵抗１３，１４
を設けることにより、直流バイアス電圧ＶCC／２は作成
される。尚、電解コンデンサ２４は、ＶCC／２点（抵抗
１３と１４との間のノード）を交流的に接地するための
容量である。
１，コンデンサ２１及び抵抗１１より構成される。ここ
にコンデンサ２１は、交流結合を行なうためのものであ
る。又、演算増幅器１は、入力信号Ｖ1 をインピーダン
スミスマッチングにより減衰させることなく電子ボリュ
ーム回路１００Ｐへバッファする役目を担っている。演
算増幅器１の＋入力端子には、抵抗１１を介して直流バ
イアス電圧ＶCC／２が印加されている。この直流バイア
ス電圧ＶCC／２は、バイアス回路Ｂi により作成され
る。即ち、電圧ＶCCとＧＮＤ間に分圧用抵抗１３，１４
を設けることにより、直流バイアス電圧ＶCC／２は作成
される。尚、電解コンデンサ２４は、ＶCC／２点（抵抗
１３と１４との間のノード）を交流的に接地するための
容量である。
【０００７】又、出力バッファＢ２０は、演算増幅器２
０及び抵抗１２０により構成されている。この演算増幅
器２０は、電子ボリューム回路１００Ｐの出力信号Ｖ3
（ノードＮ30における信号）を出力端Ｎ4 へ減衰させる
ことなく、即ち、出力端Ｎ4に接続される次段の回路の
入力インピーダンスに影響されることなく出力信号Ｖ4
が取り出される様にバッファする役目を担っている。演
算増幅器２０の＋入力端子にも、同様に直流バアイス電
圧ＶCC／２が印加されている。
０及び抵抗１２０により構成されている。この演算増幅
器２０は、電子ボリューム回路１００Ｐの出力信号Ｖ3
（ノードＮ30における信号）を出力端Ｎ4 へ減衰させる
ことなく、即ち、出力端Ｎ4に接続される次段の回路の
入力インピーダンスに影響されることなく出力信号Ｖ4
が取り出される様にバッファする役目を担っている。演
算増幅器２０の＋入力端子にも、同様に直流バアイス電
圧ＶCC／２が印加されている。
【０００８】尚、演算増幅器１，２０は、バイポーラ構
造を有するアナログＩＣである。
造を有するアナログＩＣである。
【０００９】
【発明が解決しようとする課題】従来の情報処理装置は
以上の様に構成されているため、次の様な問題点を有し
ていた。
以上の様に構成されているため、次の様な問題点を有し
ていた。
【００１０】図１２は、図１１で示した演算増幅器２０
の詳細な内部構造を示す回路図である。同図に示す通
り、演算増幅器２０の入力部に該当する差動回路は、い
ずれもバイポーラトランジスタＱ1 ，Ｑ2 により構成さ
れている。抵抗ＲB を可変抵抗として表現しているの
は、ラダー抵抗４における抵抗値が変化することを考慮
したためである。
の詳細な内部構造を示す回路図である。同図に示す通
り、演算増幅器２０の入力部に該当する差動回路は、い
ずれもバイポーラトランジスタＱ1 ，Ｑ2 により構成さ
れている。抵抗ＲB を可変抵抗として表現しているの
は、ラダー抵抗４における抵抗値が変化することを考慮
したためである。
【００１１】しかし、入力部の差動回路がバイポーラト
ランジスタＱ1 ，Ｑ2 より構成されているため、ベース
電流ＩB が＋入力端子から可変抵抗ＲB へと流れ、電圧
降下ＩB ・ＲB が発生する。しかも抵抗値ＲB はアナロ
グスイッチ群３の連続動作とともに時々刻々と変化する
ため、その変化に応じて信号Ｖ3 （電圧降下ＩB ・
ＲB ）もまた変化する。その様な信号Ｖ3 の変化を示し
たのが、図１３（ａ）である。
ランジスタＱ1 ，Ｑ2 より構成されているため、ベース
電流ＩB が＋入力端子から可変抵抗ＲB へと流れ、電圧
降下ＩB ・ＲB が発生する。しかも抵抗値ＲB はアナロ
グスイッチ群３の連続動作とともに時々刻々と変化する
ため、その変化に応じて信号Ｖ3 （電圧降下ＩB ・
ＲB ）もまた変化する。その様な信号Ｖ3 の変化を示し
たのが、図１３（ａ）である。
【００１２】更に信号Ｖ3 の直流変化の波形は、コンデ
ンサ２２と抵抗１５とから構成される微分回路により図
１３（ｂ）に示す様に成形される。しかも、パワーアン
プ等の次段回路における抵抗とコンデンサは、図７に示
す様に積分回路５０を構成する。その結果、出力信号Ｖ
4 （Ｖout ）の波形は積分回路５０によって滑らかにさ
れ、この出力信号ＶINT が耳に悪影響を及ぼす雑音（ク
リック音）となっていた。
ンサ２２と抵抗１５とから構成される微分回路により図
１３（ｂ）に示す様に成形される。しかも、パワーアン
プ等の次段回路における抵抗とコンデンサは、図７に示
す様に積分回路５０を構成する。その結果、出力信号Ｖ
4 （Ｖout ）の波形は積分回路５０によって滑らかにさ
れ、この出力信号ＶINT が耳に悪影響を及ぼす雑音（ク
リック音）となっていた。
【００１３】又、従来の情報処理装置は、電子ボリュー
ム回路１００Ｐと演算増幅器２０という２つのディスク
リートな部品を配線することにより構成されているた
め、浮遊インピーダンスＺSTが両部品（１００Ｐ，２
０）間に生じる（図１２参照）。従って、この浮遊イン
ピーダンスＺSTにもベース電流ＩB が流れるため、出力
信号Ｖ3 の変化は更に複雑なものとなっていた。即ち、
浮遊インピーダンスＺSTもまたクリック音発生要因とな
っていた。
ム回路１００Ｐと演算増幅器２０という２つのディスク
リートな部品を配線することにより構成されているた
め、浮遊インピーダンスＺSTが両部品（１００Ｐ，２
０）間に生じる（図１２参照）。従って、この浮遊イン
ピーダンスＺSTにもベース電流ＩB が流れるため、出力
信号Ｖ3 の変化は更に複雑なものとなっていた。即ち、
浮遊インピーダンスＺSTもまたクリック音発生要因とな
っていた。
【００１４】上記問題点は図１１に示した情報処理装置
ＳＰＡＯに限られるものでなく、オーディオ用の電子ボ
リュームＩＣを利用する際に一般的に生じる問題点でも
ある。
ＳＰＡＯに限られるものでなく、オーディオ用の電子ボ
リュームＩＣを利用する際に一般的に生じる問題点でも
ある。
【００１５】本発明は、この様な問題点を克服するため
になされたものであり、クリック音を発生させない電子
ボリュームを用いた情報処理装置を提供しようとするも
のである。
になされたものであり、クリック音を発生させない電子
ボリュームを用いた情報処理装置を提供しようとするも
のである。
【００１６】
【課題を解決するための手段】この発明の第１の構成
は、半導体チップ上に形成されたオーディオ信号用電子
ボリュームと、半導体チップ上に形成されその入力部が
ＭＯＳトランジスタを有する演算増幅器とを備え、しか
も電子ボリュームの出力が演算増幅器の入力部に直接入
力されるようにしたものである。
は、半導体チップ上に形成されたオーディオ信号用電子
ボリュームと、半導体チップ上に形成されその入力部が
ＭＯＳトランジスタを有する演算増幅器とを備え、しか
も電子ボリュームの出力が演算増幅器の入力部に直接入
力されるようにしたものである。
【００１７】この発明の第２の構成は、半導体チップ上
に形成されたオーディオ信号用電子ボリュームと、半導
体チップ上に形成され、その入力部がＭＯＳトランジス
タを有する演算増幅器とを備え、電子ボリュームの出力
端と演算増幅器の入力部とが半導体チップ上に形成され
たインピーダンス素子を介して接続されるようにしたも
のである。
に形成されたオーディオ信号用電子ボリュームと、半導
体チップ上に形成され、その入力部がＭＯＳトランジス
タを有する演算増幅器とを備え、電子ボリュームの出力
端と演算増幅器の入力部とが半導体チップ上に形成され
たインピーダンス素子を介して接続されるようにしたも
のである。
【００１８】
【作用】請求項１及び２に係る情報処理装置では、演算
増幅器の入力部から電子ボリュームの出力端へ流入する
電流は生じない。しかも、電子ボリュームの出力端と演
算増幅器の入力部間の接続は、浮遊インピーダンスの発
生を抑制する。
増幅器の入力部から電子ボリュームの出力端へ流入する
電流は生じない。しかも、電子ボリュームの出力端と演
算増幅器の入力部間の接続は、浮遊インピーダンスの発
生を抑制する。
【００１９】
【実施例】Ａ．実施例１ 図１は、この発明の一実施例である情報処理装置ＳＰＡ
の電気的構成を模式的に示した回路図である。本装置Ｓ
ＰＡは、大別して、入力バッファＢ１，情報処理ＩＣ１
０及び微分回路より構成される。ここで入力バッファＢ
１及び微分回路は、従来技術と同一である。
の電気的構成を模式的に示した回路図である。本装置Ｓ
ＰＡは、大別して、入力バッファＢ１，情報処理ＩＣ１
０及び微分回路より構成される。ここで入力バッファＢ
１及び微分回路は、従来技術と同一である。
【００２０】情報処理ＩＣ１０は、電子ボリューム１０
０と出力バッファＢ２とバイアス部Ｂi （コンデンサ２
４を除く）とが同一半導体チップ上に形成された集積回
路である。電子ボリューム１００とバイアス部Ｂi との
電気的構成（回路図上の構成）は、従来技術と同一であ
る。従って、電子ボリューム１００及びバイアス部Ｂi
の説明を省略する。しかし、出力バッファＢ２を構成す
る演算増幅器２の構成は、従来技術と異なる。
０と出力バッファＢ２とバイアス部Ｂi （コンデンサ２
４を除く）とが同一半導体チップ上に形成された集積回
路である。電子ボリューム１００とバイアス部Ｂi との
電気的構成（回路図上の構成）は、従来技術と同一であ
る。従って、電子ボリューム１００及びバイアス部Ｂi
の説明を省略する。しかし、出力バッファＢ２を構成す
る演算増幅器２の構成は、従来技術と異なる。
【００２１】図２は、当該演算増幅器２の詳細な構成を
示す回路図である。同図においても、ラダー抵抗４にお
ける抵抗値を可変抵抗ＲB として表現している。本演算
増幅器２の入力部（差動回路）は、２つのＰチャネルＭ
ＯＳ型ＦＥＴＱ11，Ｑ12により構成されている。従っ
て、本演算増幅器２では、従来技術において生じたベー
ス電流ＩB に相当する入力バイアス電流が可変抵抗ＲB
に流れず、電圧降下ＩB・ＲB は発生しない。
示す回路図である。同図においても、ラダー抵抗４にお
ける抵抗値を可変抵抗ＲB として表現している。本演算
増幅器２の入力部（差動回路）は、２つのＰチャネルＭ
ＯＳ型ＦＥＴＱ11，Ｑ12により構成されている。従っ
て、本演算増幅器２では、従来技術において生じたベー
ス電流ＩB に相当する入力バイアス電流が可変抵抗ＲB
に流れず、電圧降下ＩB・ＲB は発生しない。
【００２２】ここで図３は、当該情報処理ＩＣ１０の内
部構造を模式的に示す断面図である。同図に示す通り、
電子ボリューム１００と出力バッファＢ２とが同じ半導
体基板１０Ｓ内に形成されている。電子ボリューム１０
０は、既述した通りラダー抵抗４とＣＭＯＳアナログス
イッチ群３とより構成されているため、ＣＭＯＳ技術を
用いて形成される。一方、出力バッファＢ２は、その入
力部がＭＯＳ形ＦＥＴにより、他の部分がバイポーラト
ランジスタにより構成される素子であるため、Ｂｉ−Ｃ
ＭＯＳ構造を有している。従って、これらの素子１０
０，Ｂ２を同一基板１０Ｓ内に形成することは、容易で
ある。
部構造を模式的に示す断面図である。同図に示す通り、
電子ボリューム１００と出力バッファＢ２とが同じ半導
体基板１０Ｓ内に形成されている。電子ボリューム１０
０は、既述した通りラダー抵抗４とＣＭＯＳアナログス
イッチ群３とより構成されているため、ＣＭＯＳ技術を
用いて形成される。一方、出力バッファＢ２は、その入
力部がＭＯＳ形ＦＥＴにより、他の部分がバイポーラト
ランジスタにより構成される素子であるため、Ｂｉ−Ｃ
ＭＯＳ構造を有している。従って、これらの素子１０
０，Ｂ２を同一基板１０Ｓ内に形成することは、容易で
ある。
【００２３】更に電子ボリューム１００の出力端（ノー
ドＮ31）と出力バッファＢ２の入力部の入力端（ノード
Ｎ32）とは、配線層３１により直接的に接続されてい
る。このため、両素子（１００，Ｂ２）間に生じる浮遊
インピーダンスは、両素子をディスクリート部品で構成
した場合に較べて極めて小さな値となり得る。
ドＮ31）と出力バッファＢ２の入力部の入力端（ノード
Ｎ32）とは、配線層３１により直接的に接続されてい
る。このため、両素子（１００，Ｂ２）間に生じる浮遊
インピーダンスは、両素子をディスクリート部品で構成
した場合に較べて極めて小さな値となり得る。
【００２４】尚、配線層３０，３２はそれぞれ入力用，
出力用の配線層（Ａｌ等）であり、膜３３〜３７は絶縁
膜（ＳｉＯ2 膜等）である。又、電子ボリューム１００
と出力バッファＢ２は、実際にはＬＯＣＯＳ技術等によ
って電気的に分離されてはいるが、図３においては簡単
化のためその様な構成の図示化を省略している。更に、
同一理由により、バイアス部Ｂi の図示化をも省略して
いる。
出力用の配線層（Ａｌ等）であり、膜３３〜３７は絶縁
膜（ＳｉＯ2 膜等）である。又、電子ボリューム１００
と出力バッファＢ２は、実際にはＬＯＣＯＳ技術等によ
って電気的に分離されてはいるが、図３においては簡単
化のためその様な構成の図示化を省略している。更に、
同一理由により、バイアス部Ｂi の図示化をも省略して
いる。
【００２５】以上示した様に本情報処理装置ＳＰＡにお
いては、不要な電圧降下や浮遊インピーダンスが生じな
い。その結果、本装置ＳＰＡを次段回路に接続した場合
においても（図７）、クリック音の発生を防止すること
ができる。
いては、不要な電圧降下や浮遊インピーダンスが生じな
い。その結果、本装置ＳＰＡを次段回路に接続した場合
においても（図７）、クリック音の発生を防止すること
ができる。
【００２６】Ｂ．実施例２ 図８は、この発明の他の実施例である情報処理装置ＳＰ
Ａ１の電気的構成を示す回路図である。同図に示す通
り、本装置ＳＰＡ１の主要部をなす情報処理ＩＣ１０Ａ
は、電子ボリューム１００とインピーダンス部ＺＰと出
力バッファＢ２とを備えている。これらの素子部（１０
０，ＺＰ，Ｂ２）もまた、図９に示す様に全て同一半導
体基板上に形成されている。しかも、本演算増幅器２
は、図２に示した構造を有している。従って、本情報処
理装置ＳＰＡ１もまた、不要な入力バイアス電流の流入
を防止し、且つ浮遊インピーダンスの発生を抑止する機
能を備えている。
Ａ１の電気的構成を示す回路図である。同図に示す通
り、本装置ＳＰＡ１の主要部をなす情報処理ＩＣ１０Ａ
は、電子ボリューム１００とインピーダンス部ＺＰと出
力バッファＢ２とを備えている。これらの素子部（１０
０，ＺＰ，Ｂ２）もまた、図９に示す様に全て同一半導
体基板上に形成されている。しかも、本演算増幅器２
は、図２に示した構造を有している。従って、本情報処
理装置ＳＰＡ１もまた、不要な入力バイアス電流の流入
を防止し、且つ浮遊インピーダンスの発生を抑止する機
能を備えている。
【００２７】尚、本情報処理装置ＳＰＡ１自身は、当該
装置の耐圧よりも大きなオーディオ信号の処理を可能な
らしめることを目的として構成されたものである。以
下、本装置ＳＰＡ１の詳細な動作を説明する。
装置の耐圧よりも大きなオーディオ信号の処理を可能な
らしめることを目的として構成されたものである。以
下、本装置ＳＰＡ１の詳細な動作を説明する。
【００２８】オペアンプ１は抵抗５１，５２によって負
帰還回路を構成しているので、その増幅度は｜−Ｒ／２
Ｒ｜＝−６ｄＢとなり、入力端子ＩＮに入力される信号
Ｖ11は−６ｄＢに減衰される。更にオペアンプ１の正入
力端子は−３Ｖに固定されているために、振幅の中心は
−３Ｖにまでシフトダウンされることになる。
帰還回路を構成しているので、その増幅度は｜−Ｒ／２
Ｒ｜＝−６ｄＢとなり、入力端子ＩＮに入力される信号
Ｖ11は−６ｄＢに減衰される。更にオペアンプ１の正入
力端子は−３Ｖに固定されているために、振幅の中心は
−３Ｖにまでシフトダウンされることになる。
【００２９】例えば振幅が１２ＶP-P の信号が、結合コ
ンデンサ５０を介して入力端子ＩＮに入力された場合、
直流成分がカットされているためにその振幅の中心が０
である信号Ｖ11が得られる。そして信号Ｖ1 はオペアン
プ１，抵抗５１，５２によって−６ｄＢだけ減衰されて
６ＶP-P の振幅を有し、−３Ｖだけシフトダウンされて
振幅中心が−３Ｖである信号Ｖ21となる。この様子を図
１０に示す。図１０において斜線を施した部分は互いに
対応していることを示し、例えば信号Ｖ11の正半分の波
形はオペアンプ１によって反転されて信号Ｖ21の−３Ｖ
以下の波形となったことを示している。
ンデンサ５０を介して入力端子ＩＮに入力された場合、
直流成分がカットされているためにその振幅の中心が０
である信号Ｖ11が得られる。そして信号Ｖ1 はオペアン
プ１，抵抗５１，５２によって−６ｄＢだけ減衰されて
６ＶP-P の振幅を有し、−３Ｖだけシフトダウンされて
振幅中心が−３Ｖである信号Ｖ21となる。この様子を図
１０に示す。図１０において斜線を施した部分は互いに
対応していることを示し、例えば信号Ｖ11の正半分の波
形はオペアンプ１によって反転されて信号Ｖ21の−３Ｖ
以下の波形となったことを示している。
【００３０】このように減衰、シフトダウンされた信号
Ｖ21は、常に０Ｖ以下で振幅することになり、−Ｖ
CC（＝−７Ｖ）からみても７Ｖの範囲に収まっている。
従って通常のＣＭＯＳ半導体構造の耐圧以下となり、こ
れによって信号処理することが可能となる。
Ｖ21は、常に０Ｖ以下で振幅することになり、−Ｖ
CC（＝−７Ｖ）からみても７Ｖの範囲に収まっている。
従って通常のＣＭＯＳ半導体構造の耐圧以下となり、こ
れによって信号処理することが可能となる。
【００３１】信号Ｖ21はコンデンサ５３を介して電子ボ
リューム１００に入力される。そして、ラダー抵抗４に
よる分圧をアナログスイッチ群３が制御することによ
り、信号Ｖ21の減衰が行われる。この点については、既
述した通りである。
リューム１００に入力される。そして、ラダー抵抗４に
よる分圧をアナログスイッチ群３が制御することによ
り、信号Ｖ21の減衰が行われる。この点については、既
述した通りである。
【００３２】図１０の信号Ｖ31は信号Ｖ21の減衰の様子
を示したものであり、例えば、信号Ｖ21を１／６に減衰
することにより、１ＶP-P の振幅を有する信号Ｖ31が得
られる。但し、信号Ｖ21はコンデンサ５３で一旦その直
流成分がカットされているので、通常のＣＭＯＳ構造を
有する電子ボリューム１００の耐圧（８Ｖ程度）の範囲
内で常に電子ボリューム１００を動作させるためには最
下段の抵抗Ｒn を−３Ｖの電位に固定する。
を示したものであり、例えば、信号Ｖ21を１／６に減衰
することにより、１ＶP-P の振幅を有する信号Ｖ31が得
られる。但し、信号Ｖ21はコンデンサ５３で一旦その直
流成分がカットされているので、通常のＣＭＯＳ構造を
有する電子ボリューム１００の耐圧（８Ｖ程度）の範囲
内で常に電子ボリューム１００を動作させるためには最
下段の抵抗Ｒn を−３Ｖの電位に固定する。
【００３３】なお、電子ボリューム１００において、抵
抗Ｒn をオペアンプ１の正入力端子と同電位に固定する
ことは必ずしも要求されない。例えばコンデンサ５３を
用いず、信号Ｖ21を直接（直流成分をカットせず）電子
ボリューム１００に入力させてもよい。但しその場合に
は電子ボリューム１００の電位が決定されるように、最
下段の抵抗Ｒn をコンデンサを介して接地すればよい。
抗Ｒn をオペアンプ１の正入力端子と同電位に固定する
ことは必ずしも要求されない。例えばコンデンサ５３を
用いず、信号Ｖ21を直接（直流成分をカットせず）電子
ボリューム１００に入力させてもよい。但しその場合に
は電子ボリューム１００の電位が決定されるように、最
下段の抵抗Ｒn をコンデンサを介して接地すればよい。
【００３４】電子ボリューム１００で減衰された信号Ｖ
31は、オペアンプ１による減衰、シフトダウンを補償す
るために、オペアンプ２で増幅、シフトアップの処理を
受ける。信号Ｖ31はコンデンサ５４を介して抵抗５５に
入力するので、その直流成分はカットされ、更にオペア
ンプ２の正入力端子は接地（ＧＮＤ）されているので全
体的に（直流成分が）シフトアップされることとなる。
また、抵抗５５，５６は負帰還回路を構成しているの
で、その増幅度は｜−２Ｒ／Ｒ｜＝６ｄＢとなる。即ち
オペアンプ１と抵抗５１，５２が形成する回路と、オペ
アンプ２と抵抗５５，５６が形成する回路は互いに相補
的に働き、電子ボリューム１００における信号処理の電
圧範囲のみその耐圧に対して小さくなるようにするので
ある。そのため、入力端子ＩＮと出力端子ＯＵＴからみ
ると、あたかも耐圧の高い電子ボリュームであるかのよ
うに取扱うことができる。これを図１０で説明すると、
電子ボリューム１００によって信号Ｖ21を減衰させない
場合には６ＶP-P の振幅を有する信号Ｖ21が６ｄＢ増幅
され、かつ直流成分が０Ｖへとシフトアップして、１２
ＶP-P の振幅を有する信号Ｖ41が出力端子ＯＵＴから得
られる。つまり入力信号Ｖ11と同じ信号が得られ、入力
端子ＩＮと出力端子ＯＵＴ間の減衰量は電子ボリューム
１００の減衰量（ゼロ）と同じになる。
31は、オペアンプ１による減衰、シフトダウンを補償す
るために、オペアンプ２で増幅、シフトアップの処理を
受ける。信号Ｖ31はコンデンサ５４を介して抵抗５５に
入力するので、その直流成分はカットされ、更にオペア
ンプ２の正入力端子は接地（ＧＮＤ）されているので全
体的に（直流成分が）シフトアップされることとなる。
また、抵抗５５，５６は負帰還回路を構成しているの
で、その増幅度は｜−２Ｒ／Ｒ｜＝６ｄＢとなる。即ち
オペアンプ１と抵抗５１，５２が形成する回路と、オペ
アンプ２と抵抗５５，５６が形成する回路は互いに相補
的に働き、電子ボリューム１００における信号処理の電
圧範囲のみその耐圧に対して小さくなるようにするので
ある。そのため、入力端子ＩＮと出力端子ＯＵＴからみ
ると、あたかも耐圧の高い電子ボリュームであるかのよ
うに取扱うことができる。これを図１０で説明すると、
電子ボリューム１００によって信号Ｖ21を減衰させない
場合には６ＶP-P の振幅を有する信号Ｖ21が６ｄＢ増幅
され、かつ直流成分が０Ｖへとシフトアップして、１２
ＶP-P の振幅を有する信号Ｖ41が出力端子ＯＵＴから得
られる。つまり入力信号Ｖ11と同じ信号が得られ、入力
端子ＩＮと出力端子ＯＵＴ間の減衰量は電子ボリューム
１００の減衰量（ゼロ）と同じになる。
【００３５】また、電子ボリューム１００によって信号
Ｖ21を１／６に減衰させた場合には１ＶP-P の振幅を有
する信号Ｖ31を６ｄＢ増幅して振幅を２ＶP-P とし、そ
の直流成分を０Ｖへとシフトアップさせた信号Ｖ5 が出
力端子ＯＵＴから得られる。これは入力端子ＩＮに入力
した信号Ｖ11を基準とすると、１／６だけ減衰した信号
と見ることができ、その減衰量は電子ボリューム１００
によるものと同一となる。
Ｖ21を１／６に減衰させた場合には１ＶP-P の振幅を有
する信号Ｖ31を６ｄＢ増幅して振幅を２ＶP-P とし、そ
の直流成分を０Ｖへとシフトアップさせた信号Ｖ5 が出
力端子ＯＵＴから得られる。これは入力端子ＩＮに入力
した信号Ｖ11を基準とすると、１／６だけ減衰した信号
と見ることができ、その減衰量は電子ボリューム１００
によるものと同一となる。
【００３６】Ｃ．実施例３ 前述の実施例１，２では、演算増幅器２の入力部のトラ
ンジスタＱ11，Ｑ12のみＭＯＳ形ＦＥＴで構成したが、
演算増幅器２の全てのトランジスタをＭＯＳ形ＦＥＴで
構成することもできる。この場合には、電子ボリューム
と出力バッファとをＣＭＯＳプロセスを用いて同一基板
内に形成することができる。
ンジスタＱ11，Ｑ12のみＭＯＳ形ＦＥＴで構成したが、
演算増幅器２の全てのトランジスタをＭＯＳ形ＦＥＴで
構成することもできる。この場合には、電子ボリューム
と出力バッファとをＣＭＯＳプロセスを用いて同一基板
内に形成することができる。
【００３７】その他、Ｂｉ−ＦＥＴプロセスを用いて電
子ボリュームと出力バッファとを一体化した半導体チッ
プを作成することも可能である。
子ボリュームと出力バッファとを一体化した半導体チッ
プを作成することも可能である。
【００３８】
【発明の効果】請求項１及び２に係る発明では、ノイズ
源となる演算増幅器の出力信号の変動を防止することが
でき、電子ボリュームの動作時に発生するクリック音を
低減できる効果を奏する。
源となる演算増幅器の出力信号の変動を防止することが
でき、電子ボリュームの動作時に発生するクリック音を
低減できる効果を奏する。
【００３９】更に請求項２に係る発明は、情報処理装置
の耐圧よりも大きな信号処理を行ない得る。
の耐圧よりも大きな信号処理を行ない得る。
【図１】この発明の一実施例である情報処理装置の電気
的構成図である。
的構成図である。
【図２】出力バッファの演算増幅器の電気的構成図であ
る。
る。
【図３】情報処理ＩＣの内部構造を模式的に示した断面
図である。
図である。
【図４】アナログスイッチの記号を示す説明図である。
【図５】アナログスイッチのコントロールを示す説明図
である。
である。
【図６】アナログスイッチの詳細な構成を示す回路図で
ある。
ある。
【図７】信号処理装置の次段回路における積分回路を示
す電気的構成図である。
す電気的構成図である。
【図８】この発明の他の実施例を示す電気的構成図であ
る。
る。
【図９】この発明の他の実施例の内部構造を示す断面図
である。
である。
【図１０】動作を説明する信号の波形図である。
【図１１】従来技術を示す説明図である。
【図１２】従来技術を示す説明図である。
【図１３】従来技術を示す説明図である。
１０Ｓ 半導体基板 １００ 電子ボリューム ２ 演算増幅器 ３１ 配線層 Ｎ31 ノード Ｎ32 ノード Ｑ11 ＭＯＳトランジスタ Ｑ12 ＭＯＳトランジスタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年６月１０日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】
Claims (2)
- 【請求項１】 半導体チップ上に形成されたオーディオ
信号用電子ボリュームと、 前記半導体チップ上に形成され、その入力部がＭＯＳト
ランジスタを有する演算増幅器とを備え、 前記電子ボリュームの出力端と前記演算増幅器の入力部
とが直接に接続されていることを特徴とする情報処理装
置。 - 【請求項２】 半導体チップ上に形成されたオーディオ
信号用電子ボリュームと、 前記半導体チップ上に形成され、その入力部がＭＯＳト
ランジスタを有する演算増幅器とを備え、 前記電子ボリュームの出力端と前記演算増幅器の入力部
とが前記半導体チップ上に形成されたインピーダンス素
子を介して接続されていることを特徴とする情報処理装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4114706A JPH05315870A (ja) | 1992-05-07 | 1992-05-07 | 情報処理装置 |
| US08/048,515 US5406636A (en) | 1992-05-07 | 1993-04-20 | Signal processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4114706A JPH05315870A (ja) | 1992-05-07 | 1992-05-07 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05315870A true JPH05315870A (ja) | 1993-11-26 |
Family
ID=14644588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4114706A Pending JPH05315870A (ja) | 1992-05-07 | 1992-05-07 | 情報処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5406636A (ja) |
| JP (1) | JPH05315870A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11298272A (ja) * | 1998-04-15 | 1999-10-29 | Matsushita Electric Ind Co Ltd | 可変増幅装置 |
| JP2008218911A (ja) * | 2007-03-07 | 2008-09-18 | Mitsumi Electric Co Ltd | 発光ダイオード駆動回路 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4329638C2 (de) * | 1993-09-02 | 1996-10-24 | Telefunken Microelectron | Lauthöreinrichtung |
| DE59510874D1 (de) * | 1995-06-01 | 2004-04-22 | Micronas Gmbh | Monolithisch integrierbare Mischereinrichtung für ein Mischpult |
| US5594408A (en) * | 1995-06-30 | 1997-01-14 | Dallas Semiconductor | Potentiometer |
| JP3573849B2 (ja) * | 1995-11-10 | 2004-10-06 | 富士通株式会社 | 増幅回路 |
| DE19802037A1 (de) * | 1998-01-21 | 1999-07-22 | Philips Patentverwaltung | Schaltungsanordnung für einen verstellbaren Hochpaß |
| US6239655B1 (en) | 1999-04-08 | 2001-05-29 | Peavey Electronics Corporation | Microphone amplifier with digital gain control |
| US20040213350A1 (en) * | 2003-04-24 | 2004-10-28 | Frith Peter J. | Interface format for PCM and DSD devices |
| KR100783495B1 (ko) | 2004-08-12 | 2007-12-11 | 인티그런트 테크놀로지즈(주) | 프로그래머블 이득 제어 증폭기 |
| JP4335184B2 (ja) * | 2004-08-12 | 2009-09-30 | インテグラント テクノロジーズ インコーポレーテッド | スイッチを用いた高線形プログラマブル利得増幅器 |
| ATE420395T1 (de) * | 2004-11-18 | 2009-01-15 | Nxp Bv | Referenzspannungsschaltung |
| JP2009218822A (ja) * | 2008-03-10 | 2009-09-24 | Toshiba Corp | ミュート回路 |
| JP5635935B2 (ja) * | 2011-03-31 | 2014-12-03 | ルネサスエレクトロニクス株式会社 | 定電流生成回路、これを含むマイクロプロセッサ及び半導体装置 |
| US10027302B2 (en) * | 2015-05-07 | 2018-07-17 | Shari Eskenas | Audio interrupter alertness device for headphones |
Citations (3)
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|---|---|---|---|---|
| JPS5934718A (ja) * | 1982-08-20 | 1984-02-25 | Matsushita Electric Ind Co Ltd | 可変減衰回路 |
| JPH0321110A (ja) * | 1989-06-19 | 1991-01-29 | Hitachi Ltd | 利得制御回路 |
| JP3115416B2 (ja) * | 1991-07-18 | 2000-12-04 | テキサス インスツルメンツ ドイチェランド ゲゼルシャフト ミット ベシュレンクテル ハフツング | 交換可能なアンテナを有する送信装置により一定界（フィールド）強度のｈｆ信号を放射せしめる回路構成 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4126830A (en) * | 1977-09-27 | 1978-11-21 | Rca Corporation | Low leakage gate protection circuit |
| US4991221A (en) * | 1989-04-13 | 1991-02-05 | Rush James M | Active speaker system and components therefor |
| JPH0475371A (ja) * | 1990-07-18 | 1992-03-10 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| JP3002555B2 (ja) * | 1991-03-18 | 2000-01-24 | 三菱電機株式会社 | 信号処理装置 |
-
1992
- 1992-05-07 JP JP4114706A patent/JPH05315870A/ja active Pending
-
1993
- 1993-04-20 US US08/048,515 patent/US5406636A/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5934718A (ja) * | 1982-08-20 | 1984-02-25 | Matsushita Electric Ind Co Ltd | 可変減衰回路 |
| JPH0321110A (ja) * | 1989-06-19 | 1991-01-29 | Hitachi Ltd | 利得制御回路 |
| JP3115416B2 (ja) * | 1991-07-18 | 2000-12-04 | テキサス インスツルメンツ ドイチェランド ゲゼルシャフト ミット ベシュレンクテル ハフツング | 交換可能なアンテナを有する送信装置により一定界（フィールド）強度のｈｆ信号を放射せしめる回路構成 |
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Also Published As
| Publication number | Publication date |
|---|---|
| US5406636A (en) | 1995-04-11 |
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