JP2009218822A - ミュート回路 - Google Patents

Abstract

【課題】ＤＣカットコンデンサの充電時間を長くすることなく、小さい回路規模でポップノイズを防止可能なミュート回路を提供する。
【解決手段】ミュート回路は信号伝搬判定回路７を備える。ＴＥＳＴ信号を用いて抵抗網３で生成された個々の分圧電圧の電圧レベルをモニターし、ＴＥＳＴ信号と同じ周期のモニター結果を示す信号が伝搬するか否かを信号伝搬判定回路７で判定し、信号が伝搬しなくなる最大レベルの分圧電圧を選択するためのデータと、信号が伝搬し始める最低レベルの分圧電圧を選択するためのデータとをメモリ回路８に記憶しておき、どちらか一方のデータを選択して分圧電圧を生成するとともにＤＣカットコンデンサＣの充電を開始し、信号伝搬判定回路７の出力であるＤＯＵＴ信号が定常状態になった段階でＤＣカットコンデンサＣの充電を停止し、その後に音声再生を開始する。
【選択図】図１

Description

本発明は、ヘッドホン等を介して音声出力を行う場合における電源投入時のポップノイズを抑制するミュート回路に関する。

ヘッドホンには、オーディオ信号の直流成分を除去する目的で、ＤＣカットコンデンサを直列接続することが多い。電源投入時のポップノイズを防止するためには、オーディオ信号を再生するのに先立って、ＤＣカットコンデンサの電位を電源電圧の中点電位まで充電する必要がある。この種のポップノイズを防止するミュート回路については、種々の回路構成が提案されている（特許文献１，２参照）。

特許文献１には、電源投入時に、基準電圧が閾値電圧より小さい間は基準電圧をヘッドホン側に供給し、基準電圧が閾値電圧以上になると、本来のオーディオ信号をヘッドホン側に供給する処理信号切替回路が記載されている。

特許文献２には、電源投入時にヘッドホンに印加される電圧が緩やかに変化するように制御してポップノイズを防止するポップノイズ防止回路が記載されている。

しかしながら、特許文献１の場合、基準電圧生成用と閾値電圧生成用に別個の抵抗列が必要となり、回路規模が大きくなる。

また、特許文献２の場合は、充電カーブをきめ細かく制御しており、ポップノイズ防止回路の内部構成が複雑になる。また、このポップノイズ防止回路はアンプの前段に接続されており、ポップノイズ防止回路の入力端子には基準電圧を保持するためのコンデンサを接続する必要がある。このコンデンサは数十μＦの容量を必要とすることから、回路規模を縮小することは難しい。
特開平１１−３４６１２４号公報 特開２００５−２１７６１３号公報

本発明は、ＤＣカットコンデンサの充電時間を長くすることなく、小さい回路規模でポップノイズを防止可能なミュート回路を提供するものである。

本発明の一態様によれば、２つの基準電圧端子間に複数の抵抗を縦続接続して、各抵抗間から分圧電圧を出力可能とした抵抗網と、
選択信号の論理に応じて、前記抵抗網から出力すべき分圧電圧を選択する制御を行う選択回路と、
交搬するテスト信号を用いて前記選択回路で選択された分圧電圧の電圧レベルをモニターし、前記テスト信号と同じ周期のモニター結果を示す信号が伝搬するか否かを判定する信号伝搬判定回路と、
前記信号伝搬判定回路の出力信号に応じたデータを前記選択信号と対応づけて記憶するメモリ回路と、
前記メモリ回路に記憶されたデータに応じた分圧電圧を前記選択回路が選択するようにデコード信号を生成するデコーダ回路と、
前記抵抗網における特定の抵抗間から出力された分圧電圧により、ＤＣカットコンデンサを充電するか否かを切り替える第１の切替回路と、
前記２つの基準電圧端子のそれぞれに、互いに異なる基準電圧を印加するか、あるいは同一の基準電圧を印加するかを切り替える第２の切替回路と、
前記信号伝搬判定回路による判定結果が得られるまでは、前記ＤＣカットコンデンサの充電が行われないように前記第１の切替回路を切替制御して前記ＤＣカットコンデンサへの充電経路を遮断し、かつ論理の異なる前記選択信号を順に前記選択回路に与えて前記抵抗網から互いに異なる分圧電圧を順に出力させて前記信号伝搬判定回路に判定処理を行わせ、前記信号伝搬判定回路による判定結果が得られた後は、前記第１の切替回路を切替制御して前記ＤＣカットコンデンサの充電を行い、かつ前記デコード信号を前記選択回路に与えて、前記信号伝搬判定回路の出力信号が定常状態になるまで待機し、定常状態になった後に前記第１の切替回路を切替制御して前記ＤＣカットコンデンサの充電を停止させる切替制御回路と、を備えることを特徴とするミュート回路が提供される。

本発明によれば、ＤＣカットコンデンサの充電時間を長くすることなく、小さい回路規模でポップノイズを防止できる。

以下、図面を参照しながら、本発明の実施形態について説明する。

（第１の実施形態）
図１は本発明の第１の実施形態に係るミュート回路の概略構成を示すブロック図である。図１のミュート回路は、オーディオ信号を増幅するアンプ１の後段に接続された音声出力切替回路２とＤＣカットコンデンサＣとの間に接続されている。ＤＣカットコンデンサＣの他端側にはヘッドホン等の音声出力機器ＲＬが接続される。

図１のミュート回路は、直列接続された複数の抵抗からなる抵抗網３と、抵抗網３の各抵抗間の分圧電圧を選択するか否かを切り替える第１および第２のスイッチ網４，５と、選択信号（ＳＥＬ信号）の論理に応じて第１および第２のスイッチ網４，５をオン／オフして一つの分圧電圧を選択する選択回路６と、交搬するＴＥＳＴ信号を用いて第１および第２のスイッチ網４，５で選択された分圧電圧の電圧レベルをモニターして、ＴＥＳＴ信号と同じ周期のモニター結果を示す信号が伝搬するか否かを判定する信号伝搬判定回路７と、信号伝搬判定回路７の出力信号に応じたデータを選択信号と対応づけて記憶するメモリ回路８と、メモリ回路８に記憶されたデータに基づいて選択回路６に分圧電圧を選択させるためのデコード信号（ＤＥＣ信号）を生成するデコーダ回路９と、抵抗網３の特定の抵抗間から出力された分圧電圧によりＤＣカットコンデンサＣを充電するか否かを切り替える第１の切替回路ＳＷcと、抵抗網３の一端側に基準電圧を供給するか接地電圧を供給するかを切替制御する第２の切替回路ＳＷh，ＳＷlと、ＤＣカットコンデンサＣの充電停止を制御するＣＳＴＯＰ回路１０と、第１および第２の切替回路ＳＷh，ＳＷlを切替制御する切替制御回路１１と、を備えている。

切替制御回路１１は、後で詳述するように、信号伝搬判定回路７による判定結果が得られるまでは、ＤＣカットコンデンサＣの充電が行われないように第１の切替回路ＳＷcを切替制御してＤＣカットコンデンサＣへの充電経路を遮断し、かつ論理の異なる選択信号を順に選択回路６に与えて、抵抗網３から互いに異なる分圧電圧を順に出力させ、信号伝搬判定回路７による判定結果が得られた後は、第１の切替回路ＳＷcを切替制御してＤＣカットコンデンサＣの充電を行い、かつデコード信号を選択回路６に与えて信号伝搬判定回路７の出力信号が定常状態になるまで待機し、定常状態になった後に第１の切替回路ＳＷcを切替制御してＤＣカットコンデンサＣの充電を停止させる。

抵抗網３の一端側は、第２の切替回路ＳＷh，ＳＷlにより電源電圧または接地電圧に設定可能であり、抵抗網３の他端側は接地されている。抵抗網３は、直列接続された第１および第２の抵抗列１２，１３を有し、これら抵抗列の接続ノードに第１の切替回路ＳＷcの一端が接続されている。

第１の抵抗列１２は、直列接続された複数の抵抗を有し、これら抵抗間には第１のスイッチ網４が接続されている。第２の抵抗列は、直列接続された複数の抵抗を有し、これら抵抗間には第２のスイッチ網が接続されている。第１のスイッチ網４は、各抵抗間の分圧電圧を選択するか否かを切り替える複数のスイッチを有する。第２のスイッチ網も同様に複数のスイッチを有する。選択回路６に入力されるＳＥＬ信号またはＤＥＣ信号の論理により、第１および第２のスイッチ網４，５におけるいずれか一つのスイッチのみがオンして、選択された分圧電圧Ｖrefが信号伝搬判定回路７に供給される。

第２の切替回路ＳＷh，ＳＷl内のスイッチＳＷhをオンして、スイッチＳＷlをオフすると、抵抗網３の一端側に電源電圧ＶDDが印加され、第１および第２の抵抗列１２，１３の接続ノードの電圧ＶcはＶcx＝ＶDD／２となる。

この状態で、第１の切替回路ＳＷcをオンすると、ＤＣカットコンデンサＣの両端電位差ＶcがＶcx未満の場合には、ＤＣカットコンデンサＣへの充電が行われ、Ｖcx≦Ｖcの場合には、ＤＣカットコンデンサＣの放電が行われる。電源投入時は、ＤＣカットコンデンサＣは電荷を蓄積していないため、第１の切替回路ＳＷcをオンすると、ＤＣカットコンデンサＣへの充電が行われる。

音声再生を停止した場合は、電源を遮断する前に、第２の切替回路ＳＷh，ＳＷl内のスイッチＳＷhをオフして、スイッチＳＷlをオンするとともに、第１の切替回路ＳＷcをオンする。これにより、ＤＣカットコンデンサＣの放電が行われる。

選択回路６は、ＭＯＤＥ信号の論理に応じて、ＳＥＬ信号とＤＥＣ信号のいずれか一方を選択し、選択したＳＥＬ信号またはＤＥＣ信号に基づいて第１および第２のスイッチ網４，５を切替制御して、一つの分圧電圧を選択する。

ＭＯＤＥ信号がロウで、ＳＥＬ信号のデータ値がｉの場合には、選択回路６の出力信号のｉビット目ＳＷＳＥＬ［ｉ］はハイで、それ以外のビットはロウになる。一方、ＭＯＤＥ信号がハイで、ＤＥＣ信号のデータ値がｊの場合には、選択回路６の出力信号のｊビット目ＳＷＳＥＬ［ｊ］はハイで、それ以外のビットはロウになる。このように、選択信号の出力信号ＳＷＳＥＬ［ｎ：１］のうち１ビットだけがハイになり、ハイになったビットに対応するスイッチがオンして、特定の分圧電圧が選択される。

切替制御回路１１は、ＴＥＳＴ信号のパルス数を計測し、その計測結果に基づいて、第１の切替回路ＳＷcをオンするタイミングと、選択回路６に入力されるＭＯＤＥ信号の論理を切り替えるタイミングと、ＳＥＬ信号の論理を制御する。切替制御回路１１は、信号伝搬判定回路７が信号伝搬判定処理を行っている間は、ＭＯＤＥ信号をロウにし、かつＳＥＬ信号の論理を順に切り替える。ＴＥＳＴ信号のパルス信号の計測値が所定数に達すると、信号伝搬判定処理が終了したと判断して、ＭＯＤＥ信号をハイにする。なお、ＴＥＳＴ信号は、ミュート回路の外部から入力される。

図１のミュート回路は、電源を投入すると毎回、音声再生を開始する前に信号伝搬判定回路７による信号伝搬判定処理を行い、その結果に基づいてＤＣカットコンデンサＣへの初期充電を行い、充電が完了した後に、音声再生を行う。信号伝搬判定処理を電源投入時に毎回行う理由は、電源電圧や周囲温度の変動により、信号伝搬判定結果が異なることから、実動作環境に対応した信号伝搬判定結果を得るために毎回実施される。毎回、信号伝搬判定処理を行った結果に基づいてキャパシタの初期充電を行うことにより、キャパシタの一端側電圧を常にＶcxに設定することができる。

このように、音声再生を行う前にＤＣカットコンデンサＣに初期充電を行うことにより、電源投入時のポップノイズの発生を防止できる。

以下、信号伝搬判定処理について詳述する。信号伝搬判定処理を行う際は、スイッチＳＷhをオン、スイッチＳＷlをオフ、第１の切替回路ＳＷcをオン、ＭＯＤＥ信号をロウに設定する。切替制御回路１１は、ＴＥＳＴ信号に同期して、ＳＥＬ信号の論理を順に切り替える。これにより、選択回路６は、第１および第２のスイッチ網４，５のスイッチを順に切り替え、抵抗網３から順に異なる分圧電圧が信号伝搬判定回路７に供給される。

図２は信号伝搬判定回路７の内部構成の一例を示す回路図、図３（ａ）は信号伝搬判定回路７の入力特性を示す図、図３（ｂ）は信号伝搬判定回路７の出力特性を示す図である。図２の信号伝搬判定回路７は、電源電圧ＶDDと接地電圧との間に縦続接続される４つのトランジスタＰＭＯＳ１、ＰＭＯＳ２、ＮＭＯＳ１およびＮＭＯＳ２と、ＰＭＯＳ２およびＮＭＯＳ１の接続ノードの電圧を反転するインバータ１４とを有する。

ＰＭＯＳ２とＮＭＯＳ１のゲートに印加される電圧Ｖiは、抵抗網３で選択された分圧電圧Ｖrefである。ＴＥＳＴ信号は図３（ａ）のように一定周期で論理が変化するパルス信号である。電圧Ｖiは、図３（ａ）のように、電圧レベルがステップ的に変化する。

電圧ＶiがＮＭＯＳ１の閾値電圧Ｖthnより低い場合には、ＮＭＯＳ１はオフ状態であり、インバータ１４の入力信号の論理はハイになり、信号伝搬判定回路７の出力であるＤＯＵＴ信号はロウになる。

電圧ＶiがＮＭＯＳ１の閾値電圧Ｖthn以上で、かつＰＭＯＳ２の閾値電圧Ｖthp以下の場合は、ＴＥＳＴ信号がハイであれば、ＮＭＯＳ１とＮＭＯＳ２がオンしてインバータ１４の入力信号がロウ（ＤＯＵＴ信号はハイ）になり、ＴＥＳＴ信号がロウのときはＰＭＯＳ１とＰＭＯＳ２がオンしてインバータ１４の入力信号がハイ（ＤＯＵＴ信号はロウ）になる。ただし、電圧Ｖiの電圧が高くなるにしたがって、ＰＭＯＳ２はオンしにくくなるため、ＤＯＵＴ信号がロウになる期間が次第に短くなる。

電圧ＶiがＰＭＯＳ２の閾値電圧Ｖthpより高くなると、ＰＭＯＳ２はオフ状態になり、インバータ１４の入力信号の論理はロウになり、ＤＯＵＴ信号はハイになる。

図４は信号伝搬判定回路７およびメモリ回路８の動作タイミング図である。例えば、第１のスイッチ網４のスイッチＳＷ１をオンした場合（期間Ｔ１）には、最低レベルの分圧電圧Ｖ１が信号伝搬判定回路７に供給される。このときは、信号伝搬判定回路７内のＮＭＯＳ１がオフするため、インバータ１４の入力信号はハイになり、ＤＯＵＴ信号はロウになる。

その後第１のスイッチ網４のスイッチを順次切り替えていき、スイッチＳＷ４をオンした場合（期間Ｔ４）には、分圧電圧Ｖ４がＮＭＯＳ１の閾値電圧を超えて、ＮＭＯＳ１がオンするようになる。これにより、ＤＯＵＴ信号にはハイのパルスが現われる。このパルス幅は、分圧電圧の電圧レベルが高くなるほど広くなる（期間Ｔ４〜Ｔn-4）。

その後第１のスイッチ網４のスイッチを順次切り替えていき、スイッチＳＷn-3をオンした場合（期間Ｔn-3）には、分圧電圧Ｖn-3がＰＭＯＳ２の閾値電圧を超えてしまい、ＰＭＯＳ２はオフ状態になる。これにより、インバータ１４の入力信号はロウになり、ＤＯＵＴ信号はハイになる。

電源投入時の電源状態により、信号伝搬判定回路７に入力される分圧電圧Ｖiも変動し、また、周囲温度等によるＰＭＯＳやＮＭＯＳの閾値電圧の変動により、信号伝搬判定回路７のＤＯＵＴ信号も変化する。そこで、本実施形態では、電源を投入するたびに、信号伝搬判定処理を行い、現時点でのＤＯＵＴ信号に基づいてＤＣカットコンデンサＣの充電を制御する。

ＤＯＵＴ信号は、ＳＥＬ信号と対応づけて、メモリ回路８に記憶される。より具体的には、図４に示すように、ＤＯＵＴ信号がパルス状になる（すなわち交搬する）スイッチ切替期間をハイとし、ＤＯＵＴ信号がロウ固定またはハイ固定になるスイッチ切替期間をロウとして、各スイッチ切替期間に１ビットずつ割り振る。これにより、第１および第２のスイッチ網４，５の総数と同じの総計ｎビットのビット列が得られる。メモリ回路８は、このｎビットのビット列を記憶する。

図５はメモリ回路８の内部構成の一例を示すブロック図である。図５のメモリ回路８は、ｎビット分のビット決定部１５を有する。各ビット決定部１５は、縦続接続された２つのフリップフロップ（以下、Ｆ／Ｆ）１６，１７と、各Ｆ／Ｆ１６，１７のクロック信号を生成するＡＮＤゲート１８とを有する。このＡＮＤ回路１８は、選択回路６の出力信号の１ビット分ＳＷＳＥＬ［ｉ］とＤＯＵＴ信号との論理積を演算する。Ｆ／Ｆ１６のＤ入力にはＥＮＡＢＬＥ信号が入力される。これにより、各スイッチの選択期間内にＤＯＵＴ信号がロウからハイに遷移するとき、すなわちＤＯＵＴ信号が交搬する場合には、Ｆ／Ｆ１６，１７はハイを出力する。また、ＤＯＵＴ信号がロウ固定またはハイ固定の場合には、Ｆ／Ｆ１６，１７はロウを出力する。これらＦ／Ｆ１６，１７は、スイッチＳＷhをオンする前にＲＥＳＥＴ信号が入力されて初期リセットされる。

なお、ＥＮＡＢＬＥ信号には、スイッチＳＷhをオンするためのＣｈａｒｇｅ信号を用いてもよいし、ハイレベル固定の信号を用いてもよい。

信号伝搬判定処理が終わると、デコーダ回路９は、メモリ回路８に記憶されたデータを読み出してＤＥＣ信号を生成する。デコーダ回路９は、第１のスイッチ網４の中から一つのスイッチを選択するためのデコード信号と、第２のスイッチ網５の中から一つのスイッチを選択するためのデコード信号とを生成する。どちらのデコード信号を出力するかは、ＵＰ信号の論理により決定される。例えば、ＵＰ信号がロウの場合は第１のスイッチ網４の中から一つのスイッチを選択するためのデコード信号を出力し、アップ信号がハイの場合は第２のスイッチ網の中から一つのスイッチを選択するためのデコード信号を出力する。ＵＰ信号は、例えば切替制御回路１１で生成される。

図６はデコーダ回路９の内部構成の一例を示すブロック図である。図６のデコーダ回路９は、ｎビット分のデコード部２１と、プリデコーダ回路２２と、サーマルデコーダ回路２３とを有する。各デコード部２１は、メモリ回路８に記憶されたデータＭＯＵＴ［ｎ：１］中の隣接する２ビット同士の排他的論理和を演算するＸＯＲゲート２４と、このＸＯＲゲート２４の出力信号とＸＯＲゲート２４の入力信号の一方との論理積を演算するＡＮＤゲート２５とを有する。

ＸＯＲゲート２４は、隣接する２ビットの論理が異なる場合にハイを出力する。ＡＮＤゲート２５は、メモリ回路８内の特定ビットが１で、かつＸＯＲゲート２４の出力がハイの場合にハイを出力する。例えば、図４のスイッチＳＷ４に対応するデコード部２１はハイを出力する。このようにして、各デコード部２１は、信号ＬＯＷ［ｎ：１］を出力する。

プリデコーダ回路２２は、ＬＯＷ［ｎ：１］とＭＯＵＴ［ｎ：１］をサーモコードに変換する。より具体的には、ＬＯＷ［ｋ］がハイの場合は（ｋは１〜ｎ）、ＵＰ信号がロウであれば、ＬＯＷ［ｋ−１：０］をすべてハイにする。また、ＵＰ信号がハイであれば、ＬＯＷ［ｋ−１：０］をすべてハイにしたビット列とＭＯＵＴ［ｎ：１］との論理和を演算してサーモコードを生成する。

以上により、メモリ回路８は、信号伝搬判定回路７の出力であるＤＯＵＴ信号の論理を、選択回路６の出力であるＳＷＳＥＬ［ｎ：１］と対応づけて記憶し、デコーダ回路９は、ＤＯＵＴ信号が特定の値になるときのＳＷＳＥＬ［ｎ：１］を選択するためのＤＥＣ信号を出力する。

本実施形態のデコーダ回路９は、第１のスイッチ網４におけるスイッチＳＷn-3を選択するためのＤＥＣ信号と、第２のスイッチ網５におけるスイッチＳＷ４を選択するためのＤＥＣ信号とを出力する。

信号伝搬判定処理が終了すると、切替制御回路１１は、第１の切替回路ＳＷcをオンしてＤＣカットコンデンサＣへの充電を開始する。また、ＭＯＤＥ信号の論理を切り替える。これにより、選択回路６は、ＳＥＬ信号の代わりにＤＥＣ信号に基づいて、第１および第２のスイッチ網４，５の選択動作を行う。

上述したように、ＤＥＣ信号には２種類があり、どちらを選択してＤＣカットコンデンサＣの充電を行ってもよい。以下では、第１のスイッチ網４の中からスイッチＳＷn-3を選択するためのＤＥＣ信号を用いてＤＣカットコンデンサＣの充電を行う例を説明する。この場合、ＤＥＣ信号に基づいて、選択回路６はスイッチＳＷn-3を選択する。これにより、スイッチＳＷn-3を介して、分圧電圧が参照電圧Ｖrefとして信号伝搬判定回路７に入力される。

ＤＣカットコンデンサＣへの充電を開始した直後は、ＤＣカットコンデンサＣの一端側電圧Ｖcが急激に下がるため、それに応じて、信号伝搬判定回路７に入力される参照電圧Ｖrefも本来の分圧電圧Ｖn-3よりも低下する。

図７は充電時に電圧ＶcとＶrefの電圧レベルが変化する様子を示す電圧波形図である。図７の時刻ｔ１でＤＣカットコンデンサＣの充電を開始したとすると、その時点で、電圧ＶcとＶrefの電圧レベルがともにいったん急降下した後、徐々に上昇する。

その後、時刻ｔ２になると、電圧Ｖrefが本来の電圧Ｖn-3と等しくなり、信号伝搬判定回路７の出力信号ＤＯＵＴは図４の期間Ｔn-3と同様に、ハイレベル固定になる。これにより、ＣＳＴＯＰ回路１０から出力されるＳＴＯＰ信号がハイになる。このＳＴＯＰ信号は切替制御回路１１に入力されて、切替制御回路１１はＣｈａｒｇｅｃ信号をロウにする。これにより、第１の切替回路ＳＷcはオフして、ＤＣカットコンデンサＣへの充電が停止される。

以上で、ＤＣカットコンデンサＣの初期充電が終了し、その後に音声再生処理が開始される。ＤＣカットコンデンサＣには電圧Ｖcx＝ＶDD／２に応じた電荷が充電されているため、音声再生処理を開始した直後にポップノイズが発生するおそれはない。

図８はＣＳＴＯＰ回路１０の内部構成の一例を示すブロック図である。図８のＣＳＴＯＰ回路１０は、第１のスイッチ網４の中から特定のスイッチを選択した場合の充電停止タイミングを設定する第１のストップ制御部２６と、第２のスイッチ網５の中から特定のスイッチを選択した場合の充電停止タイミングを設定する第２のストップ制御部２７と、ＵＰ信号の論理により第１および第２のストップ制御部２６，２７の出力信号のいずれか一つを選択してＳＴＯＰ信号として出力するマルチプレクサ２８とを有する。

第１のストップ制御部２６は、縦続接続された２つのＦ／Ｆ３１，３２と、インバータ３３とを有する。これらＦ／Ｆ３１，３２のクロック端子にはＴＥＳＴ信号が入力され、Ｆ／Ｆ３１のＤ入力端子にはＣｈａｒｇｅｃ信号が入力され、これらＦ／Ｆ３１，３２のリセット端子には、ＤＯＵＴ信号の反転信号が入力される。

これにより、第１のストップ制御部２６は、ＤＯＵＴ信号がロウになる場合にはＦ／Ｆ３１，３２をリセットにし、ＤＯＵＴ信号がハイ固定になった後のＴＥＳＴ信号の立ち上がりエッジでＦ／Ｆ３２の出力をハイにする（図７の時刻ｔ２）。

第２のストップ制御部２７は、縦続接続された２つのＦ／Ｆ３４，３５と、ＡＮＤゲート３６とを有する。これらＦ／Ｆ３４，３５のクロック端子にはＡＮＤゲート３６の出力信号が入力され、Ｆ／Ｆ３４，３５のリセット端子はＲＥＳＥＴ信号によりリセットされる。

ＡＮＤゲート３６は、Ｃｈａｒｇｅｃ信号とＤＯＵＴ信号との論理積を演算する。これにより、ＤＯＵＴ信号が交搬している場合には、Ｆ／Ｆ３４，３５はクロッキング動作を行い、Ｆ／Ｆ３５の出力はハイになる。図４を用いて説明すると、電圧Ｖrefが徐々に上昇してＤＯＵＴ信号がパルス動作を開始するようになると（期間Ｔ４）、Ｆ／Ｆ３５の出力がハイになって、ＳＴＯＰ信号がハイになる。

このように、第１の実施形態では、交搬するＴＥＳＴ信号を用いて抵抗網３で生成された個々の分圧電圧の電圧レベルをモニターし、モニター結果を示す信号が伝搬するか否かを信号伝搬判定回路７で判定し、信号が伝搬しなくなる最大レベルの分圧電圧を選択するためのデータと、信号が伝搬し始める最低レベルの分圧電圧を選択するためのデータとをメモリ回路８に記憶しておき、どちらか一方のデータを選択して分圧電圧を生成するとともにＤＣカットコンデンサＣの充電を開始し、信号伝搬判定回路７の出力であるＤＯＵＴ信号が定常状態になった段階でＤＣカットコンデンサＣの充電を停止し、その後に音声再生を開始するため、電源変動や周囲温度等に影響されずに、ＤＣカットコンデンサＣの一端側電圧を中点電圧Ｖcxに設定でき、音声再生時にポップノイズが発生しなくなる。

上述した実施形態では、信号伝搬判定処理が終了した後に、第１のスイッチ網４からスイッチＳＷn-3を選択した状態でＤＣカットコンデンサＣの充電を行ったが、第２のスイッチ網５からスイッチＳＷ４を選択した状態でＤＣカットコンデンサＣの充電を行ってもよい。

あるいは、ＤＣカットコンデンサＣの充電を行う際に、必ず第１のスイッチ網４から一つのスイッチを選択するように設定してもよい。この場合、第２のスイッチ網５は不要となるため、第２のスイッチ網５を省略することが可能である。逆に、必ず第２のスイッチ網５から一つのスイッチを選択してＤＣカットコンデンサＣの充電を行う場合には、第１のスイッチ網４を省略してもよい。このように、第１のスイッチ網４と第２のスイッチ網５のいずれか一方は省略することができる。いずれかのスイッチ網を省略した場合には、選択回路６とデコーダ回路９の内部構成も簡略化でき、ミュート回路の全体的な回路規模を縮小できる。

（第２の実施形態）
第２の実施形態は、電源投入時にＤＣカットコンデンサＣを初期充電する場合に充電加速動作を行うものである。

図９は本発明の第２の実施形態に係るミュート回路の概略構成を示すブロック図である。図９のミュート回路は、図１と同様に、第１および第２の抵抗列１２，１３からなる抵抗網３と、第１の抵抗列１２に対応する第１のスイッチ網４と、第２の抵抗列に対応する第２のスイッチ網５と、第１および第２の切替回路ＳＷh，ＳＷlとを備えている。

図９のミュート回路は、第１のスイッチ網４に対応させて、第１の選択回路６ａと、第１の信号伝搬判定回路７ａと、第１のメモリ回路８ａと、第１のデコーダ回路９ａと、第１のＣＳＴＯＰ回路１０ａとを有する。同様に、第２のスイッチ網５に対応させて、第２の選択回路６ｂと、第２の信号伝搬判定回路７ｂと、第２のメモリ回路８ｂと、第２のデコーダ回路９ｂと、第２のＣＳＴＯＰ回路１０ｂとを有する。

この他、図９のミュート回路は、ＤＣカットコンデンサＣへの充電加速を行うための充電加速回路４１と、この充電加速回路４１を制御する充電制御回路４２とを有する。

第１の実施形態では、一つの信号伝搬判定回路７を用いて、第１のスイッチ網４の中から各スイッチを順に選択して信号伝搬を判定する処理と、第２のスイッチ網５の中から各スイッチを順に選択して信号伝搬を判定する処理とを行ったが、第２の実施形態では、第１のスイッチ網４の中から各スイッチを順に選択して信号伝搬を判定する処理は第１の信号伝搬判定回路７ａで行い、第２のスイッチ網５の中から各スイッチを順に選択して信号伝搬を判定する処理は第２の信号伝搬判定回路７ｂで行う。

第１の選択回路６ａは、ＭＯＤＥ信号がロウの場合で、ＳＥＬ信号のデータ値がｉの場合には、選択回路６の出力信号のｉビット目ＳＷＳＥＬＰ［ｉ］はハイで、それ以外のビットはロウになる。一方、ＭＯＤＥ信号がハイの場合で、ＤＥＣ信号のデータ値がｊの場合には、第１の選択回路６ａの出力信号のｊビット目ＳＷＳＥＬＰ［ｊ］はハイで、それ以外のビットはロウになる。

第２の選択回路６ｂは、ＭＯＤＥ信号がロウの場合で、ＳＥＬ信号のデータ値がｉの場合には、選択回路６の出力信号のｉビット目ＳＷＳＥＬＮ［ｉ］はハイで、それ以外のビットはロウになる。一方、ＭＯＤＥ信号がハイの場合で、ＤＥＣ信号のデータ値がｊの場合には、第１の選択回路６ａの出力信号のｊビット目ＳＷＳＥＬＮ［ｊ］はハイで、それ以外のビットはロウになる。

第１のメモリ回路８ａは、第１の信号伝搬判定回路７ａの信号伝搬判定結果を記憶し、その記憶内容に基づいて、第１のデコーダ回路９ａは第１の選択回路６ａを選択するためのＤＥＣＰ信号を生成する。このＤＥＣＰ信号は、図４のスイッチＳＷn-3を選択するための信号である。

第２のメモリ回路８ｂは、第２の信号伝搬判定回路７ｂの信号伝搬判定結果を記憶し、その記憶内容に基づいて、第２のデコーダ回路９ｂは第２の選択回路６ｂを選択するためのＤＥＣＮ信号を生成する。このＤＥＣＮ信号は、図４のスイッチＳＷ４を選択するための信号である。

第１および第２のデコーダ回路９ｂの内部構成は図６のデコーダ回路９と同様だが、第１および第２のスイッチ網５４，５のそれぞれに対応してデコーダ回路９が設けられるため、プリデコーダは不要である。

このように、図９のミュート回路は、第１のスイッチ網４を利用した信号伝搬判定処理と第２のスイッチ網５を利用した信号伝搬判定処理とを並行して行うことができ、第１の実施形態に比べて、信号伝搬判定処理に要する時間を半減でき、高速処理が可能である。

充電加速回路４１は、ｋ個（ｋは２以上の整数）の充電加速部４１ａを有する。各充電加速部４１ａは、電源端子ＶDDとＤＣカットコンデンサＣの一端との間に縦続接続されたＰＭＯＳトランジスタＰli、抵抗ＲＡiおよびスイッチＳＷc2を有する。スイッチＳＷc2は、第１の切替回路ＳＷcをオンしてＤＣカットコンデンサＣの充電を開始した後、しばらくした後（ただしＤＣカットコンデンサＣの充電中）にオンする。スイッチＳＷc2をオンするタイミングを第１の切替回路ＳＷcをオンするタイミングよりも遅らせる理由は、ＤＣカットコンデンサＣの充電開始直後に充電加速を行うと、ポップノイズが発生するおそれがあるためである。

ＰＭＯＳトランジスタＰliのゲート電圧は、充電制御回路４２により制御される。図１０は充電制御回路４２の内部構成の一例を示すブロック図である。図１０の充電制御回路４２は、縦続接続された複数のＦ／Ｆ４３と、各Ｆ／Ｆ４３の出力信号を反転する複数のインバータ４４と、初段のＦ／Ｆ４３のＤ入力信号を生成するＦ／Ｆ４５、ＮＯＲゲート４６およびＡＮＤゲート４７と、Ｆ／Ｆ４３のクロック信号を生成する分周器４８とを有する。

分周器４８は、例えばＴＥＳＴ信号の２倍の周期の信号を生成する。Ｆ／Ｆ４５は、分周器４８の出力信号の立ち上がりエッジで、Ｃｈａｒｇｅｃ信号をラッチする。ＤＣカットコンデンサＣの充電中は、Ｃｈａｒｇｅｃ信号はハイであるため、Ｆ／Ｆ４５の出力であるＣｈａｒｇｅｆ信号もハイになる。ＮＯＲゲート４６は、ＳＴＯＰ１信号とＳＴＯＰ２信号がともにロウのときにハイを出力する。したがって、ＡＮＤゲート４７は、ＳＴＯＰ１信号とＳＴＯＰ２信号がともにロウで、かつＤＣカットコンデンサＣの充電中にハイレベルになる。Ｃｈａｒｇｅｆ信号がハイになった時点で、スイッチＳＷc2がオンして、充電加速動作が開始される。

縦続接続された複数のＦ／Ｆ４３の出力は左から順にハイになり、インバータ４４の出力は順にロウになる。これにより、充電加速回路４１内の各充電加速部４１ａのＰＭＯＳトランジスタＰliは順にオンし、ＤＣカットコンデンサＣの充電加速が徐々に強まっていく。

ＳＴＯＰ１信号とＳＴＯＰ２信号の少なくとも一方がハイになると、ＮＯＲゲート４６の出力がロウになり、初段のＦ／Ｆ４３の出力がロウに変化する。この信号論理は、徐々に後段のＦ／Ｆ４３にも伝達されて、ＰＭＯＳトランジスタＰliは順にオフし、ＤＣカットコンデンサＣの充電加速が徐々に弱まっていく。

図１１は図９のミュート回路の動作タイミング図である。時刻ｔ１でＤＣカットコンデンサＣの充電が開始され、その後時刻ｔ２でＣｈａｒｇｅｆ信号がハイになって、充電加速動作が開始される。まず、時刻ｔ２で充電制御回路４２の出力ＰＯＮ0がロウになり、以降、ＰＯＮ1〜ＰＯＮ3が徐々にロウになる。これにより、ＤＣカットコンデンサＣの一端側電圧Ｖcxの電圧が段階的に急速に上昇する。

その後、時刻ｔ３になると、ＳＴＯＰ２信号がハイになり、ＰＯＮ0信号がハイに切り替わる。以後、ＰＯＮ1〜ＰＯＮ3が順にハイに切り替わる。これに伴って、電圧Ｖcxの電圧レベルの上昇度合いも徐々に弱まる。

その後、時刻ｔ４になると、ＳＴＯＰ１信号もハイになり、Ｃｈａｒｇｅｃ信号がロウになって、第１の切替回路ＳＷcがオフする。これにより、ＤＣカットコンデンサＣの充電動作が停止する。

このように、第２の実施形態では、第１のスイッチ網４を利用した信号伝搬判定処理を行う回路と、第２のスイッチ網５を利用した信号伝搬判定処理を行う回路とを別個に設けるため、両方の信号伝搬判定処理を並行して行うことができ、信号伝搬判定処理に要する時間を第１の実施形態よりも半減でき、高速処理が可能となる。また、電源投入時にＤＣカットコンデンサＣを初期充電する際に加速充電を行うための充電加速回路４１と充電制御回路４２を設けるため、急速充電が可能となり、電源投入から音声再生を開始するまでの時間（すなわちミュート期間）を短縮でき、ユーザの利便性が向上する。

上述した充電加速回路４１と充電制御回路４２を図１のミュート回路に接続してもよい。この場合、充電制御回路４２の内部構成を若干変更することで適用可能である。

（第３の実施形態）
第１および第２の実施形態は、電源投入時のポップノイズの発生を防止することを念頭に置いたが、本発明は、後述する第３の実施形態に示すように、楽曲再生中の楽曲の切り替わりでのポップノイズの発生を防止するためにも適用可能である。

図１２は楽曲再生の切り替わりでのミュート動作の概略を説明する図である。図１２の時刻ｔ１で再生中の楽曲が終了したとすると、次の楽曲の再生を開始する前にミュート期間（時刻ｔ１〜ｔ２）を設ける。このミュート期間中に、ＤＣカットコンデンサＣの一端側電圧Ｖcが中点電圧Ｖcxになるように充放電を行う。その後、時刻ｔ３で次の楽曲再生を開始する。

時刻ｔ１の時点では、図１２に示すように、ＤＣカットコンデンサＣの一端側電圧ＶcはＶcxよりも高い電圧Ｖchである可能性と、Ｖcxよりも低い電圧Ｖclである可能性がある。Ｖc＝Ｖch（＞Ｖcx）の場合にはミュート期間中に放電動作を行い、Ｖc＝Ｖcl（＜Ｖcx）の場合にはミュート期間中に充電動作を行い、いずれの場合でもミュート期間終了時点（時刻ｔ２）で、ＤＣカットコンデンサＣの一端側電圧ＶcがＶcxに等しくなるようにする。

図１３は本発明の第３の実施形態によるミュート回路の概略構成を示すブロック図である。図１３では、図９と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。

図１３のミュート回路は、図９にはなかった構成として、ＤＥＴＭＯＤＥ回路５１と、ＭＥＭＳＥＬ回路５２と、ＡＮＤゲート５３とを備えている。また、第１および第２のＣＳＴＯＰ回路１０ａ，１０ｂの代わりに、ＣＳＴＯＰＨ回路５４とＣＳＴＯＰＬ回路５５を有する。

図１３のミュート回路は、第２の実施形態と同様に、電源投入時に信号伝搬判定処理を行うことを前提としており、メモリ回路８には、抵抗網３の特定の分圧電圧を選択するためのデータが格納されている。楽曲の切り替わり時にも、このデータを利用する。

一つの楽曲再生の終了時点でのＤＣカットコンデンサＣの一端側電圧ＶcがＶcxよりも高いＶchの場合には、第１の信号伝搬判定回路７ａの出力であるＤＯＵＴ信号はハイになり、ＣＳＴＯＰＨ回路５４の出力であるＳＴＯＰ１信号はハイになる。一方、ＤＣカットコンデンサＣの一端側電圧ＶcがＶcxよりも低いＶclの場合には、ＤＯＵＴ信号は交搬し、ＳＴＯＰ１信号はロウになる。このように、ＳＴＯＰ１信号の論理により、楽曲再生の終了時点でのＤＣカットコンデンサＣの一端側電圧ＶcがＶcxよりも高いか低いかを検出できる。

ＤＥＴＭＯＤＥ回路５１は、一つの楽曲再生の終了時点でのＳＴＯＰ１信号の論理を所定期間保持したＣＭＯＤＥＳＥＬ信号を生成する。

図１４はＤＥＴＭＯＤＥ回路５１の内部構成の一例を示す回路図である。図１４のＤＥＴＭＯＤＥ回路５１は、縦続接続された複数のＦ／Ｆ６１と、初段のＦ／Ｆ６１の出力変化点と最終段のＦ／Ｆ６１の出力変化点との間隔のパルス幅を持つパルス信号を生成するインバータ６２およびＡＮＤゲート６３と、ＡＮＤゲート６３の出力とＴＥＳＴ信号との論理積を演算するＡＮＤゲート６４と、ＡＮＤゲート６４の出力をエッジとしてＳＴＯＰ１信号をラッチするＦ／Ｆ６５とを有する。

図１４の構成により、ＤＥＴＭＯＤＥ回路５１は、一つの楽曲再生が終了してから、ＴＥＳＴ信号の所定数クロック分だけＳＴＯＰ１信号をラッチする。これにより、一つの楽曲再生が終了してから所定期間後のＳＴＯＰ１信号の論理が最終的にラッチされてＣＭＯＤＥＳＥＬ信号として出力される。

このＣＭＯＤＥＳＥＬ信号はＭＥＭＳＥＬ回路５２に入力される。ＭＥＭＳＥＬ回路５２は、ＤＣカットコンデンサＣの充電時と放電時で、第２の選択回路６ｂが選択する分圧電圧が変わるように、第２のデコーダに与える電圧を切り替える。充電時と放電時で分圧電圧を変える理由は、第２の信号伝搬判定回路７ｂは、その入力電圧が所定の電圧範囲のときに出力が変化しなくなり、適切な信号伝搬判定が行えなくなるためである。

本実施形態では、ＤＣカットコンデンサＣの放電時には、第２の選択回路６ｂが充電時より１段階低い分圧電圧を選択するように、メモリ回路８に格納されたデータをＭＥＭＳＥＬ回路５２が修正して第２のデコーダに供給する。

図４を用いて説明すると、第２の選択回路６ｂは、充電時にはスイッチＳＷ４を選択するのに対して、放電時にはスイッチＳＷ３を選択する。これにより、第２の信号伝搬判定回路７ｂの出力ＤＯＵＴは交搬せずにロウ固定になる。

図１５はＭＥＭＳＥＬ回路５２の内部構成の一例を示すブロック図である。図１５のＭＥＭＳＥＬ回路５２は、ＭＯＵＴ［Ｍ：１］の各ビットに対応して、ｍ個のマルチプレクサ６６を有する。これらマルチプレクサ６６はいずれも、ＣＭＯＤＥＳＥＬ信号の論理に応じて、２入力信号のいずれか一方を選択して出力する。最上位ビットに対応するマルチプレクサ６６の２入力信号は同じデータであり、ＣＭＯＤＥＳＥＬ信号の論理にかかわらず、同じデータが出力される。それ以外のビットに対応するマルチプレクサ６６の２入力信号はＭＯＵＴ２［ｉ］とＭＯＵＴ２［ｉ＋１］であり、ＣＭＯＤＥＳＥＬ信号がロウの場合はＭＯＵＴ２［ｉ］を選択し、ハイの場合はＭＯＵＴ２［ｉ＋１］を選択してＭＯＵＴ３［ｍ：１」として出力する。

図１５のような回路構成により、一つの楽曲再生終了時にＤＣカットコンデンサＣの充電が行われる場合には、ＣＭＯＤＥＳＥＬ信号がロウになるため、ＭＯＵＴ３［ｍ：１」＝ＭＯＵＴ２［ｍ：１」となる。一方、一つの楽曲再生終了時にＤＣカットコンデンサＣの放電が行われる場合には、ＣＭＯＤＥＳＥＬ信号がハイになるため、ＭＯＵＴ３［ｍ：１］＝｛ＭＯＵＴ２［ｍ」、ＭＯＵＴ２［ｍ：２］｝になる。ここで、｛｝は論理代数で用いられるビット連結演算記号である。

図１６はＣＳＴＯＰＨ回路５４の内部構成の一例を示す回路図、図１７はＣＳＴＯＰＬ回路５５の内部構成の一例を示す回路図である。

図１６におけるＣＳＴＯＰＨ回路５４は、縦続接続された２つのＦ／Ｆ７１，７２と、各Ｆ／Ｆ７１，７２のリセット信号を生成するインバータ７３とを有する。これらＦ／Ｆ７１，７２は、第１の信号伝搬判定回路７ａの出力ＤＯＵＴ１がロウの間はリセット状態であり、出力ＤＯＵＴがハイで、かつＴＥＳＴ信号の立ち上がりエッジでＣｈａｒｇｅｃ信号をラッチする。Ｃｈａｒｇｅｃ信号はＤＣカットコンデンサＣを充電するときにハイになるため、充電時においてＴＥＳＴ信号の立ち上がりでＳＴＯＰ１信号はハイになる。

図１７におけるＣＳＴＯＰＬ回路５５は、ＤＣカットコンデンサＣの一端側電圧Ｖcが電圧Ｖcx以下の場合にストップ制御を行う第１のストップ制御部７４と、ＤＣカットコンデンサＣの一端側電圧Ｖcが電圧Ｖcx以上の場合にストップ制御を行う第２のストップ制御部７５と、第１または第２のストップ制御部７４，７５の出力を選択するマルチプレクサ７６とを有する。

第１のストップ制御部７４は、縦続接続された２つのＦ／Ｆ７７，７８と、これらＦ／Ｆ７７，７８のリセット信号を生成するＯＲゲート７９と、これらＦ／Ｆ７７，７８のクロック信号を生成するＡＮＤゲート８０と、インバータ８１とを有する。第１のストップ制御部７４は、ＰＬＡＹ信号がハイのとき（すなわち楽曲の再生期間中）は２つのＦ／Ｆ７７，７８をリセットし、ＰＬＡＹ信号がロウのとき（すなわち再生停止中）は２つのＦ／Ｆ７７，７８のリセットを解除する。再生停止中は、Ｃｈａｒｇｅｃ信号とＤＯＵＴ２信号がともにハイになった時点でＦ／Ｆ７８はハイを出力し、ＳＴＯＰ２信号はハイになる。

第２のストップ制御部７５は、縦続接続された２つのＦ／Ｆ８２，８３と、これらＦ／Ｆ８２，８３のリセット信号を生成するインバータ８４とを有する。これらＦ／Ｆ８１，８２はＤＯＵＴ２信号でリセットされ、ＴＥＳＴ信号の立ち上がりエッジでＣｈａｒｇｅｃ信号をラッチする。

図１８はＤＣカットコンデンサＣの一端側電圧ＶcがＶcx未満の場合のタイミング図、図１９はＤＣカットコンデンサＣの一端側電圧ＶcがＶcxより高い場合のタイミング図である。図１８の時刻ｔ１で一つの楽曲の再生が終了したとすると、Ｖｃ＜Ｖcxであることから、出力ＤＯＵＴ１は交搬する。時刻ｔ１から所定期間の間、図１４に示したＡＮＤゲートの出力ＳＰＥＲＩＯＤがハイであり、このハイ期間中のＴＥＳＴ信号の立ち上がりでＣＭＯＤＥＳＥＬ信号はローレベルを保持する。これにより、Ｖc＜Ｖcxであることが検出される。

このように、ＶcとＶcxの大小関係は、時刻ｔ1aで、ＣＭＯＤＥＳＥＬ信号の論理により記憶される。時刻ｔ1aでＶcとＶcxの大小関係を記憶する理由は、ＤＣカットコンデンサＣの充放電によりＶcxの電位は時間経過に伴って変化するため、再生終了時のＶcとＶcxの大小関係を適切に保持する必要があるためである。

Ｖc＜Ｖcxの場合は、徐々にＤＣカットコンデンサＣが充電され、それに伴って電圧Ｖcが上昇する。やがて、時刻ｔ1bになると、第２の信号伝搬判定回路７ｂの出力ＤＯＵＴがハイになり、Ｆ／Ｆ７８の出力はハイになって、ＳＴＯＰ２信号もハイになる。

その後、時刻ｔ２になると、ＳＴＯＰ１信号もハイになり、図１３のＡＮＤゲートの出力であるＰＬＡＹＥ信号がハイになる。これにより、切替制御回路１１は、Ｃｈａｒｇｅｃ信号をロウにし、第１の切替回路ＳＷcがオフになる。これにより、ＤＣカットコンデンサＣの充電が終了する。また、ＰＬＡＹ信号がハイになり、次の楽曲の再生が開始される。

一方、一つの楽曲の再生を停止したときにＶc＞Ｖcxであれば、図１９に示すように、ＳＰＥＲＩＯＤ信号がハイからロウに切り替わる直前のＴＥＳＴ信号の立ち上がりで、ＣＭＯＤＥＳＥＬ信号はハイレベルを保持する。これにより、Ｖc＞Ｖcxであることが検出される。

Ｖc＞Ｖcxの場合は、ＤＣカットコンデンサＣの蓄積電荷が第２の抵抗列１３を介して徐々に放電され、それに伴って電圧Ｖcが低下し、ＤＯＵＴ２信号ものパルス幅が次第に小さくなり、やがてロー固定になる（時刻ｔ２）。ＤＯＵＴ２信号がロウ固定になると、図１７のＦ／Ｆ８２，８３のリセットが解除され、ＴＥＳＴ信号の立ち上がりエッジでＦ／Ｆ８２はＣｈａｒｇｅｃ信号をラッチし、ＳＴＯＰ２信号はハイになる（時刻ｔ２）。これにより、ＰＬＡＹＥ信号がハイになり、ＤＣカットコンデンサＣの充電が終了する。その後、時刻ｔ３になると、次の楽曲の再生が開始される。

このように、第３の実施形態では、楽曲の切り替わりの間にミュート期間を設けて、メモリ回路８に記憶された情報に基づいて第１および第２の選択回路６ｂにて特定の分圧電圧を選択して信号伝搬判定を行い、ＤＣカットコンデンサＣの一端側電圧ＶcがＶcxになるまで充放電を行うため、次の楽曲を再生する前にＤＣカットコンデンサＣの一端側電圧ＶcをＶcxに設定でき、ポップノイズの発生を確実に防止できる。

上述した図１３の回路は、図９の充電加速回路４１と充電制御回路４２を備えていないが、これらの回路を追加してもよい。これにより、楽曲切り替わり時にＤＣカットコンデンサＣの充電が必要な場合に、高速充電が可能となり、ミュート期間を短縮できる。また、放電加速回路と放電制御回路を備えてもよい。

本発明の第１の実施形態に係るミュート回路の概略構成を示すブロック図。 信号伝搬判定回路７の内部構成の一例を示す回路図。 （ａ）は信号伝搬判定回路７の入力特性を示す図、（ｂ）は信号伝搬判定回路７の出力特性を示す図。 信号伝搬判定回路７およびメモリ回路８の動作タイミング図。 メモリ回路８の内部構成の一例を示すブロック図。 デコーダ回路９の内部構成の一例を示すブロック図。 充電時に電圧ＶcとＶrefの電圧レベルが変化する様子を示す電圧波形図。 ＣＳＴＯＰ回路１０の内部構成の一例を示すブロック図。 本発明の第２の実施形態に係るミュート回路の概略構成を示すブロック図。 充電制御回路４２の内部構成の一例を示すブロック図。 図９のミュート回路の動作タイミング図。 楽曲再生の切り替わりでのミュート動作の概略を説明する図。 本発明の第３の実施形態によるミュート回路の概略構成を示すブロック図。 ＤＥＴＭＯＤＥ回路５１の内部構成の一例を示す回路図。 ＭＥＭＳＥＬ回路５２の内部構成の一例を示すブロック図。 ＣＳＴＯＰＨ回路５４の内部構成の一例を示す回路図。 ＣＳＴＯＰＬ回路５５の内部構成の一例を示す回路図。 ＤＣカットコンデンサＣの一端側電圧ＶcがＶcx未満の場合のタイミング図。 ＤＣカットコンデンサＣの一端側電圧ＶcがＶcxより高い場合のタイミング図。

符号の説明

３ 抵抗網
４ 第１のスイッチ網
５ 第２のスイッチ網
６ 選択回路
６ａ 第１の選択回路
６ｂ 第２の選択回路
７ 信号伝搬判定回路
７ａ 第１の信号伝搬判定回路
７ｂ 第２の信号伝搬判定回路
８ メモリ回路
８ａ 第１のメモリ回路
８ｂ 第２のメモリ回路
９ デコーダ回路
９ａ 第１のデコーダ回路
９ｂ 第２のデコーダ回路
１０ ＣＳＴＯＰ回路
１０ａ 第１のＣＳＴＯＰ回路
１０ｂ 第２のＣＳＴＯＰ回路
１１ 切替制御回路
１２ 第１の抵抗列
１３ 第２の抵抗列
４１ 充電加速回路
４２ 充電制御回路
５１ ＤＥＴＭＯＤＥ回路
５２ ＭＥＭＳＥＬ回路
５４ ＣＳＴＯＰＨ回路
５５ ＣＳＴＯＰＬ回路

Claims (5)

1. ２つの基準電圧端子間に複数の抵抗を縦続接続して、各抵抗間から分圧電圧を出力可能とした抵抗網と、
   選択信号の論理に応じて、前記抵抗網から出力すべき分圧電圧を選択する制御を行う選択回路と、
   交搬するテスト信号を用いて前記選択回路で選択された分圧電圧の電圧レベルをモニターし、前記テスト信号と同じ周期のモニター結果を示す信号が伝搬するか否かを判定する信号伝搬判定回路と、
   前記信号伝搬判定回路の出力信号に応じたデータを前記選択信号と対応づけて記憶するメモリ回路と、
   前記メモリ回路に記憶されたデータに応じた分圧電圧を前記選択回路が選択するようにデコード信号を生成するデコーダ回路と、
   前記抵抗網における特定の抵抗間から出力された分圧電圧により、ＤＣカットコンデンサを充電するか否かを切り替える第１の切替回路と、
   前記２つの基準電圧端子のそれぞれに、互いに異なる基準電圧を印加するか、あるいは同一の基準電圧を印加するかを切り替える第２の切替回路と、
   前記信号伝搬判定回路による判定結果が得られるまでは、前記ＤＣカットコンデンサの充電が行われないように前記第１の切替回路を切替制御して前記ＤＣカットコンデンサへの充電経路を遮断し、かつ論理の異なる前記選択信号を順に前記選択回路に与えて前記抵抗網から互いに異なる分圧電圧を順に出力させて前記信号伝搬判定回路に判定処理を行わせ、前記信号伝搬判定回路による判定結果が得られた後は、前記第１の切替回路を切替制御して前記ＤＣカットコンデンサの充電を行い、かつ前記デコード信号を前記選択回路に与えて、前記信号伝搬判定回路の出力信号が定常状態になるまで待機し、定常状態になった後に前記第１の切替回路を切替制御して前記ＤＣカットコンデンサの充電を停止させる切替制御回路と、を備えることを特徴とするミュート回路。
2. 前記抵抗網は、それぞれが複数の抵抗を縦続接続して構成され、前記２つの基準電圧端子間に直列接続される第１および第２の抵抗列を有し、
   前記選択回路は、
   第１の選択信号の論理に応じて、前記第１の抵抗列から出力すべき第１の分圧電圧を選択する制御を行う第１の選択部と、
   第２の選択信号の論理に応じて、前記第２の抵抗列から出力すべき第２の分圧電圧を選択する制御を行う第２の選択部と、を有し、
   前記信号伝搬判定回路は、
   前記テスト信号を用いて前記第１の選択部で選択された分圧電圧の電圧レベルをモニターし、前記テスト信号と同じ周期のモニター結果を示す信号が伝搬するか否かを判定する第１の信号伝搬判定部と、
   前記テスト信号を用いて前記第２の選択部で選択された分圧電圧の電圧レベルをモニターし、前記テスト信号と同じ周期のモニター結果を示す信号が伝搬するか否かを判定する第２の信号伝搬判定部と、を有し、
   前記メモリ回路は、
   前記第１の信号伝搬判定部の出力信号に応じたデータを前記第１の選択信号と対応づけて記憶する第１のメモリ部と、
   前記第２の信号伝搬判定部の出力信号に応じたデータを前記第２の選択信号と対応づけて記憶する第２のメモリ部と、を有し、
   前記デコーダ回路は、
   前記第１のメモリ部に記憶されたデータに応じた分圧電圧を前記第１の選択部が選択するように第１のデコード信号を生成する第１のデコード部と、
   前記第２のメモリ部に記憶されたデータに応じた分圧電圧を前記第２の選択部が選択するように第２のデコード信号を生成する第２のデコード部と、を有することを特徴とする請求項１に記載のミュート回路。
3. 一つの楽曲再生が終了した時点で前記ＤＣカットコンデンサの一端側電圧が予め定めた参照電圧よりも高いか否かを判定する再生終了電圧判定回路を備え、
   前記第１および第２の選択部は、前記再生終了電圧判定回路により高いと判定されると、前記第１および第２のメモリ部に記憶されたデータに応じた分圧電圧を選択し、
   前記切替制御回路は、前記再生終了電圧判定回路により高いと判定されると、前記第１および第２の信号伝搬判定部の出力信号が定常状態になるまで前記ＤＣカットコンデンサが放電を行うように前記第１の切替回路を切替制御し、前記再生終了電圧判定回路により低いと判定されると、前記第１および第２の信号伝搬判定部の出力信号が定常状態になるまで前記ＤＣカットコンデンサが充電を行うように前記第１の切替回路を切替制御することを特徴とする請求項２に記載のミュート回路。
4. 前記切替制御回路は、電源投入時には毎回、前記信号伝搬判定回路による判定処理と前記切替制御回路による前記ＤＣカットコンデンサの充電制御とを行うことを特徴とする請求項１乃至３のいずれかに記載のミュート回路。
5. 前記ＤＣカットコンデンサに対する充電速度を段階的に向上させる充電加速回路を備えることを特徴とする請求項１乃至４のいずれかに記載のミュート回路。

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