KR100629389B1 - 주파수 측정 회로 및 이를 이용한 반도체 메모리 장치 - Google Patents

주파수 측정 회로 및 이를 이용한 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 주파수 측정 회로 및 이를 이용한 반도체 메모리 장치를 공개한다. 이 회로는 소정의 기준 주파수를 가지는 기준 클럭 신호를 출력하는 기준 클럭 발생부, 상기 기준 클럭 신호에 응답하여 동작하며, 상기 기준 주파수의 소정 배수의 주파수를 가지는 펄스 신호를 출력하는 펄스 발생부, 및 상기 펄스 신호의 주파수와 외부로부터 입력되는 클럭 신호의 주파수를 비교하여 제어신호를 출력하는 비교부를 구비하고, 상기 펄스 발생부는 상기 제어신호에 응답하여 상기 펄스 신호의 주파수를 변화시키고, 상기 외부로부터 입력되는 클럭 신호의 주파수에 대한 정보를 출력하는 것을 특징으로 한다. 따라서, 사용자가 입력되는 클럭 신호의 주파수에 대한 정보를 입력하지 않더라도 자동으로 주파수에 대한 정보를 제공할 수 있다.

Description

주파수 측정 회로 및 이를 이용한 반도체 메모리 장치{Frequency measuring circuit and semiconductor memory device using the same}
도 1은 종래의 반도체 메모리 장치에서 클럭신호의 주파수에 따라 서로 다른 크기의 딜레이가 필요한 경우에 사용되는 회로의 블록도를 나타낸 것이다.
도 2는 종래의 반도체 메모리 장치의 지연동기루프에서 클럭신호의 주파수에 따라 지연회로의 지연시간을 조절하는 방법을 보여주는 블록도이다.
도 3은 본 발명의 주파수 측정 회로의 제1 실시예의 블록도이다.
도 4는 본 발명의 주파수 측정 회로의 기준 클럭 발생부의 실시예의 블록도이다.
도 5는 도 3에 나타낸 본 발명의 주파수 측정 회로의 제1 실시예의 펄스 발생부의 블록도이다.
도 6은 도 5에 나타낸 펄스 발생부에서 코드값에 따른 펄스 신호의 주파수의 변화를 설명하기 위한 동작 타이밍도이다.
도 7은 본 발명의 주파수 측정 회로의 제2 실시예의 블록도이다.
도 8은 도 7에 나타낸 본 발명의 주파수 측정 회로의 제2 실시예의 누산기의 동작을 설명하기 위한 동작 타이밍도이다.
도 9는 본 발명의 주파수 측정 회로의 제3 실시예의 블록도이다.
도 10은 본 발명의 주파수 측정 회로를 이용한 반도체 메모리 장치의 실시예의 블록도이다.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 입력되는 클럭 신호의 주파수에 대한 정보를 감지할 수 있는 주파수 측정회로 및 이를 이용한 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치에는 다양한 주파수의 클럭 신호가 입력될 수 있다. 그런데, 반도체 메모리 장치 내부의 회로들은 모든 주파수에 대해 같은 성능을 낼 수는 없으며, 따라서, 입력되는 클럭 신호의 주파수에 따라 동작을 달리 할 필요가 있다. 예를 들면, 외부에서 입력되는 클럭 신호에 동기된 내부 클럭 신호를 발생하기 위해 지연동기루프(DLL:Delay Locked Loop)를 사용하는 경우, 외부에서 입력되는 클럭 신호의 주파수가 높은 때에는 지연시간이 짧은 지연회로를 사용하더라도 내부 클럭 신호를 외부 클럭 신호에 동기시킬 수 있으나, 외부에서 입력되는 클럭 신호의 주파수가 낮은 때에는 상대적으로 지연시간이 긴 지연회로를 사용하여야 내부 클럭 신호를 외부 클럭 신호에 동기시킬 수 있다.
그러므로, 반도체 메모리 장치의 내부회로의 주파수 특성을 최적화하기 위해서는 입력되는 클럭 신호의 주파수에 대한 정보를 알아야 할 필요가 있다.
종래의 반도체 메모리 장치에서는 클럭 신호의 주파수에 대한 정보로서 사용 자가 설정해둔 캐스 레이턴시(CL:CAS Latency)값을 이용하였다. 도 1은 종래의 반도체 메모리 장치에서 클럭 신호의 주파수에 따라 서로 다른 크기의 딜레이가 필요한 경우에 사용되는 회로의 블록도를 나타낸 것이다.
도 1에 나타낸 블록들 각각의 기능 및 동작을 설명하면 다음과 같다.
제1 지연 회로 및 제2 지연 회로(10, 12)는 CL(CAS Latency)값에 의해 선택되며 입력신호(IN)를 각각 서로 다른 소정시간만큼 지연시킨 출력신호(OUT)를 출력한다. 즉, 일반적인 반도체 메모리 장치는 입력되는 클럭 신호의 주파수에 따라 CL값을 달리 설정하게 되며, 또한 입력되는 클럭 신호의 주파수에 따라 내부적으로 발생되는 신호간의 생성시점도 달리할 필요가 있다. 따라서, 도 1에 나타낸 회로는 사용될 클럭 신호의 주파수에 따라 사용자가 CL값을 설정하면 그에 따라 제1 지연 회로(10) 또는 제2 지연 회로(12)를 선택하여 출력신호(OUT)의 생성시점을 달리 할 수 있다.
도 2는 종래의 반도체 메모리 장치의 지연동기루프에서 외부에서 입력되는 클럭 신호의 주파수에 따라 지연회로의 지연시간을 조절하는 방법을 보여주는 블록도이다. 도 2에서 제3 지연 회로(20) 및 제4 지연 회로(22)는 각각 서로 다른 복수 개의 지연기들로 구성되어 있다.
일반적으로 반도체 메모리 장치에서는 내부 클럭 신호를 외부 클럭 신호에 동기시키기 위하여 지연동기루프를 사용한다. 상술한 바와 같이, 반도체 메모리 장치에서 지연동기루프를 사용할 경우 입력되는 클럭 신호의 주파수가 높으면 지연시간이 짧은 지연회로를 사용하더라도 내부 클럭 신호를 외부 클럭 신호에 동기시킬 수 있으나, 입력되는 클럭 신호의 주파수가 낮으면 상대적으로 지연시간이 긴 지연회로가 필요하다.
도 2에 나타낸 종래의 반도체 메모리 장치에서는 사용자가 설정한 CL값을 이용하여 클럭 신호의 주파수가 높으면 제2퓨즈(24)만 컷팅하여 내부 클럭 신호가 제3지연회로(20)에 의해 발생되도록 하고 제4 지연 회로(22)는 동작을 차단함으로써 지연회로에 의한 지연시간을 상대적으로 짧게 하고, 클럭 신호의 주파수가 낮으면 제1퓨즈(24) 및 제2퓨즈(26)를 모두 컷팅하지 않아 제4 지연 회로(22)의 동작을 차단하지 않고 내부 클럭 신호가 제3 지연 회로(20) 및 제4 지연 회로(22)를 모두 거쳐 발생되도록 함으로써 지연시간이 상대적으로 길어지게 하였다.
그러나, 클럭 신호의 주파수에 대한 정보로서 CL값을 이용할 경우, 반도체 메모리 장치에 입력되는 클럭 신호의 주파수가 변할 때마다 사용자가 CL값을 직접 변경시켜주어야 하고, 또 사용자가 CL값을 잘못 설정한 경우에는 반도체 메모리 장치가 제대로 동작할 수 없는 문제점이 있었다.
본 발명의 목적은 입력되는 클럭 신호의 주파수에 대한 정보를 사용자가 설정하지 않고 자동으로 감지할 수 있는 주파수 측정회로를 제공하는 데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 주파수 측정회로를 이용한 반도체 메모리 장치를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 주파수 측정 회로의 제1 실시예는 소정의 기준 주파수를 가지는 기준 클럭 신호를 출력하는 기준 클럭 발생부, 상기 기 준 클럭 신호에 응답하여 동작하며, 상기 기준 주파수의 소정 배수의 주파수를 가지는 펄스 신호를 출력하는 펄스 발생부, 및 상기 펄스 신호의 주파수와 외부로부터 입력되는 클럭 신호의 주파수를 비교하여 제어신호를 출력하는 비교부를 구비하고, 상기 펄스 발생부는 상기 제어신호에 응답하여 상기 펄스 신호의 주파수를 변화시키고, 상기 외부로부터 입력되는 클럭 신호의 주파수에 대한 정보를 출력하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 주파수 측정 회로의 제1 실시예는 상기 펄스 신호의 주파수를 결정하는 코드값의 초기값을 설정하는 설정부를 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 주파수 측정 회로의 제1 실시예의 상기 펄스 발생부는 상기 제어신호에 응답하여 상기 코드값을 변화시켜 출력하는 제1 누산기, 및 상기 기준 클럭 신호에 응답하여 동작하며, 상기 코드값에 상응하는 주파수를 가지는 상기 펄스 신호를 출력하는 제2 누산기를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 주파수 측정 회로의 제1 실시예의 상기 제1 누산기는 상기 코드값을 출력하는 제1 레지스터, 상기 제어신호에 응답하여 소정 시간동안 제어코드를 출력하는 제어코드 발생부, 및 상기 기준 클럭 신호에 응답하여 동작하며, 상기 제어코드와 상기 제1 레지스터에 저장된 값을 가산하여 상기 제1 레지스터에 저장하는 제1 가산기를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 주파수 측정 회로의 제1 실시예의 상 기 제2 누산기는 상기 펄스 신호를 출력하는 제2 레지스터, 및 상기 기준 클럭 신호에 응답하여 동작하며, 상기 코드값과 상기 제2 레지스터에 저장된 값을 가산하여 상기 제2 레지스터에 저장하는 제2 가산기를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 주파수 측정 회로의 제2 실시예는 소정의 기준 주파수를 가지는 기준 클럭 신호를 출력하는 기준 클럭 발생부, 상기 기준 클럭 신호에 응답하여 동작하며, 상기 기준 주파수의 소정배수의 주파수를 가지는 복수개의 펄스 신호들을 출력하는 누산기, 및 상기 복수개의 펄스 신호들 각각과 외부로부터 입력되는 클럭 신호의 주파수를 비교하여 비교 신호를 출력하는 복수개의 비교부들을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 주파수 측정 회로의 제2 실시예는 상기 복수개의 펄스 신호들의 주파수를 결정하는 코드값을 설정하는 설정부를 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 주파수 측정 회로의 제2 실시예의 상기 누산기는 상기 복수개의 펄스 신호들을 출력하는 레지스터, 및 상기 기준 클럭 신호에 응답하여 동작하며, 상기 코드값과 상기 레지스터에 저장된 값을 가산하여 상기 레지스터에 저장하는 가산기를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 주파수 측정 회로의 제3 실시예는 소정의 기준 주파수를 가지는 기준 클럭 신호를 출력하는 기준 클럭 발생부, 상기 기준 클럭 신호에 응답하여 동작하며, 외부로부터 입력되는 클럭 신호의 주파수의 범위에 대한 정보를 출력하는 제1 주파수 측정회로, 및 상기 기준 클럭 신호에 응답 하여 동작하며, 상기 주파수의 범위 내에서 상기 외부로부터 입력되는 클럭 신호의 주파수를 측정하는 제2 주파수 측정 회로를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 주파수 측정 회로의 제3 실시예의 상기 제1 주파수 측정 회로는 상기 기준 클럭 신호에 응답하여 동작하며, 상기 기준 주파수의 소정배수의 주파수를 가지는 복수개의 제1 펄스 신호들을 출력하는 제1 누산기, 상기 복수개의 제1 펄스 신호들의 주파수를 결정하는 제1 코드값을 설정하는 제1 설정부, 상기 복수개의 제1 펄스 신호들 각각과 외부로부터 입력되는 클럭 신호의 주파수를 비교하여 비교 신호를 출력하는 복수개의 제1 비교부들을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 주파수 측정 회로의 제3 실시예의 상기 제1 누산기는 상기 복수개의 제1 펄스 신호들을 출력하는 제1 레지스터, 및 상기 기준 클럭 신호에 응답하여 동작하며, 상기 제1 코드값과 상기 제1 레지스터에 저장된 값을 가산하여 상기 제1 레지스터에 저장하는 제1 가산기를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 주파수 측정 회로의 제3 실시예의 상기 제2 주파수 측정 회로는 상기 기준 클럭 신호에 응답하여 동작하며, 상기 기준 주파수의 소정 배수의 주파수를 가지는 제2 펄스 신호를 출력하는 펄스 발생부, 상기 비교 신호들에 응답하여 상기 펄스 발생부로부터 출력되는 상기 제2 펄스 신호의 주파수를 결정하는 제2 코드값의 초기값을 설정하는 제2 설정부, 및 상기 제2 펄스 신호의 주파수와 상기 외부로부터 입력되는 클럭 신호의 주파수를 비교하여 제어신호를 출력하는 제2 비교부를 구비하고, 상기 펄스 발생부는 상기 제어신호에 응답하여 상기 제2 펄스 신호의 주파수를 변화시키고, 상기 외부로부터 입력되는 클럭 신호의 주파수에 대한 정보를 출력하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 주파수 측정 회로의 제3 실시예의 상기 펄스 발생부는 상기 제어신호에 응답하여 상기 제2 코드값을 변화시켜 출력하는 제2 누산기, 및 상기 기준 클럭 신호에 응답하여 동작하며, 상기 제2 코드값에 상응하는 주파수를 가지는 상기 제2 펄스 신호를 출력하는 제3 누산기를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 주파수 측정 회로의 제3 실시예의 상기 제2 누산기는 상기 제2 코드값을 출력하는 제2 레지스터, 상기 제어신호에 응답하여 소정 시간동안 제어코드를 출력하는 제어코드 발생부, 및 상기 기준 클럭 신호에 응답하여 동작하며, 상기 제어코드와 상기 제2 레지스터에 저장된 값을 가산하여 상기 제2 레지스터에 저장하는 제2 가산기를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 주파수 측정 회로의 제3 실시예의 상기 제3 누산기는 상기 제2 펄스 신호를 출력하는 제3 레지스터, 및 상기 기준 클럭 신호에 응답하여 동작하며, 상기 제2 코드값과 상기 제3 레지스터에 저장된 값을 가산하여 상기 제3 레지스터에 저장하는 제3 가산기를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 주파수 측정 회로의 제1, 제2, 및 제3 실시예의 상기 기준 클럭 발생부는 밴드갭 바이어스 회로를 이용하여 소정의 전압 값을 가지는 바이어스 전압을 출력하는 바이어스 전압 발생부, 상기 바이어스 전압에 응답하여 바이어스 전류를 출력하는 바이어스 전류 출력부, 및 상기 바이어스 전류에 상응하는 주파수를 가지는 상기 기준 클럭 신호를 출력하는 발진부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 주파수 측정 회로의 제1, 제2, 및 제3 실시예의 상기 기준 클럭 발생부의 상기 발진부는 상기 바이어스 전류가 인가되고 직렬로 연결된 복수개의 인버터들을 구비하는 링 오실레이터인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 주파수 측정 회로의 제1, 및 제2 실시예의 상기 설정부 및 제3 실시예의 상기 제1 설정부는 상기 바이어스 전류의 크기를 결정하는 바이어스 코드를 더 출력하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 주파수 측정 회로의 제1, 제2, 및 제3 실시예의 상기 기준 클럭 발생부의 상기 바이어스 전류 발생부는 상기 바이어스 코드에 응답하여 상기 바이어스 전류를 변화시키는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1 실시예는 소정의 기준 주파수를 가지는 기준 클럭 신호를 출력하는 기준 클럭 발생부, 상기 기준 클럭 신호에 응답하여 동작하며, 상기 기준 주파수의 소정 배수의 주파수를 가지는 펄스 신호를 출력하는 펄스 발생부, 및 상기 펄스 신호의 주파수와 외부로부터 입력되는 클럭 신호의 주파수를 비교하여 제어신호를 출력하는 비교부를 구비하고, 상기 펄스 발생부는 상기 제어신호에 응답하여 상기 펄스 신호의 주파수 를 변화시키고, 상기 외부로부터 입력되는 클럭 신호의 주파수에 대한 정보를 출력하는 주파수 측정 회로를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1 실시예의 상기 주파수 측정 회로는 상기 펄스 신호의 주파수를 결정하는 코드값의 초기값을 설정하는 설정부를 더 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1 실시예의 상기 펄스 발생부는 상기 제어신호에 응답하여 상기 코드값을 변화시켜 출력하는 제1 누산기, 및 상기 기준 클럭 신호에 응답하여 상기 코드값에 상응하는 주파수를 가지는 상기 펄스 신호를 출력하는 제2 누산기를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제2 실시예는 소정의 기준 주파수를 가지는 기준 클럭 신호를 출력하는 기준 클럭 발생부, 상기 기준 클럭 신호에 응답하여 동작하며, 상기 기준 주파수의 소정배수의 주파수를 가지는 복수개의 펄스 신호들을 출력하는 누산기, 및 상기 복수개의 펄스 신호들 각각과 외부로부터 입력되는 클럭 신호의 주파수를 비교하여 비교 신호들을 출력하는 복수개의 비교부를 구비하는 주파수 측정 회로를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제2 실시예의 상기 주파수 측정 회로는 상기 복수개의 펄스 신호들의 주파수를 결정하는 코드값을 설정하는 설정부를 더 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제3 실시예는 소정의 기준 주파수를 가지는 기준 클럭 신호를 출력하는 기준 클럭 발생부, 상기 기준 클럭 신호에 응답하여 동작하며, 외부로부터 입력되는 클럭 신호의 주파수의 범위에 대한 정보를 출력하는 제1 주파수 측정회로, 및 상기 기준 클럭 신호에 응답하여 동작하며, 상기 주파수의 범위 내에서 상기 외부로부터 입력되는 클럭 신호의 주파수를 측정하는 제2 주파수 측정 회로를 구비하는 주파수 측정 회로를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제3 실시예의 상기 제1 주파수 측정 회로는 상기 기준 클럭 신호에 응답하여 동작하며, 상기 기준 주파수의 소정배수의 주파수를 가지는 복수개의 제1 펄스 신호들을 출력하는 제1 누산기, 상기 복수개의 제1 펄스 신호들의 주파수를 결정하는 제1 코드값을 설정하는 제1 설정부, 상기 복수개의 제1 펄스 신호들 각각과 외부로부터 입력되는 클럭 신호의 주파수를 비교하여 비교 신호를 출력하는 복수개의 제1 비교부들을 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제3 실시예의 상기 제2 주파수 측정 회로는 상기 기준 클럭 신호에 응답하여 동작하며, 상기 기준 주파수의 소정 배수의 주파수를 가지는 제2 펄스 신호를 출력하는 펄스 발생부, 상기 제2 펄스 신호의 주파수를 결정하는 제2 코드값의 초기값을 설정하는 제2 설정부, 및 상기 제2 펄스 신호의 주파수와 상기 외부로부터 입력되는 클럭 신호의 주파수를 비교하여 제어신호를 출력하는 제2 비교부를 구비하고, 상기 펄스 발생부는 상기 제어신호에 응답하여 상기 제2 펄스 신호의 주파수를 변화시키고, 상기 외부로부터 입력되는 클럭 신호의 주파수에 대한 정보를 출력하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제3 실시예의 상기 제2 주파수 측정회로의 상기 펄스 발생부는 상기 제어신호에 응답하여 상기 제2 코드값을 변화시켜 출력하는 제2 누산기, 및 상기 기준 클럭 신호에 응답하여 동작하며, 상기 제2 코드값에 상응하는 주파수를 가지는 상기 제2 펄스 신호를 출력하는 제 3 누산기를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1, 및 제2 실시예의 상기 설정부 및 제3 실시예의 상기 제1 설정부 및 제2 설정부는 모드 설정 레지스터를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1, 제2, 및 제3 실시예의 상기 기준 클럭 발생부는 밴드갭 바이어스 회로를 이용하여 소정의 전압값을 가지는 바이어스 전압을 출력하는 바이어스 전압 발생부, 상기 바이어스 전압에 응답하여 바이어스 전류를 출력하는 바이어스 전류 출력부, 및 상기 바이어스 전류에 상응하는 주파수를 가지는 기준 클럭 신호를 출력하는 발진부를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1, 및 제2 실시예의 상기 설정부 및 제3 실시예의 상기 제1 설정부는 상기 바이어스 전류의 크기를 결정하는 바이어스 코드를 더 출력하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1, 제2, 및 제3 실시예의 상기 바이어스 전류 발생부는 상기 바이어스 코드에 응답하여 상기 바이어스 전류를 변화시키는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 주파수 측정 회로 및 이를 이용한 반도체 메모리 장치를 설명하면 다음과 같다.
도 3은 본 발명의 주파수 측정 회로의 제1 실시예의 블록도를 나타낸 것으로서, 설정부(30), 펄스 발생부(40), 비교부(50), 및 기준 클럭 발생부(60)로 구성되어 있다.
도 3에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
설정부(30)는 펄스 발생부(40)로부터 최초로 출력되는 펄스(PL)의 주파수를 설정하기 위한 제1 코드(C1) 및/또는 기준 클럭 발생부(60)로부터 출력되는 기준 클럭 신호(CKref)의 주파수를 설정하기 위한 제2 코드(C2)를 출력한다. 도 3에 나타낸 주파수 측정 회로가 반도체 메모리 장치에 이용될 경우에는, 상기 설정부(30)는 모드 설정 레지스터 등으로 구성될 수 있다. 즉, 설정부(30)는 모드 설정 레지스터가 모드 제어 신호에 응답하여 어드레스 입력핀으로 인가되는 신호를 입력하여 상기 제1 코드(C1) 및/또는 상기 제2 코드(C2)를 출력하도록 구성될 수 있다.
펄스 발생부(40)는 누산기(accumulator) 등으로 구성될 수 있으며, 주파수가 기준 클럭 발생부(60)로부터 출력되는 기준 클럭 신호(CKref)의 주파수의 소정 배수인 펄스 신호(PL)를 출력하고, 외부로부터 입력되는 클럭 신호(clk)의 주파수에 해당하는 디지털 값(FW)을 출력한다. 펄스 발생부(40)로부터 최초로 출력되는 펄스 신호(PL)의 주파수는 상기 제1 코드(C1)에 의해 설정되며, 이후에는 상기 펄스 신호(PL)의 주파수는 비교부(50)로부터 출력되는 제어신호(EN)에 따라 서서히 증가한다.
비교부(50)는 펄스 발생부(40)로부터 입력되는 펄스 신호(PL)와 외부로부터 입력되는 클럭 신호(clk)의 주파수를 비교하여 그 결과에 따라 제어신호(EN)를 출력한다. 예를 들면, 소정시간동안 펄스 신호(PL)와 클럭 신호(clk)를 각각 카운팅하여 그 수에 따라 어떤 신호의 주파수가 더 높은지를 판단할 수 있다.
기준 클럭 발생부(60)는 소정의 주파수를 가지는 기준 클럭 신호(CKref)를 출력한다. 상기 기준 클럭 신호(CKref)의 주파수는 상기 설정부(30)로부터 출력된 제2 코드에 의해 조정될 수도 있다.
도 3에 나타낸 블록도의 동작을 설명하면 다음과 같다.
기준 클럭 발생부(60)는 설정부(30)로부터 출력된 제2 코드(C2)에 응답하여, 즉, 제2 코드(C2)에 상응하는 주파수를 가지는 기준 클럭 신호(CKref)를 출력한다. 펄스 발생부(40)는 상기 기준 클럭 신호(CKref)에 응답하여 동작하며, 주파수가 상기 기준 클럭 신호(CKref)의 주파수의 소정 배수인 펄스 신호(PL)를 출력한다. 펄스 발생부(40)로부터 최초로 출력되는 펄스 신호(PL)의 주파수는 설정부(30)로부터 출력된 제1 코드(C1)에 의해 정해진다.
비교부(50)는 상기 펄스 신호(PL)와 상기 클럭 신호(clk)의 주파수를 비교하여 그 결과에 따라 제어신호(EN)를 출력한다. 즉, 상기 펄스 신호(PL)의 주파수가 상기 클럭 신호(clk)의 주파수보다 낮다면 상기 제어신호(EN)를 하이 레벨로 활성화시킨다.
펄스 발생부(40)는 상기 제어신호(EN)에 응답하여 펄스 신호(PL)의 주파수를 변화시킨다. 즉, 상기 제어신호(EN)가 활성화되면 펄스 신호(PL)의 주파수를 조금씩 증가시켜 출력한다. 다음으로, 비교부(50)에서는 다시 펄스 신호(PL)와 클럭 신호(clk)의 주파수를 비교하여 그 결과에 따라 제어신호(EN)를 출력한다. 이런 과정을 펄스 신호(PL)의 주파수가 외부로부터 입력되는 클럭 신호(clk)의 주파수와 동일해질 때까지 반복한다.
그리고, 소정 시간이 경과하면 펄스 발생부(40)는 펄스 신호(PL)의 주파수에 해당하는 디지털 값(FW)을 출력한다. 즉, 상술한 바와 같이 펄스 신호(PL)의 주파수를 조금씩 증가시키면서 외부로부터 입력되는 클럭 신호(clk)와 비교하는 것을 반복하면, 일정한 소정 시간이 경과한 후에는 펄스 신호(PL)의 주파수와 외부로부터 입력되는 클럭 신호(clk)의 주파수가 동일하다고 볼 수 있다. 따라서, 소정 시간이 경과한 후의 펄스 신호(PL)의 주파수에 해당하는 디지털 값(FW)을 외부로부터 입력되는 클럭 신호(clk)의 주파수에 대한 정보로서 출력한다.
도 4는 도 3에 나타낸 본 발명의 주파수 측정 회로의 기준 클럭 발생부(60)의 실시예의 블록도로서, 바이어스 전압 발생부(62), 바이어스 전류 출력부(64), 및 발진부(66)로 구성되어 있으며, 바이어스 전류 출력부(64)는 9개의 트랜지스터(TR1, TR2, …, TR9)로, 발진부(66)는 복수개의 인버터들(I1, I2, …, In)로 구성되어 있다.
도 4에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
바이어스 전압 발생부(62)는 일정한 바이어스 전압(Vref)을 출력한다. 바이어스 전압 발생부(62)는 밴드갭(bandgap)회로를 사용함으로써 제조 공정상 발생할 수 있는 오차에 둔감하도록 설계될 수 있다.
바이어스 전류 출력부(64)는 상기 바이어스 전압(Vref) 및 제2 코드(C2)에 응답하여 바이어스 전류(Iosc)를 출력한다. 즉, 바이어스 전압(Vref)에 응답하여 트랜지스터들(TR1, TR2, …,TR5)은 일정한 전류를 출력한다. 트랜지스터들(TR6, …TR9)은 제2 코드(C2)에 응답하여 온, 오프 되며, 상기 바이어스 전류(Iosc)를 조정하는 역할을 한다. 즉, 제2 코드(C2)가 '1111'이라면 트랜지스터들(TR6, …TR9)은 모두 온 되어 바이어스 전류(Iosc)는 최대가 되며, 제2 코드(C2)가 '0000'이라면 트랜지스터들(TR6, …TR9)은 모두 오프 되어 바이어스 전류(Iosc)는 최소가 된다. 따라서, 적절한 제2 코드(C2)를 인가함으로써 원하는 주파수의 기준 클럭 신호(CKref)를 발생할 수 있는 바이어스 전류(Iosc)를 출력하도록 할 수 있다.
발진부(66)는 복수개의 인버터들(I1, I2, …, In)이 직렬로 연결된 링 오실레이터(ring oscillator)로 구성되어 있으며, 상기 바이어스 전류(Iosc)에 응답하여, 즉, 상기 바이어스 전류(Iosc)에 상응하는 일정한 주파수를 가지는 기준 클럭 신호(CKref)를 출력한다.
즉, 도 4에 나타낸 본 발명의 주파수 측정 회로의 기준 클럭 발생부(60)는 밴드갭(bandgap) 회로를 이용한 바이어스 전압 발생부(62)를 이용하여 제조 공정상 발생할 수 있는 오차에 둔감하게 일정한 바이어스 전류(Iosc)를 공급할 수 있으며, 제2 코드(C2)를 적절하게 인가함으로써 기준 클럭 신호(CKref)의 주파수를 미세하게 조절할 수도 있다.
도 5는 도 3에 나타낸 본 발명의 주파수 측정 회로의 펄스 발생부(40)의 블록도를 나타낸 것으로서, 제어코드 발생부(41), 및, 제1 및 제2 누산기(accumulator)(42, 44)로 구성되어 있으며, 누산기들(42, 44)은 각각 가산기(Add2 또는 Add4) 및 레지스터(R2 또는 R4)로 구성되어 있다.
도 5에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
제어코드 발생부(41)는 비교부(50)로부터 출력된 제어신호(EN)에 응답하여 제어코드(ENC)를 출력한다. 즉, 상기 제어신호(EN)가 하이 레벨로 활성화되면 기준 클럭 신호(CKref)의 한 주기동안 '1'에 해당하는 디지털 값을 출력하고, 그 외에는 '0'에 해당하는 디지털 값을 출력한다.
제1 누산기(42)는 상기 기준 클럭 신호(CKref)에 응답하여 동작하며, 제어코드 발생부(41)로부터 출력되는 제어코드(ENC)에 응답하여 제2 누산기(44)로 코드값(code)을 변화시킨다. 또한, 외부로부터 입력된 클럭 신호의 주파수에 해당하는 디지털 값(FW)을 출력한다. 상기 코드값(code)의 초기값은 설정부(30)로부터 출력된 제1 코드(C1)에 의해 설정된다. 즉, 가산기(Add2)의 하나의 입력단에는 레지스터(R2)의 출력신호인 코드값(code)이 입력되고, 다른 하나의 입력단에는 상기 제어코드(ENC)가 입력된다. 그러므로, 가산기(Add2)는 상기 기준 클럭 신호(CKref)의 매 클럭마다 레지스터(R2)에 저장되어 있는 값과 상기 제어코드(ENC)를 가산하여 레지스터(R2)에 저장하고, 레지스터(R2)는 저장된 코드값(code)을 출력한다. 따라서, 코드값(code)은 비교부(50)로부터 입력되는 제어신호(EN)가 하이 레벨로 활성화 될 때마다 '1'씩 증가한다.
제2 누산기(44)는 상기 코드값(code)에 응답하여, 즉, 상기 코드값(code)에 상응하는 주파수를 가지는 펄스 신호(PL)를 출력한다. 즉, 가산기(Add4)의 하나의 입력단에는 레지스터(R4)의 출력신호가 입력되고, 다른 하나의 입력단에는 상기 코드값(code)이 입력된다. 그러므로, 가산기(Add4)는 기준 클럭 신호(CKref)의 매 클럭마다 레지스터(R4)에 저장되어 있는 값과 상기 코드값(code)을 가산하여 레지스터(R4)에 저장한다. 또한, 상기 레지스터(R4)에 저장되는 값 중 최상위 비트(MSB)를 상기 펄스 신호(PL)로 출력한다. 따라서, 코드값(code)이 크면 펄스 신호(PL)의 주파수가 높아지고, 코드값(code)이 작으면 상대적으로 펄스 신호(PL)의 주파수가 낮아진다.
도 6은 도 5에 나타낸 펄스 발생부(40)에서 코드값(code)에 따른 펄스 신호(PL)의 주파수의 변화를 설명하기 위한 동작 타이밍도로서, 제1 및 제2 누산기가 4비트(bit)인 경우를 예시한 것이다. 도 6(a)는 코드값(code)이 '1'인 경우를, 도 6(b)는 코드값(code)이 '2'인 경우를 나타낸 것이다.
먼저, 도 6(a)를 살펴보면, 제2 누산기(44)는 기준 클럭 신호(CKref)의 매 클럭마다 레지스터(R4)의 값과 코드값(code), 즉, '1'을 가산하여 출력한다. 그러므로, 레지스터(R4)의 출력값은 기준 클럭 신호(CKref)의 매 클럭마다 '1'씩 증가하여 '0000', '0001', '0010', …등과 같이 변화하며, 따라서, 제2 누산기(44)의 최상위 비트(MSB)인 펄스 신호(PL)의 주파수는 기준 클럭 신호(CKref)의 주파수의 1/16배가 된다.
다음으로, 도 6(b)를 살펴보면, 제2 누산기(44)는 기준 클럭 신호(CKref)의 매 클럭마다 레지스터(R2)의 값과 코드값(code), 즉, '2'씩 가산하여 출력한다. 그러므로, 레지스터(R4)의 출력값은 기준 클럭 신호(CKref)의 매 클럭마다 '2'씩 증가하여 '0000', '0010', '0100', …등과 같이 변화하며, 따라서, 제2 누산기(44)의 최상위 피트(MSB)인 펄스 신호(PL)의 주파수는 기준 클럭 신호(CKref)의 주파수의 1/8배가 된다. 즉, 코드값(code)이 증가할수록 펄스 신호(PL)의 주파수는 높아지게 된다.
즉, 도 3 및 도 5에 나타낸 본 발명의 주파수 측정 회로는 먼저, 설정부(30)에서 제1 코드(C1)를 출력하여 코드값(code)의 초기값을 설정한다. 펄스 발생부(40)의 제2 누산기(44)는 상기 코드값(code)에 상응하는 주파수를 가지는 펄스 신호(PL)를 출력한다. 비교부(50)는 상기 펄스 신호(PL)와 외부로부터 입력되는 클럭 신호(clk)의 주파수를 비교하여 상기 펄스 신호(PL)의 주파수가 상기 클럭 신호(clk)의 주파수보다 낮다면 제어신호(EN)를 하이 레벨로 활성화시킨다.
제어신호(EN)가 하이 레벨로 활성화되면, 펄스 발생부(40)의 제1 누산기(42)는 상기 코드값(code)을 1 증가시키고, 제2 누산기(44)는 다시 1 증가한 상기 코드값(code)에 상응하는 주파수를 가지는 펄스 신호(PL)를 출력한다. 비교부(50)는 다시 상기 펄스 신호(PL)와 외부로부터 입력된 클럭 신호(clk)의 주파수를 비교한다. 일정한 소정 시간동안 이를 반복하게 되면, 상기 펄스 신호(PL)의 주파수와 외부로부터 입력된 클럭 신호(clk)의 주파수가 동일하다고 볼 수 있다. 따라서, 소정 시 간이 경과한 후에, 펄스 발생부(40)의 제1 누산기(42)의 레지스터(R2)에 저장되어있는 코드값(code)을 상기 클럭 신호(clk)의 주파수에 대한 디지털 값(FW)으로 출력한다.
그런데, 도 3과 같이 주파수 측정 회로를 구성할 경우, 외부로부터 입력되는 클럭 신호(clk)를 측정하는 해상도(resolution)는 높지만, 이를 측정하기 위해 비교부(50)에서 판단한 결과를 다시 피드백(feedback)하여 펄스 신호(PL)의 주파수를 높이고, 다시 비교하는 과정을 반복하므로, 주파수를 측정하는 시간이 많이 걸린다는 단점이 있다.
도 7은 상기 단점을 보완하기 위한 본 발명의 주파수 측정 회로의 제2 실시예의 블록도로서, 설정부(32), 누산기(46), 복수개의 비교부(50-1, 50-2, …, 50-n), 및 기준 클럭 발생부(60)로 구성되어 있으며, 누산기(46)는 가산기(Add6) 및 레지스터(R6)로 구성되어 있다.
도 7에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
도 7에 나타낸 블록들 중 기준 클럭 발생부(60)의 기능은 도 3에서 설명한 것과 동일하다.
설정부(32)는 누산기(46)에서 출력되는 복수개의 펄스 신호들(PL1, PL2, …, PLn)의 주파수를 결정하기 위한 제3 코드(C3) 및 기준 클럭 발생부(60)로부터 출력되는 기준 클럭 신호(CKref)의 주파수를 조정하기 위한 제2 코드(C2)를 출력한다. 만일, 도 7에 나타낸 주파수 측정 회로가 반도체 메모리 장치에서 이용된다면, 상기 설정부(32)는 모드 설정 레지스터 등으로 구성될 수 있다. 즉, 상기 설정부(32) 는 모드 설정 레지스터가 모드 제어 신호에 응답하여 어드레스 입력핀으로 인가되는 신호를 입력하여 상기 제3 코드(C3) 및 상기 제2 코드(C2)를 출력하도록 구성될 수 있다.
누산기(46)는 상기 제3 코드(C3)에 응답하여, 즉, 상기 제3 코드(C3)에 상응하는 서로 다른 주파수를 가지는 복수개의 펄스 신호들(PL1, PL2, …, PLn)을 출력한다. 즉, 가산기(Add6)의 하나의 입력단에는 레지스터(R6)의 출력신호가 인가되고, 다른 하나의 입력단에는 상기 제3 코드(C3)가 인가되므로, 가산기(Add6)는 기준 클럭 신호(CKref)의 매 클럭마다 상기 제3 코드(C3)와 레지스터(R6)에 저장되어 있는 값을 가산하여 레지스터(R6)에 저장한다. 레지스터(R6)는 최상위 비트(MSB)부터 최하위 비트(LSB)를 각각 펄스 신호들(PL1, PL2, …,, PLn)로 출력한다. 따라서, 누산기(46)는 상기 제3 코드(C3)에 상응하는 서로 다른 주파수를 가지는 복수개의 펄스 신호들(PL1, PL2, …, PLn)을 출력할 수 있다.
복수개의 비교부들(50-1, 50-2, …, 50-n)은 각각 해당되는 펄스 신호(PL1, PL2, …,, PLn)와 외부로부터 입력되는 클럭 신호(clk)의 주파수를 비교하여 각각 그 결과에 따라 비교 신호(out1, out2, …, outn)를 출력한다. 예를 들면, 소정의 시간동안 상기 클럭 신호(clk)와 펄스 신호(PL1, PL2, …,, PLn)를 각각 카운팅하여 그 수에 따라 각 신호의 주파수를 비교할 수 있다.
그러므로, 상기 비교 신호들(out1, out2, …, outn)은 그 자체로 상기 클럭 신호(clk)의 주파수에 대한 정보를 온도계 코드 형식으로 표시한다. 도시하지는 않았으나, 도 7에 나타낸 주파수 측정 회로는 상기 비교 신호들(out1, out2, …, outn)에 응답하여 외부로부터 입력되는 클럭 신호(clk)의 주파수에 해당하는 디지털 값으로 변환하여 출력하는 인코더를 더 구비하여 구성될 수도 있다.
도 6에 나타낸 주파수 측정 회로의 제2 실시예의 동작을 설명하면 다음과 같다.
기준 클럭 발생부(60)는 설정부(72)로부터 입력된 제2 코드(C2)에 상응하는 주파수를 가지는 기준 클럭 신호(CKref)를 출력한다. 누산기(46)는 상기 기준 클럭 신호(CKref)에 응답하여 동작하며, 설정부(32)에 의해 설정된 제3 코드(C3)에 상응하는 주파수를 가지는 복수개의 펄스 신호들(PL1, PL2, …, PLn)을 출력한다. 복수개의 비교부들(50-1, 50-2, …, 50-n)은 각각 누산기(46)로부터 입력되는 펄스 신호(PL1, PL2, …, PLn)와 외부로부터 입력되는 클럭 신호(clk)를 비교하여 그 결과에 따라 비교 신호(out1, out2, …, outn)를 출력한다. 상기 비교 신호들(out1, out2, …, outn)은 그대로 상기 클럭 신호(clk)의 주파수에 대한 정보로서 이용될 수 있으며, 상술한 바와 같이, 인코더를 더 구비하여 상기 클럭 신호(clk)의 주파수에 대한 디지털 값으로 변환되어 이용될 수도 있다.
도 8은 도 7에 나타낸 본 발명의 주파수 측정 회로의 제2 실시예의 누산기(46) 및 복수개의 비교부들(50-1, 50-2, …, 50-n)의 동작을 설명하기 위한 동작 타이밍도로서, 누산기(46)가 4비트(bit)이고, 제3 코드(C3)가 '1'인 경우를 나타낸 것이다.
도 8을 참고하여 도 7에 나타낸 누산기(46) 및 복수개의 비교부들(50-1, 50-2, …, 50-n)의 동작을 설명하면 다음과 같다.
상술한 바와 같이, 누산기(46)는 기준 클럭 신호(CKref)의 매 클럭마다 레지스터(R6)의 값과 제3 코드(C3), 즉, '1'을 가산하여 출력한다. 그러므로, 레지스터(R6)의 출력값은 기준 클럭 신호(CKref)의 매 클럭마다 '1'씩 증가하여 '0000', '0001', '0010', …등과 같이 변화한다. 따라서, 펄스 신호들(PL1, PL2, …, PL4)의 주파수는 각각 기준 클럭 신호(CKref)의 주파수의 1/16배, 1/8배, 1/4배, 1/2배가 된다.
그러므로, 상술한 바와 같이, 누산기(46)가 4비트이면 비교부는 4개(50-1, 50-2, 50-3, 50-4)가 구비되고, 각 비교부(50-1, 50-2, 50-3, 50-4)에는 해당되는 펄스 신호(PL1, PL2, PL3, PL4)와 외부로부터 입력되는 클럭 신호(clk)가 입력된다. 만일, 외부로부터 입력되는 클럭 신호(clk)의 주파수가 기준 클럭 신호(CKref)의 주파수의 1/8배보다 약간 크다고 한다면, 상기 외부로부터 입력되는 클럭 신호(clk)의 주파수보다 낮은 주파수의 펄스 신호(PL1, PL2)가 입력되는 두 개의 비교부(50-1, 50-2)는 하이 레벨의 비교 신호(out1, out2)를, 상기 외부로부터 입력되는 클럭 신호(clk)의 주파수보다 높은 주파수의 펄스 신호(PL3, PL4)가 입력되는 두 개의 비교부(50-3, 50-4)는 로우 레벨의 비교 신호(out3, out4)를 출력하도록 구성할 수 있다. 상술한 바와 같이 구성함으로써, 비교 신호들(out1, out2, out3, out4)이 외부로부터 입력되는 클럭 신호(clk)의 주파수에 대한 정보를 온도계 코드 형식으로 표현하게 된다.
그런데, 도 7과 같이 주파수 측정 회로를 구성할 경우, 도 3과 같이 구성한 경우와 비교하여 주파수 측정 속도는 빨라지나 해상도(resolution)가 떨어진다는 단점이 있다. 즉, 도 3과 같이 구성한 경우에는 펄스 신호(PL)의 주파수는 코드값(code)에 의해 정해지므로, 펄스 발생부(40)의 제2 누산기(44)가 N 비트(bit) 누산기라면, 1/2N-1의 해상도를 갖는다. 그러나, 도 6과 같이 구성한 경우에는 펄스 신호(PL)는 N개가 출력되므로, 1/N의 해상도를 가지게 되며, 만일, 기준 클럭 발생부(60)가 도 4에 나타낸 것과 같이 구성된 경우라면, 제2 코드(C2)에 의해 기준 클럭 신호(CKref)의 주파수를 변경할 수 있게 되어 1/16N의 해상도를 가지게 된다.
도 9는 도 3과 도 7에 나타낸 주파수 측정 회로들의 단점을 서로 보완하기 위한 본 발명의 주파수 측정 회로에 제3 실시예의 블록도를 나타낸 것으로서, 제1 설정부(32), 누산기(46), 복수개의 제1 비교부들(50-1, 50-2, …, 50-n), 제2 설정부(30), 펄스 발생부(40), 제2 비교부(50), 및 기준클럭 발생부(60)로 구성되어 있다. 또한, 펄스 발생부(40)는 도 5에 나타낸 것과 동일한 구성을 가진다.
도 9에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
도 9에 나타낸 블록들 중 누산기(46), 복수개의 제1 비교부들(50-1, 50-2, …, 50-n), 펄스 발생부(40), 제2 비교부(50) 및 기준 클럭 발생부(60)의 기능은 도 3 및 도 6에서 설명한 것과 동일하다.
제1 설정부(32)는 누산기(46)로부터 출력되는 제1 펄스 신호들(PL1, PL2, …, PLn)의 주파수를 설정하기 위한 제3 코드(C3) 및 기준 클럭 발생부(60)로부터 출력되는 기준 클럭 신호(CKref)의 주파수를 설정하기 위한 제2 코드(C2)를 출력한다. 제2 설정부(30)는 상기 제1 비교부들(50-1, 50-2, …, 50-n)로부터 입력되는 비교 신호들(out1, out2, …, outn)에 응답하여 펄스 발생부(40)로부터 최초로 출력되는 제2 펄스 신호(PL)의 주파수를 결정하는 제1 코드(C1)를 출력한다.
만일, 도 9에 나타낸 주파수 측정 회로가 반도체 메모리 장치에 이용된다면, 상기 제1 및 제2 설정부(32, 30)는 모드 설정 레지스터로 구성될 수 있다. 즉, 모드 설정 레지스터가 모드 제어 신호에 응답하여 어드레스 입력핀으로 인가되는 신호를 입력하여 상기 제3 코드(C3) 및 상기 제2 코드(C2), 또는 상기 제1 코드(C1)를 출력하도록 구성될 수 있다.
도 9에 나타낸 본 발명의 주파수 측정 회로의 제3 실시예의 동작을 설명하면 다음과 같다.
기준 클럭 발생부(60)는 제1 설정부(32)로부터 입력된 제2 코드(C2)에 상응하는 주파수를 가지는 기준 클럭 신호(CKref)를 출력한다. 누산기(46)는 상기 기준 클럭 신호(CKref)에 응답하여 동작하며, 제1 설정부(32)에 의해 설정된 제3 코드(C3)에 상응하는 주파수를 가지는 복수개의 제1 펄스 신호들(PL1, PL2, …, PLn)을 출력한다. 복수개의 제1 비교부(50-1, 50-2, …, 50-n)들은 각각 누산기(46)로부터 입력되는 제1 펄스 신호(PL1, PL2, …, PLn)와 외부로부터 입력되는 클럭 신호(clk)를 비교하여 그 결과에 따라 비교 신호(out1, out2, …, outn)를 출력한다.
제2 설정부(30)는 상기 비교 신호들(out1, out2, …, outn)에 응답하여 펄스 발생부(40)로부터 최초로 출력되는 펄스 신호(PL)의 주파수를 결정하는 제1 코드(C1)를 출력한다. 펄스 발생부(40)는 상기 기준 클럭 신호(CKref)에 응답하여 동작하며, 상기 제1 코드(C1)에 상응하는 주파수를 가지는 제2 펄스 신호(PL)를 출력한 다. 제2 비교부(50)는 상기 펄스 신호(PL)와 외부로부터 입력된 클럭 신호(clk)의 주파수를 비교하여 그 결과에 따라 제어신호(EN)를 출력한다. 즉, 상기 펄스 신호(PL)의 주파수가 상기 클럭 신호(clk)의 주파수보다 낮다면 제어신호(EN)를 하이 레벨로 활성화시킨다.
펄스 발생부(40)는 상기 제어신호(EN)에 응답하여 펄스 신호(PL)의 주파수를 변화시킨다. 즉, 상기 제어신호(EN)가 활성화되면 펄스 신호(PL)의 주파수를 조금씩 증가시켜 출력한다. 다음으로, 제2 비교부(50)에서는 다시 펄스 신호(PL)와 클럭 신호(clk)의 주파수를 비교하여 그 결과에 따라 제어신호(EN)를 출력한다. 일정한 소정 시간동안 이런 과정을 반복하면, 펄스 신호(PL)의 주파수와 외부로부터 입력되는 클럭 신호(clk)의 주파수가 동일하다고 볼 수 있다. 따라서, 일정한 소정 시간이 경과한 후, 펄스 발생부(40)는 펄스 신호(PL)의 주파수에 해당하는 디지털 값(FW)을 외부로부터 입력되는 클럭 신호(clk)의 주파수에 대한 정보로서 출력한다.
즉, 도 9에 나타낸 본 발명의 주파수 측정 회로의 제3 실시예는 코드값 설정부(32), 누산기(46), 및 복수개의 제1 비교부(50-1, 50-2, …, 50-n)를 이용하여 클럭 신호(clk)의 주파수의 대략적인 범위를 측정하고, 이를 이용하여 펄스 발생부(40)로부터 최초로 출력되는 펄스 신호(PL)의 주파수를 결정한 후에, 펄스 신호(PL)의 주파수를 조금씩 증가시키면서 클럭 신호(clk)의 주파수를 정밀하게 측정하게 된다. 따라서, 외부로부터 입력되는 클럭 신호(clk)의 주파수를 측정하는 시간도 단축시키면서, 상기 클럭 신호(clk)의 주파수를 정밀하게 측정할 수 있다.
예를 들면, 상술한 바와 같이, 누산기(46)가 4비트이고, 제3 코드(C3)가 '1'이면 제1 펄스 신호들(PL1, PL2, PL3, PL4)의 주파수는 각각 기준 클럭 신호(CKref)의 주파수의 1/16, 1/8, 1/4, 1/2배가 된다. 만일, 외부로부터 입력되는 클럭 신호(clk)의 주파수가 기준 클럭 신호(CKref)의 주파수의 1/8배보다 약간 크다고 한다면, 두 개의 제1 비교부(50-1, 50-2)는 하이 레벨의 비교 신호(out1, out2)를, 두 개의 제1 비교부(50-3, 50-4)는 로우 레벨의 비교 신호(out3, out4)를 출력된다.
상술한 바와 같이, 비교 신호들(out1, out2, out3, out4)이 출력된다면, 외부로부터 입력되는 클럭 신호(clk)의 주파수는 기준 클럭 신호(CKref)의 주파수의 1/8배에서 1/4배 사이라는 것을 알 수 있다. 따라서, 제2 설정부(30)는 제1 코드(C1)를 '2'로 설정하고, 펄스 발생부(40)는 먼저, 상기 제1 코드(C1)의 값(즉, '2')에 상응하는 주파수(즉, 기준 클럭 신호(CKref)의 주파수의 1/8배)를 가지는 제2 펄스 신호(PL)를 출력한다. 제2 비교부(50)는 상기 제2 펄스 신호(PL)의 주파수와 외부로부터 입력되는 클럭 신호(clk)의 주파수를 비교하여 제어신호(EN)를 출력하고, 펄스 발생부(40)는 상기 제어신호(EN)에 응답하여 제2 펄스 신호(PL)의 주파수를 조금씩 증가시키면서 상기 클럭 신호(clk)의 주파수를 측정한다.
도 10은 본 발명의 주파수 측정 회로를 이용한 반도체 메모리 장치(100)의 실시예의 블록도를 나타낸 것으로서, 주파수 측정 회로(110), 코드 변환부(120), 및 지연동기루프(130)로 구성되어 있다.
도 10에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
주파수 측정 회로(110)는 외부로부터 입력되는 클럭 신호(clk)의 주파수를 측정하여 상기 클럭 신호(clk)의 주파수에 대한 디지털 값(FW)을 출력한다. 코드 변환부(120)는 상기 디지털 값(FW)을 캐스 레이턴시(CAS latency)값(CL)으로 변환하여 출력한다. 지연동기루프(130)는 도 2에 나타낸 것과 동일한 구조를 가지며, 외부로부터 입력된 클럭 신호(clk)에 동기된 내부 클럭 신호(int.clk)를 출력한다. 이 때, 상기 캐스 레이턴시값(CL)에 따라 내부의 지연회로의 지연 시간이 서로 다르도록 설정된다.
도 2에서 설명한 바와 같이, 반도체 메모리 장치에서 지연동기루프를 사용할 경우 입력되는 클럭신호의 주파수가 높으면 지연시간이 짧은 지연회로를 사용하더라도 내부 클럭신호를 외부 클럭신호에 동기시킬 수 있으나, 입력되는 클럭신호의 주파수가 낮으면 상대적으로 지연시간이 긴 지연회로가 필요하다.
종래의 반도체 메모리 장치는 이를 구분하기 위해 사용자가 설정한 CL값을 사용하였으나, 본 발명의 주파수 측정 회로를 이용하면, 사용자가 설정할 필요 없이, 주파수 측정 회로(110)로부터 출력된 디지털 값(FW)을 이용하여 상기 CL값을 자동적으로 생성시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 주파수 측정회로는 사용자가 입력되는 클럭 신호의 주파수에 대한 정보를 입력하지 않더라도 자동으로 주파수에 대한 정보를 제공할 수 있다.
또한, 본 발명의 주파수 측정회로를 이용한 반도체 메모리 장치는 입력되는 클럭 신호의 주파수가 변경된다 하더라도 사용자가 주파수에 대한 설정정보를 변경할 필요가 없으며, 따라서 사용자가 주파수 정보를 잘못 설정하여 발생할 수 있는 오동작을 방지할 수 있다.

Claims (49)

  1. 소정의 기준 주파수를 가지는 기준 클럭 신호를 출력하는 기준 클럭 발생부;
    상기 기준 클럭 신호에 응답하여 동작하며, 상기 기준 주파수의 소정 배수의 주파수를 가지는 펄스 신호를 출력하는 펄스 발생부; 및
    상기 펄스 신호의 주파수와 외부로부터 입력되는 클럭 신호의 주파수를 비교하여 제어신호를 출력하는 비교부를 구비하고,
    상기 펄스 발생부는 상기 제어신호에 응답하여 상기 펄스 신호의 주파수를 변화시키고, 상기 외부로부터 입력되는 클럭 신호의 주파수에 대한 정보를 출력하는 것을 특징으로 하는 주파수 측정 회로.
  2. 제1항에 있어서, 상기 주파수 측정 회로는
    상기 펄스 신호의 주파수를 결정하는 코드값의 초기값을 설정하는 설정부를 더 구비하는 것을 특징으로 하는 주파수 측정 회로.
  3. 제2항에 있어서, 상기 펄스 발생부는
    상기 제어신호에 응답하여 상기 코드값을 변화시켜 출력하는 제1 누산기; 및
    상기 기준 클럭 신호에 응답하여 동작하며, 상기 코드값에 상응하는 주파수를 가지는 상기 펄스 신호를 출력하는 제2 누산기를 구비하는 것을 특징으로 하는 주파수 측정 회로.
  4. 제3항에 있어서, 상기 제1 누산기는
    상기 코드값을 출력하는 제1 레지스터;
    상기 제어신호에 응답하여 소정 시간동안 제어코드를 출력하는 제어코드 발생부; 및
    상기 기준 클럭 신호에 응답하여 동작하며, 상기 제어코드와 상기 제1 레지스터에 저장된 값을 가산하여 상기 제1 레지스터에 저장하는 제1 가산기를 구비하는 것을 특징으로 하는 주파수 측정 회로.
  5. 제4항에 있어서, 상기 제2 누산기는
    상기 펄스 신호를 출력하는 제2 레지스터; 및
    상기 기준 클럭 신호에 응답하여 동작하며, 상기 코드값과 상기 제2 레지스터에 저장된 값을 가산하여 상기 제2 레지스터에 저장하는 제2 가산기를 구비하는 것을 특징으로 하는 주파수 측정 회로.
  6. 제2항에 있어서, 상기 기준 클럭 발생부는
    밴드갭 바이어스 회로를 이용하여 소정의 전압값을 가지는 바이어스 전압을 출력하는 바이어스 전압 발생부;
    상기 바이어스 전압에 응답하여 바이어스 전류를 출력하는 바이어스 전류 출력부; 및
    상기 바이어스 전류에 상응하는 주파수를 가지는 상기 기준 클럭 신호를 출력하는 발진부를 구비하는 것을 특징으로 하는 주파수 측정 회로.
  7. 제6항에 있어서, 상기 발진부는
    상기 바이어스 전류가 인가되고 직렬로 연결된 복수개의 인버터들을 구비하는 링 오실레이터인 것을 특징으로 하는 주파수 측정 회로.
  8. 제7항에 있어서, 상기 설정부는
    상기 바이어스 전류의 크기를 결정하는 바이어스 코드를 더 출력하는 것을 특징으로 하는 주파수 측정 회로.
  9. 제8항에 있어서, 상기 바이어스 전류 발생부는
    상기 바이어스 코드에 응답하여 상기 바이어스 전류를 변화시키는 것을 특징으로 하는 주파수 측정 회로.
  10. 소정의 기준 주파수를 가지는 기준 클럭 신호를 출력하는 기준 클럭 발생부;
    상기 기준 클럭 신호에 응답하여 동작하며, 상기 기준 주파수의 소정배수의 주파수를 가지는 복수개의 펄스 신호들을 출력하는 누산기; 및
    상기 복수개의 펄스 신호들 각각과 외부로부터 입력되는 클럭 신호의 주파수를 비교하여 비교 신호를 출력하는 복수개의 비교부들을 구비하는 것을 특징으로 하는 주파수 측정 회로.
  11. 제10항에 있어서, 상기 주파수 측정 회로는
    상기 복수개의 펄스 신호들의 주파수를 결정하는 코드값을 설정하는 설정부를 더 구비하는 것을 특징으로 하는 주파수 측정 회로.
  12. 제11항에 있어서, 상기 누산기는
    상기 복수개의 펄스 신호들을 출력하는 레지스터; 및
    상기 기준 클럭 신호에 응답하여 동작하며, 상기 코드값과 상기 레지스터에 저장된 값을 가산하여 상기 레지스터에 저장하는 가산기를 구비하는 것을 특징으로 하는 주파수 측정회로.
  13. 제11항에 있어서, 상기 기준 클럭 발생부는
    밴드갭 바이어스 회로를 이용하여 소정의 전압값을 가지는 바이어스 전압을 출력하는 바이어스 전압 발생부;
    상기 바이어스 전압에 응답하여 바이어스 전류를 출력하는 바이어스 전류 출력부; 및
    상기 바이어스 전류에 상응하는 주파수를 가지는 상기 기준 클럭 신호를 출력하는 발진부를 구비하는 것을 특징으로 하는 주파수 측정 회로.
  14. 제13항에 있어서, 상기 발진부는
    상기 바이어스 전류가 인가되고 직렬로 연결된 복수개의 인버터들을 구비하는 링 오실레이터인 것을 특징으로 하는 주파수 측정 회로.
  15. 제13항에 있어서, 상기 설정부는
    상기 바이어스 전류의 크기를 결정하는 바이어스 코드를 더 출력하는 것을 특징으로 하는 주파수 측정 회로.
  16. 제15항에 있어서, 상기 바이어스 전류 발생부는
    상기 바이어스 코드에 응답하여 상기 바이어스 전류를 변화시키는 것을 특징으로 하는 주파수 측정 회로.
  17. 소정의 기준 주파수를 가지는 기준 클럭 신호를 출력하는 기준 클럭 발생부;
    상기 기준 클럭 신호에 응답하여 동작하며, 외부로부터 입력되는 클럭 신호의 주파수의 범위에 대한 정보를 출력하는 제1 주파수 측정회로; 및
    상기 기준 클럭 신호에 응답하여 동작하며, 상기 주파수의 범위 내에서 상기 외부로부터 입력되는 클럭 신호의 주파수를 측정하는 제2 주파수 측정 회로를 구비하는 것을 특징으로 하는 주파수 측정 회로.
  18. 제17항에 있어서, 상기 제1 주파수 측정 회로는
    상기 기준 클럭 신호에 응답하여 동작하며, 상기 기준 주파수의 소정배수의 주파수를 가지는 복수개의 제1 펄스 신호들을 출력하는 제1 누산기;
    상기 복수개의 제1 펄스 신호들의 주파수를 결정하는 제1 코드값을 설정하는 제1 설정부;
    상기 복수개의 제1 펄스 신호들 각각과 외부로부터 입력되는 클럭 신호의 주파수를 비교하여 비교 신호를 출력하는 복수개의 제1 비교부들을 구비하는 것을 특징으로 하는 주파수 측정 회로.
  19. 제18항에 있어서, 상기 제1 누산기는
    상기 복수개의 제1 펄스 신호들을 출력하는 제1 레지스터; 및
    상기 기준 클럭 신호에 응답하여 동작하며, 상기 제1 코드값과 상기 제1 레지스터에 저장된 값을 가산하여 상기 제1 레지스터에 저장하는 제1 가산기를 구비하는 것을 특징으로 하는 주파수 측정회로.
  20. 제18항에 있어서, 상기 제2 주파수 측정 회로는
    상기 기준 클럭 신호에 응답하여 동작하며, 상기 기준 주파수의 소정 배수의 주파수를 가지는 제2 펄스 신호를 출력하는 펄스 발생부;
    상기 비교 신호들에 응답하여 상기 펄스 발생부로부터 출력되는 상기 제2 펄스 신호의 주파수를 결정하는 제2 코드값의 초기값을 설정하는 제2 설정부; 및
    상기 제2 펄스 신호의 주파수와 상기 외부로부터 입력되는 클럭 신호의 주파 수를 비교하여 제어신호를 출력하는 제2 비교부를 구비하고,
    상기 펄스 발생부는 상기 제어신호에 응답하여 상기 제2 펄스 신호의 주파수를 변화시키고, 상기 외부로부터 입력되는 클럭 신호의 주파수에 대한 정보를 출력하는 것을 특징으로 하는 주파수 측정 회로.
  21. 제20항에 있어서, 상기 펄스 발생부는
    상기 제어신호에 응답하여 상기 제2 코드값을 변화시켜 출력하는 제2 누산기; 및
    상기 기준 클럭 신호에 응답하여 동작하며, 상기 제2 코드값에 상응하는 주파수를 가지는 상기 제2 펄스 신호를 출력하는 제3 누산기를 구비하는 것을 특징으로 하는 주파수 측정 회로.
  22. 제21항에 있어서, 상기 제2 누산기는
    상기 제2 코드값을 출력하는 제2 레지스터;
    상기 제어신호에 응답하여 소정 시간동안 제어코드를 출력하는 제어코드 발생부; 및
    상기 기준 클럭 신호에 응답하여 동작하며, 상기 제어코드와 상기 제2 레지스터에 저장된 값을 가산하여 상기 제2 레지스터에 저장하는 제2 가산기를 구비하는 것을 특징으로 하는 주파수 측정 회로.
  23. 제22항에 있어서, 상기 제3 누산기는
    상기 제2 펄스 신호를 출력하는 제3 레지스터; 및
    상기 기준 클럭 신호에 응답하여 동작하며, 상기 제2 코드값과 상기 제3 레지스터에 저장된 값을 가산하여 상기 제3 레지스터에 저장하는 제3 가산기를 구비하는 것을 특징으로 하는 주파수 측정 회로.
  24. 제23항에 있어서, 상기 기준 클럭 발생부는
    밴드갭 바이어스 회로를 이용하여 소정의 전압값을 가지는 바이어스 전압을 출력하는 바이어스 전압 발생부;
    상기 바이어스 전압에 응답하여 바이어스 전류를 출력하는 바이어스 전류 출력부; 및
    상기 바이어스 전류에 상응하는 주파수를 가지는 상기 기준 클럭 신호를 출력하는 발진부를 구비하는 것을 특징으로 하는 주파수 측정 회로.
  25. 제24항에 있어서, 상기 발진부는
    상기 바이어스 전류가 인가되고 직렬로 연결된 복수개의 인버터들을 구비하는 링 오실레이터인 것을 특징으로 하는 주파수 측정 회로.
  26. 제24항에 있어서, 상기 제1 설정부는
    상기 바이어스 전류의 크기를 결정하는 바이어스 코드를 더 출력하는 것을 특징으로 하는 주파수 측정 회로.
  27. 제26항에 있어서, 상기 바이어스 전류 발생부는
    상기 바이어스 코드에 응답하여 상기 바이어스 전류를 변화시키는 것을 특징으로 하는 주파수 측정 회로.
  28. 소정의 기준 주파수를 가지는 기준 클럭 신호를 출력하는 기준 클럭 발생부;
    상기 기준 클럭 신호에 응답하여 동작하며, 상기 기준 주파수의 소정 배수의 주파수를 가지는 펄스 신호를 출력하는 펄스 발생부; 및
    상기 펄스 신호의 주파수와 외부로부터 입력되는 클럭 신호의 주파수를 비교하여 제어신호를 출력하는 비교부를 구비하고,
    상기 펄스 발생부는 상기 제어신호에 응답하여 상기 펄스 신호의 주파수를 변화시키고, 상기 외부로부터 입력되는 클럭 신호의 주파수에 대한 정보를 출력하는 주파수 측정 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  29. 제28항에 있어서, 상기 주파수 측정 회로는
    상기 펄스 신호의 주파수를 결정하는 코드값의 초기값을 설정하는 설정부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  30. 제29항에 있어서, 상기 설정부는
    모드 설정 레지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  31. 제29항에 있어서, 상기 펄스 발생부는
    상기 제어신호에 응답하여 상기 코드값을 변화시켜 출력하는 제1 누산기; 및
    상기 기준 클럭 신호에 응답하여 상기 코드값에 상응하는 주파수를 가지는 상기 펄스 신호를 출력하는 제2 누산기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  32. 제28항에 있어서, 상기 기준 클럭 발생부는
    밴드갭 바이어스 회로를 이용하여 소정의 전압값을 가지는 바이어스 전압을 출력하는 바이어스 전압 발생부;
    상기 바이어스 전압에 응답하여 바이어스 전류를 출력하는 바이어스 전류 출력부; 및
    상기 바이어스 전류에 상응하는 주파수를 가지는 상기 기준 클럭 신호를 출력하는 발진부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  33. 제32항에 있어서, 상기 설정부는
    상기 바이어스 전류의 크기를 결정하는 바이어스 코드를 더 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  34. 제33항에 있어서, 상기 바이어스 전류 발생부는
    상기 바이어스 코드에 응답하여 상기 바이어스 전류를 변화시키는 것을 특징으로 하는 반도체 메모리 장치.
  35. 소정의 기준 주파수를 가지는 기준 클럭 신호를 출력하는 기준 클럭 발생부;
    상기 기준 클럭 신호에 응답하여 동작하며, 상기 기준 주파수의 소정배수의 주파수를 가지는 복수개의 펄스 신호들을 출력하는 누산기; 및
    상기 복수개의 펄스 신호들 각각과 외부로부터 입력되는 클럭 신호의 주파수를 비교하여 비교 신호들을 출력하는 복수개의 비교부를 구비하는 주파수 측정 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  36. 제35항에 있어서, 상기 주파수 측정 회로는
    상기 복수개의 펄스 신호들의 주파수를 결정하는 코드값을 설정하는 설정부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  37. 제36항에 있어서, 상기 설정부는
    모드 설정 레지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  38. 제36항에 있어서, 상기 기준 클럭 발생부는
    밴드갭 바이어스 회로를 이용하여 소정의 전압값을 가지는 바이어스 전압을 출력하는 바이어스 전압 발생부;
    상기 바이어스 전압에 응답하여 바이어스 전류를 출력하는 바이어스 전류 출력부; 및
    상기 바이어스 전류에 상응하는 주파수를 가지는 상기 기준 클럭 신호를 출력하는 발진부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  39. 제38항에 있어서, 상기 설정부는
    상기 바이어스 전류의 크기를 결정하는 바이어스 코드를 더 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  40. 제39항에 있어서, 상기 바이어스 전류 발생부는
    상기 바이어스 코드에 응답하여 상기 바이어스 전류를 변화시키는 것을 특징으로 하는 반도체 메모리 장치.
  41. 소정의 기준 주파수를 가지는 기준 클럭 신호를 출력하는 기준 클럭 발생부;
    상기 기준 클럭 신호에 응답하여 동작하며, 외부로부터 입력되는 클럭 신호의 주파수의 범위에 대한 정보를 출력하는 제1 주파수 측정회로; 및
    상기 기준 클럭 신호에 응답하여 동작하며, 상기 주파수의 범위 내에서 상기 외부로부터 입력되는 클럭 신호의 주파수를 측정하는 제2 주파수 측정 회로를 구비하는 주파수 측정 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  42. 제41항에 있어서, 상기 제1 주파수 측정 회로는
    상기 기준 클럭 신호에 응답하여 동작하며, 상기 기준 주파수의 소정배수의 주파수를 가지는 복수개의 제1 펄스 신호들을 출력하는 제1 누산기;
    상기 복수개의 제1 펄스 신호들의 주파수를 결정하는 제1 코드값을 설정하는 제1 설정부;
    상기 복수개의 제1 펄스 신호들 각각과 외부로부터 입력되는 클럭 신호의 주파수를 비교하여 비교 신호를 출력하는 복수개의 제1 비교부들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  43. 제42항에 있어서, 상기 제1 설정부는
    모드 설정 레지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  44. 제42항에 있어서, 상기 제2 주파수 측정 회로는
    상기 기준 클럭 신호에 응답하여 동작하며, 상기 기준 주파수의 소정 배수의 주파수를 가지는 제2 펄스 신호를 출력하는 펄스 발생부;
    상기 제2 펄스 신호의 주파수를 결정하는 제2 코드값의 초기값을 설정하는 제2 설정부; 및
    상기 제2 펄스 신호의 주파수와 상기 외부로부터 입력되는 클럭 신호의 주파수를 비교하여 제어신호를 출력하는 제2 비교부를 구비하고,
    상기 펄스 발생부는 상기 제어신호에 응답하여 상기 제2 펄스 신호의 주파수를 변화시키고, 상기 외부로부터 입력되는 클럭 신호의 주파수에 대한 정보를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  45. 제44항에 있어서, 상기 펄스 발생부는
    상기 제어신호에 응답하여 상기 제2 코드값을 변화시켜 출력하는 제2 누산기; 및
    상기 기준 클럭 신호에 응답하여 동작하며, 상기 제2 코드값에 상응하는 주파수를 가지는 상기 제2 펄스 신호를 출력하는 제 3 누산기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  46. 제44항에 있어서, 상기 제2 설정부는
    모드 설정 레지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  47. 제45항에 있어서, 상기 기준 클럭 발생부는
    밴드갭 바이어스 회로를 이용하여 소정의 전압값을 가지는 바이어스 전압을 출력하는 바이어스 전압 발생부;
    상기 바이어스 전압에 응답하여 바이어스 전류를 출력하는 바이어스 전류 출력부; 및
    상기 바이어스 전류에 상응하는 주파수를 가지는 기준 클럭 신호를 출력하는 발진부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  48. 제47항에 있어서, 상기 제1 설정부는
    상기 바이어스 전류의 크기를 결정하는 바이어스 코드를 더 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  49. 제48항에 있어서, 상기 바이어스 전류 발생부는
    상기 바이어스 코드에 응답하여 상기 바이어스 전류를 변화시키는 것을 특징으로 하는 반도체 메모리 장치.
KR1020040056602A 2004-07-20 2004-07-20 주파수 측정 회로 및 이를 이용한 반도체 메모리 장치 KR100629389B1 (ko)

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KR1020040056602A KR100629389B1 (ko) 2004-07-20 2004-07-20 주파수 측정 회로 및 이를 이용한 반도체 메모리 장치
US11/184,616 US7274185B2 (en) 2004-07-20 2005-07-19 Methods of generating internal clock signals from external clock signals and of measuring the frequency of external clock signals and related frequency measuring circuits and semiconductor memory devices

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