JPH0321110A - 利得制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、利得制御回路に関し、例えば半導体集積回
路に内蔵されるものに利用して有効な技術に関するもの
である。

〔従来の技術〕

例えば、ディジタル電話機においては、音声信号がパル
ス信号に変換されて伝送される。この場合、伝送される
信号には、解放状態のケーブノレが設けられた複数の分
岐を有するとこによって、信号（メインパルス）の他に
上記分岐点において発生するエコー戒分が含まれること
になる。このようなエコー戒分を除去するために、等化
器が用いられる。この等化器は、１・レーニングサイク
ノレにおいて受信される１つのパルスから多次のエコー
戒分を識別し、それに見合ったエコー或分を形威して上
記伝送されたパルス信号から減算することによって等化
信号を形成するものである。このような判定帰還型自動
等化回路については、例えば特開昭５　９−２　１　９
　０　３　２号がある。

上記電話ケーブルを用いて信号の伝達を行う場合、電話
局と加入者との間の距離が異なると、それに伴い伝播さ
れる信号の減衰量が異なる。そこで、受信側装置におい
ては、利得制御回路が設けられる。この利得制御回路は
、最遠距離の端末にあっても受信が可能になるように、
その利得が最大値にされた状態で回線の信号の有無を検
出するものである。そして、回線がつながると最初に一
定のトレーニングサイクルが設定され、この間にトレー
ニング用の信号の授受を行い、上記エコー或分の検出並
びに利得を下げて、所望の信号レベルを内部回路が受信
するようにされる。

このような利得制ｍ　（ＡＧＣ）回路として、第３図に
示すような回路が考えられる。この回路は、直列抵抗Ｒ
１ないしＲ４により人力信号Ｖｉｎを分圧しておいて、
並列形態にされたＮチャンネルＭＯＳＦＥＴとＰチャン
ネルＭＯ　Ｓ　Ｆ　ＥＴとからなるＣＭＯＳスイッチ回
路からなるスイッチトリーを介して分圧電圧を択一的に
出力させる。この出力信号Ｖｘは、インピーダンス変換
のためボルテージフォロワ回路ＯＰ３を介して出力され
る。上記ＣＭＯＳスイソ回路は、利得制御信号としての
ディジタル信号Ｄｏ．ＤＩにより制御される。これによ
り、人力信号Ｖｉｎに対してディジタル信号Ｄｏ．ＤＩ
の設定により指定されたレヘル減衰量を持つ出力信号Ｖ
ｏｕｔを得ることができる。

〔発明が解決しようとする課題〕

上記利得制御回路によって、例えば７ビット精度の振幅
精度を実現させようとすると、１／２　５　６の抵抗比
を持つ抵抗を形或する必要がある。しかしながら、上記
人力侶号Ｖｉｎを出力ずる図示しない演算増幅回路の出
力に接続できる抵抗は、その抵抗値が大きいとＩＣにお
けるチップ面積を増加することになるので、チップ面積
を考えると数ｌＯＫΩ程度以下に制限しなければならな
い。それ故、上記のような抵抗比を得るためには、１０
０Ωと２　５．　６　ＫΩの抵抗値を持つ抵抗を精度良
く形成する必要があるが、このような抵抗比を半導体集
積回路内で精度良く作り込むことは非常に難しい。した
がって、上記の利得制御回路では、利得設定幅が極めて
狭いものになるという問題がある。

この発明の目的は、簡単な構戒で微小な振幅に至るまで
高精度で利得設定を実現した利得制御回路を提供するこ
とにある。

この発明の他の目的は、高精度と高集積化を実現した利
得制御回路を提供することにある。

この発明の前記並びにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、各出力端子から１／２の減衰出力を形成する
Ｒと２Ｒの抵抗素子を各出力端子ごとにラダー状に構成
した減衰回路を用いて、入力信号を減衰させる。

〔作　用〕

上記した手段によれば、Ｒ−２Ｒのように抵抗値比が近
接した抵抗回路を用いるものであるため、小さな占有面
積で高精度の信号減衰量を得ることができる。

〔実施例〕

第２図には、この発明をディジタル電話機の線路等化器
用半導体集積回路装置に適用した場合の一実施例のブロ
ソク図が示されている。

同図において、破線で囲まれた部分は、ｌつの半導体集
積回路装置ＬＳＩを構戒し、公知のＣＭＯＳ半導体集積
回路の製造技術によって、特に制限されないが、単結晶
シリコンのような半導体基板上において形威される。

局線（線路）ＬＮからの受信は、一方において自動利得
制御回路ＡＧＣの入力端子に供給される。

この自動利得制御回路ＡＧＣの出力信号（ＢＴＩＮ）は
、レベル検出回路ＬＶＤに供給される。レベル検出回路
ＬＶＤは、特に制限されないが、比較的高い判定レベル
と比較的低い判定レベルとの２つの判定レベルを持ち、
上記自動利得制御回路ＡＧＣの出力信号とのレベル判定
出力信号を形或する。例えば、レベル検出回路ＬＶＤは
、比較的高いレベルの判定レベルより、入力信号レベル
が大きいとき、論理“１”の出力信号を形或する。

また、比較的低いレベルの判定レベルより人力信号レベ
ルが小さいとき、論理“１”の出力信号を形成する。そ
れ故、レベル検出回路ＬＶＤは、２ビソトからなる検出
信号を形成することになる。

同図では、回路が複雑化されるのを防ぐために、上記２
ビットの信号を１つとして出力させるように表している
。これら出力信号は、後述するアンド（ＡＮＤ）ゲート
回路Ｇを介して制御回路ＣＯＮＴに供給される。制御回
路ＣＯＮＴは、上記レベル検出回路ＬＶＤの２つの出力
信号から、それをデコードして上記自動利得制御回路Ａ
ＧＣの利得を大きくするアンプ動作又は利得を小さくさ
せるダウン動作を行わせる制御信号ｕ　ｐ　／　ｄ　ｗ
を形成することによって、自動利得制御回路ＡＧＣの出
力信号ＢＴＩＮが、上記レベル検出回路ＬＶＤの２つの
判定レベルの中間に納まるようなレベル調整を行う。

この実施例では、特に制限されないが、耐ノイズ性の向
上を図るために、次の各回路が付加される。すなわち、
上記局線ＬＮからの受信信号は、他方において受信され
るパルス信号の中心周波数威分を通すバンドパスフィル
タＢＰＦに供給される。このバンドバスフィルタＢ　Ｐ
　Ｆの出力信号は、電圧比較回路ＶＣに供給される。電
圧比較回路ＶＣは、所定の基準電圧Ｖｒｅｆを参照電圧
として、上記ハンドパスフィルタＢ　Ｐ　Ｆの出力信号
の判定を行う。すなわち、上記バンドバスフィルタＢＰ
ト゛と電圧比較回路ＶＣによって、所望のパルス信号が
受信されたか否かの識別を行うものである。

上記電圧比較回路ＶＣは、上記パルス信号が受信された
ときハイレヘル（論理゛１”）の出力信号を形威して、
上記アンドゲーｌ・回路Ｇを制御ずる。

このアンドゲ−１・回路Ｇは、上記説明から明らかなよ
うに実際には、上記レベル検出回路ＬＶＤの２ビットの
信号をそれぞれ伝達さセるための２つのアンドゲート回
路から構成されると理解されたい。

これによって、所望のパルス信号が受信されていない状
態では、電圧比較回路ＶＣの出力信号がロウレベル（論
理“０”）にされ、上記アンドゲート回路Ｇを閉してし
まう。これによって、例えば、比較的大きなノイズが到
来しても、制御回路ＣＯＮＴには無信号状態の同じ信号
が供給されるから実質的な起動かかかることを防止でき
る。

また、トレーニングサイクルにおいて、ノイズが発生し
ても、そのノイズ戒分が上記中心周波数戒分を大きく含
むものでない限り、上記同様にゲート回路Ｇが閉しられ
てしまう。これによって、利得設定動作において、上記
ノイズを受けるレベル検出回路ＬＶＤの出力信号が実質
的に無効にされるから、上記ノイズレベルによる誤った
利得設定がなられることを防止できるものである。

さらに、トレーニングサイクルの途中で、信号断となっ
た場合にも、バンドバスフィルタＢＰＦの出力がロウレ
ベル（論理“０”）であることからＡＧＣ制御を収束さ
せない。

上記自動利得制御回路ＡＧＣの出力信号ＢＴＩＮは、等
化回路ＩＲＱによってそのエコー戒分の相殺がなされる
。この等価回路ＩＲＱは、前記公報等により公知であり
、この発明に直接関係がないのでその動作の説明を省略
する。上記等化回路ＩＲＱの出力端子ＯＵＴには、ディ
ジタル電話器ＴＥＬ又はファクシミリＦＡＸが設けられ
る。

第１図には、上記自動利得制御回路ＡＧＣ等に用いられ
る利得制御回路の一実施例の回路図が示されている。同
図の各回路素子は、前記同様に公知のＣＭＯＳ　（相補
型ＭＯＳ）集積回路の製造技術によって形威される。

人力信号Ｖｉｎ（ＶＯ）は、ボルテージフォロワ形態の
演算増幅回路○Ｐ１を介して、Ｒ−２Ｒのラダー砥抗ｌ
ｌｉｌｉ′Ｉ路に入力される。すなわち、Ｒ−２Ｒのラ
ダー抵抗回路は、公知のＡ／Ｄ又はＤ／Ａ変換回路に用
いられているように、１つの出力点■１から接地電位ま
での合成抵抗値が抵抗Ｒ６こ等しくなる。それ故、上記
出力点Ｖ１の電圧は、人力信号Ｖｉｎ（ＶＯ）の１／２
になる。以下、次段の出力点Ｖ２においても、上記同様
に接地電位までの合成抵抗値がＲに等しくなるから、上
記出力伝■１の電圧に対し゛ζ１／２の電圧が得られる
。

以下同様にして、ｎ番目の出力点Ｖｎは、人力信号Ｖｉ
ｎ（ＶＯ）に対して、（１／２）’の電圧に９ １０ なる。このようにして、例えば７段のラダー抵抗回路を
用いることによって、−６ｄＢきざみで最大−４２ｄＢ
までの減衰量を得ることができる。

この場合、消費電流や高集積化等を考慮して演算増幅回
路○Ｐ１の負荷抵抗値としてＩＯＫΩ程度に設定すると
、言い換えるならば、ラダー抵抗回路の合威抵抗値をＩ
ＯＫΩに設定すると、単位の抵抗Ｒの抵抗値が５ＫΩに
設定すればよい。そして、半導体集積回路において形威
する抵抗値としては５ＫΩ程度の抵抗値を持つもののみ
を形或すればよく、その抵抗比を高い精度にすることが
できる。これにより、上記のように−６ｄＢきざみの高
い精度で設定された電圧ＶＯないしＶｎを得ることがで
きる。これらの電圧ｖＯなしいＶｎは、特に制限されな
いが、ディジタルスインチ制御信号ＳＣにより制御され
るアナログマルチプレクサＭＰＸを介して、１つの電圧
Ｖｘが選ばれる。このようにして選択された電圧Ｖｘは
、ボルテージフォロワ形態の演算増幅回路ＯＰ２を介し
て出力電圧Ｖｏｕｔとして出力される。上記アナログマ
ルチプレクサＭ　Ｐ　Ｘとしては、特に制限されないが
、前記第３図に示したようななＣＭＯＳスイッチ回路が
用いられる。

上記の実施例から得られる作用効果乙，土、下記の通り
である。すなわら、 （１）各出力端子から１／２の減衰出力を形威するＲと
２Ｒの抵抗素子を各出力端子ごとにラダー状に構成した
減衰回路を用いることにより、小さな占有面積で高精度
の信号減衰量を得ることができるという効果が得られる
。

（２）上記（１）により、簡単な構成により−６ｄＢき
ざみで大きな減衰量まで得．られる利得匍Ｉ御回路を得
ることができるという効果が得られる。

（３）上記（１》により、半導体集積回路に適した利得
制御回路を得ることができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であるこどはいうまでもない。例えば、信号源の出力
インピーダンスが、１１ ｌ２ ラダー抵抗回路の合威インピーダンスに比べて十分小さ
い場合には、人力用のボルテージフォロワ回路を省略す
るものであってよい。アナログマルチプレクサの構或は
、前記のようなＣＭＯＳスイッチ回路を用いるもの他何
であってもよい。

上記ラダー抵抗回路は、負帰還増幅回路における帰還ル
ープを構或するものとして、利得制御を行うようにして
もよい。

この発明は、利得制御回路として広く利用することがで
きるものである。

〔発明の効果〕

本願において開示される発明のうちの代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、各出力端子から１／２の減衰出力を形成
するＲと２Ｒの抵抗素子を各出力端子ごとにラダー状に
構成した減衰回路を用いることにより、小さな占有面積
で高精度の信号減衰量を得ることができる。

【図面の簡単な説明】

第１図は、この発明に係る利得制御回路の一実施例を示
す回路図、 第２図は、上記利得制御回路をディジタル電話機の線路
等化器用半導体集積回路装置に適用した場合の一実施例
を示すブロック図、 第３図は、この発明に先立って考えられる自動利得制御
回路の一例を説明するための概略回路図である。 ＯＰ１〜ＯＰ３・・演算場幅回路（ボルデージフォロワ
回路）、Ｒ，Ｒｌ〜Ｒ４・・抵抗、ＭＰＸ・・アナログ
マルチプレクサ、ＬＳＩ・・半導体集積回路装置、ＬＮ
・・局線、ＡＧＣ・・自動利得制御回路、ＩＲＱ・・等
化回路、ＣＯＮＴ・・制御回路、Ｇ・・ゲート回路、Ｌ
ＶＤ・・レベル［ｆ回路、ＢＰＨ・・バンドパスフィル
タ、ＶＣ・・電圧比較回路 １３ １４

Claims (1)

1. 【特許請求の範囲】 １、各出力端子から１／２の減衰出力を形成するＲと２
   Ｒの抵抗素子を各出力端子ごとにラダー状に構成した減
   衰回路を含むことを特徴とする利得制御回路。 ２、上記利得制御回路は、半導体集積回路に内蔵される
   とともに、減衰回路にはボルテージフォロワ形態の演算
   増幅回路を介して入力信号が供給されるものであること
   を特徴とする特許請求の範囲第１項記載の利得制御回路
   。 ３、上記減衰回路の各出力端子の信号は、利得制御信号
   に従ってスイッチ制御されるアナログスイッチ回路を通
   して択一的に出力されるものであることを特徴とする特
   許請求の範囲第１又は第２項記載の利得制御回路。