JP4828343B2

JP4828343B2 - アナログスイッチ回路

Info

Publication number: JP4828343B2
Application number: JP2006205652A
Authority: JP
Inventors: 恒次堤; 憲治末松; 充弘下沢
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2006-07-28
Filing date: 2006-07-28
Publication date: 2011-11-30
Anticipated expiration: 2026-07-28
Also published as: JP2008035153A

Description

この発明はアナログスイッチ回路に関し、詳しくは、振幅の大きな信号が入力されると、発生する出力信号の歪みを小さくする技術に関する。

図１０に従来のアナログスイッチ回路の回路図を示す。この回路は、ＮＭＯＳ(Negative Metal Oxide Semiconductor)トランジスタＭＮ１のソース端子と、ＰＭＯＳ(Positive Metal Oxide Semiconductor)トランジスタＭＰ１のソース端子及びＮＭＯＳトランジスタＭＮ１のドレイン端子とＰＭＯＳトランジスタＭＰ１のドレイン端子がそれぞれ接続されてスイッチ部１を構成している。制御信号入力ＣＩＮはＭＮ１のゲート端子とインバータ回路Ｇ１入力に接続され、Ｇ１の出力がＭＰ１のゲート端子に接続されることにより、ＭＮ１とＭＰ1に論理的に反転の電圧がかかるようになっている。

スイッチをオンにする場合は、ＣＩＮにＨの信号が入力され、ＭＮ１のゲート端子にＨ、ＭＰ１のゲート端子にＬの電圧が印加されるため、それぞれのトランジスタは導通状態となる。一方、スイッチをオフする場合は、ＣＩＮにＬの信号が入力され、ＭＮ１のゲート端子にＬ、ＭＰ１のゲート端子にＨの電圧が印加されるため、それぞれのトランジスタは非導通状態となる。

スイッチがオン時の入出力端子電圧ＶＤＤ（以下「バイアス電圧」とする）に対する入出力端子間抵抗値（以下「オン抵抗」とする）の関係を図１１に示す。ＭＰ１のオン抵抗特性と、ＭＮ１のオン抵抗特性が、ＶＤＤ/２を中心として対称となるようにＭＰ１とＭＮ１のトランジスタサイズが調整される。この結果、スイッチ部全体としてのオン抵抗（ＭＮ１とＭＰ１の並列抵抗）は、バイアス電圧に対してほぼフラットな特性となる。

特開平６-２６０９１６号公報

しかし、上述のアナログスイッチ回路では実際には基板バイアス効果や、プロセスばらつきによるＮＭＯＳ、ＰＭＯＳの特性誤差が原因となり、図１１に示されるようにオン抵抗のバイアス電圧依存特性は完全にフラットにはならない。このとき、振幅の大きな信号がスイッチに入力されると、出力される信号に歪みが発生してしまい問題となる。

電源電圧を一時的に２倍にすることにより、オン抵抗を小さくする方法が、特開平６-２６０９１６号公報で開示されている。しかし、この方法ではスイッチ回路を長時間オンにできないといった問題点が挙げられる。

この発明は、信号線とスイッチングトランジスタのゲート電極とをＡＣ(Alternating Current)的に結合し、振幅の大きな信号が入力された場合でもゲート端子-ソース端子、ゲート端子-ドレイン端子間の電圧をほぼ一定に保つことにより、オン抵抗のバイアス電圧依存性を小さくし、スイッチで発生するひずみを小さくすることを目的とする。

この発明に係るアナログスイッチ回路は、
第１のＮ形ＦＥＴのソース端子と第１のＰ形ＦＥＴのソース端子、及び第１のＮ形ＦＥＴのドレイン端子と、第１のＰ形ＦＥＴのドレイン端子がそれぞれ接続され、それぞれのＦＥＴのゲート端子の一方に正、他方に反転した制御電圧が与えられてスイッチングを行うアナログスイッチ回路において、第１のＮ形ＦＥＴのゲート端子とソース端子又はドレイン端子間に接続された第１のキャパシタと、第１のＮ形ＦＥＴのゲート端子にドレイン端子が、第１のＮ形ＦＥＴへの制御端子にソース端子が、スイッチ回路全体の入力または出力端子にゲート端子が接続された第２のＰ形ＦＥＴと、第１のＰ形ＦＥＴのゲート端子とソース端子又はドレイン端子間に接続された第２のキャパシタと、第１のＰ形ＦＥＴのゲート端子にソース端子が、第１のＰ形ＦＥＴへの制御端子にドレイン端子が、スイッチ回路全体の入力または出力端子にゲート端子が接続された第２のＮ形ＦＥＴと、第２のＰ形ＦＥＴに並列接続された第３のＮ形ＦＥＴと、第２のＮ形ＦＥＴに並列接続された第３のＰ形ＦＥＴとを備え、第３のＮ形ＦＥＴと第３のＰ形ＦＥＴは、スイッチ回路がオフ状態のときにオンとなるように制御される構成とする。

この発明によれば、信号振幅にしたがってゲート端子電位も変動することにより、ゲート端子ソース端子間、ゲート端子ドレイン端子間の電圧がほぼ一定値に保たれ、トランジスタのオン抵抗は入力信号の振幅に拠らずほぼ一定となり、低ひずみ特性が実現できる。

実施の形態１．
図１は、この発明に係るアナログスイッチ回路の一例を示す図である。スイッチ部１を構成しているＮＭＯＳトランジスタＭＮ１とＰＭＯＳトランジスタＭＰ１のゲート端子それぞれに直列に抵抗Ｒ１とＲ２が接続され、また、ＭＮ１とＭＰ１のゲート端子と、出力端子ＯＵＴの間にそれぞれキャパシタＣ１、Ｃ２が接続されている。ここでＣ１、Ｃ２はトランジスタのゲート端子と入力端子ＩＮの間に接続してもよく、ゲート端子と出力端子ＯＵＴ間、ゲート端子と入力端子ＩＮ間の両方に接続してもよい。また、ここではトランジスタとしてＳｉＭＯＳトランジスタを使用したが、その他ＧａＡｓなどのＦＥＴ(Field Effect Transistor)でも良い。

次に、動作について説明する。
時定数１／（Ｃ１×Ｒ１）、１／（Ｃ２×Ｒ２）が通過する信号の周波数と同等かそれ以下であれば、信号振幅にしたがってＭＮ１、ＭＰ１のゲート端子電位も変動する。スイッチ回路に大振幅の信号が入力した場合の各部の電圧波形を図８に示す。なお、入出力端子は、ＶＤＤ／２のＤＣバイアスがかかっているものとする。各トランジスタのゲート端子電圧が信号振幅に従って変動することにより、ゲート端子ソース端子間、ゲート端子ドレイン端子間の電圧がほぼ一定値（ここでは、ＭＰ１のゲート端子ソース端子/ドレイン端子間電圧はほぼＶＤＤ／２、ＭＮ１のゲート端子ソース端子/ドレイン端子間電圧はほぼ−ＶＤＤ／２）に保たれていることが分かる。これにより、トランジスタのオン抵抗は入力信号の振幅に拠らずほぼ一定となり、信号のひずみも小さくなる。

実施の形態２．
図２は、この発明の実施の形態２を示す回路図で、図１における抵抗Ｒ１、Ｒ２をそれぞれ、インダクタＬ１、インダクタＬ２に置き換えた回路である。動作原理は、図１の回路と同じである。ただし、信号の周波数は、時定数１／√（Ｌ１×Ｃ１）、１／√（Ｌ２×Ｃ２）、と同等かそれ以上である必要がある。

実施の形態３．
図３は、この発明の実施の形態３を示す回路図で、図１における抵抗Ｒ１、Ｒ２をそれぞれ、ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ３のソース端子とソース端子、ドレイン端子とドレイン端子がそれぞれ接続された並列回路、ＮＭＯＳトランジスタＭＮ２とＰＭＯＳトランジスタＭＰ３のソース端子とソース端子、ドレイン端子とドレイン端子がそれぞれ接続された並列回路に置き換えた回路である。ＭＰ２のソース端子は制御信号入力端子ＣＩＮに、ドレイン端子はＭＮ１のゲート端子に、ゲート端子はスイッチ入力端子ＩＮに接続されている。ＭＮ２のドレイン端子はインバータＧ１の出力に、ソース端子はＭＰ１のゲート端子に、ゲート端子はスイッチ入力端子ＩＮに接続されている。ここで、ＭＰ２、ＭＮ２のゲート端子は、スイッチ出力端子へ接続されていても良い。また、ここではＭＮ３のゲート端子はＧ１の出力に、ＭＰ３のゲート端子はＣＩＮに接続されている。

この回路の動作を説明する。各部の電圧波形を図９に示す。無信号時、ＭＰ２はソース端子、ドレイン端子にＶＤＤ、ゲート端子にＶＤＤ／２の電圧がかかっており、オン状態となっているため、ソース端子ドレイン端子間の抵抗は小さい。ここにスイッチ入力に大振幅信号が入力された場合を考える。入力信号が正に振れる場合は、ＭＰ２のゲート端子はＶＤＤに近い電位へと変化し、オフ状態となる。このとき、ＭＰ２のソース端子ドレイン端子間抵抗が大きくなり、図１の回路の原理と同じくＭＮ１のゲート端子電位が入力信号に追従してＶＤＤより大きくなる。逆に、入力信号が負に振れる場合は、ＭＰ２のゲート端子はＶＤＤ／２から０Ｖに近い電位へと変化し、オン状態は変わらない。このため、ＭＮ１のゲート端子で電圧は、ほぼＶＤＤのままである。以上より、スイッチに大振幅信号が入力されたとき、ＭＮ１のゲート端子ソース端子/ドレイン端子間電圧は常にＶＤＤ／２程度以上が確保され、オン抵抗を小さくできる。

ＭＮ２の動作についても同様である。無信号時、ＭＮ２はソース端子、ドレイン端子に０、ゲート端子にＶＤＤ／２の電圧がかかっており、オン状態となっているため、ソース端子ドレイン端子間の抵抗は小さい。ここにスイッチ入力に大振幅信号が入力されたとき、入力信号が正に振れる場合は、ＭＮ２のゲート端子はＶＤＤ／２からＶＤＤに近い電位へと変化し、ＭＮ２のオン状態は変わらない。逆に、入力信号が負に振れる場合は、ＭＮ２のゲート端子は０に近い電位へと変化し、オフ状態となる。このとき、ＭＮ２のソース端子ドレイン端子間抵抗が大きくなり、図１の回路の原理と同じくＭＰ１のゲート端子電位が入力信号に追従して０Ｖより小さくなる。結果的にＭＰ１のゲート端子ソース端子/ドレイン端子間電圧が保たれ、オン抵抗を小さくできる。

なお、上記のスイッチ回路がオンの状態では、ＭＮ３とＭＰ３はいずれも完全にオフとなるため、他の回路の動作に影響は与えない。逆にスイッチ回路がオフの状態では、ＭＮ３とＭＰ３はいずれもオンとなりソース端子ドレイン端子間抵抗が小さくなるため、ＭＰ１とＭＮ１のゲート端子電位を確実にＶＤＤ、０Ｖに設定する役割を果たす。

この回路の構成の場合、入力端子から大振幅信号が入ってくるとき以外は、ＭＮ２、ＮＰ２はオンとなり、ソース端子ゲート端子間抵抗は小さい。このため、スイッチ回路のオン-オフ切り替え時間を犠牲にすることがないという利点がある。

図４〜６は図１〜３のスイッチ部１を単一のＦＥＴで構成したスイッチ部２に置き換えた回路である。ここでは、スイッチ部２はＮＭＯＳトランジスタＭＮ４で構成したが、ＰＭＯＳトランジスタであっても、ＧａＡｓ、ＧａＮ、ＳｉＧｅなどのＪＦＥＴ、ＭＥＳＦＥＴ、ＨＦＥＴ、ＨＥＭＴなどであっても良い。動作原理は図１〜３の回路と同じで、大信号時のスイッチングトランジスタのゲート端子ーソース端子/ドレイン端子電圧を大きく保てるため、低ひずみ特性が実現できる。

実施の形態４．
図７は、この発明の実施の形態４を示す回路図で、図１のスイッチ回路を用いてＳＰ３Ｔ（３分岐）スイッチを構成した回路である。ここでは、キャパシタ、Ｃ１、Ｃ２、Ｃ２１、Ｃ２２、Ｃ３１、Ｃ３２が、各トランジスタのゲート端子と出力端子ＯＵＴ１〜ＯＵＴ３（図では各トランジスタのドレイン端子）間に接続されていることが特徴である。図１〜６の構成においては、Ｃ１もしくはＣ２は各トランジスタのゲート端子と、スイッチの入力端子間ＩＮに接続されていても良い。ここで、各キャパシタの接続をゲート端子と出力端子間ＯＵＴ１〜ＯＵＴ３にのみに限定しているのは、以下の理由によるものである。

信号線路にキャパシタを接続すると、たとえもう一方の端子がオープンであっても、キャパシタの寄生容量により、ＧＮＤと信号線路の間に容量が付加されることになる。このため、Ｃ１、Ｃ２、Ｃ２１、Ｃ２２、Ｃ３１、Ｃ３２を各トランジスタのゲート端子と入力端子ＩＮ間に接続すると、１〜３のいずれか一つのスイッチだけがオンの場合でも、信号線路にすべてのキャパシタの容量が付加され、信号の損失が増大する原因になってしまう。ここで、Ｃ１、Ｃ２、Ｃ２１、Ｃ２２、Ｃ３１、Ｃ３２を各トランジスタのゲート端子と出力端子ＯＵＴ１〜ＯＵＴ３間に接続すると、オフのスイッチのキャパシタの容量は信号線路からはほぼ見えないため、損失が増大するなどの影響を与えない。

この発明に係るアナログスイッチ回路はベースバンドあるいは高周波信号を切り替えるスイッチ等に使用される。

この発明の実施の形態１に係るアナログスイッチ回路を示す回路図である。この発明に実施の形態２に係るアナログスイッチ回路を示す回路図である。この発明に実施の形態３に係るアナログスイッチ回路を示す回路図である。実施の形態１のスイッチ部を単一のＦＥＴで構成したスイッチ部に置き換えた回路図である。実施の形態２のスイッチ部を単一のＦＥＴで構成したスイッチ部に置き換えた回路図である。実施の形態３のスイッチ部を単一のＦＥＴで構成したスイッチ部に置き換えた回路図である。この発明に実施の形態４に係るアナログスイッチ回路を示す回路図である。大振幅信号入力時のスイッチ回路各部の電圧波形図である。実施の形態３のアナログスイッチ回路各部の電圧波形図である。従来のアナログスイッチ回路の回路図である。従来のアナログスイッチ回路のバイアス電圧に対するオン抵抗値の特性図である。

符号の説明

１、２；スイッチ部、Ｇ１；インバータ回路、ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４；ＮＭＯＳトランジスタ、ＭＰ１、ＭＰ２、ＭＰ３；ＰＭＯＳトランジスタ、Ｒ１、Ｒ２；抵抗、ＩＮ；入力端子、ＯＵＴ；出力端子、Ｃ１、Ｃ２、Ｃ２１、Ｃ２２、Ｃ３１、Ｃ３２；キャパシタ、Ｌ１、Ｌ２；インダクタ。

Claims

第１のＮ形ＦＥＴのソース端子と第１のＰ形ＦＥＴのソース端子、及び第１のＮ形ＦＥＴのドレイン端子と、第１のＰ形ＦＥＴのドレイン端子がそれぞれ接続され、それぞれのＦＥＴのゲート端子の一方に正、他方に反転した制御電圧が与えられてスイッチングを行うアナログスイッチ回路において、第１のＮ形ＦＥＴのゲート端子とソース端子又はドレイン端子間に接続された第１のキャパシタと、第１のＮ形ＦＥＴのゲート端子にドレイン端子が、第１のＮ形ＦＥＴへの制御端子にソース端子が、スイッチ回路全体の入力または出力端子にゲート端子が接続された第２のＰ形ＦＥＴと、第１のＰ形ＦＥＴのゲート端子とソース端子又はドレイン端子間に接続された第２のキャパシタと、第１のＰ形ＦＥＴのゲート端子にソース端子が、第１のＰ形ＦＥＴへの制御端子にドレイン端子が、スイッチ回路全体の入力または出力端子にゲート端子が接続された第２のＮ形ＦＥＴと、第２のＰ形ＦＥＴに並列接続された第３のＮ形ＦＥＴと、第２のＮ形ＦＥＴに並列接続された第３のＰ形ＦＥＴとを備え、第３のＮ形ＦＥＴと第３のＰ形ＦＥＴは、スイッチ回路がオフ状態のときにオンとなるように制御されることを特徴とするアナログスイッチ回路。
Ｎ形ＦＥＴのドレイン端子又はソース端子を入力あるいは出力端子とし、ゲート端子に制御電圧を与えてスイッチングを行うアナログスイッチ回路において、Ｎ形ＦＥＴのドレイン端子とゲート端子間に接続されたキャパシタと、Ｎ形ＦＥＴのゲート端子にドレイン端子が、Ｎ形ＦＥＴのソース端子にゲート端子が、制御端子にソース端子が接続された第２のＰ形ＦＥＴと、この第２のＰ形ＦＥＴに並列接続され、ゲート端子に上記制御端子からの制御信号とは逆極性の制御信号が入力される第３のＮ形ＦＥＴを備え、第３のＮ形ＦＥＴは、スイッチ回路がオフ状態のときにオンとなるように制御されることを特徴とするアナログスイッチ回路。
請求項１に記載のアナログスイッチ回路をｎ個用いて入力端子が１つ、出力端子がｎ個を持つＳＰｎＴスイッチ回路構成し、第１および第２のキャパシタは各ＦＥＴのゲートと、出力側端子との間に接続されたことを特徴とするアナログスイッチ回路。