JP3396592B2

JP3396592B2 - スイッチングレギュレータ

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Publication number: JP3396592B2
Application number: JP03245097A
Authority: JP
Inventors: 浩久和里田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1997-02-17
Filing date: 1997-02-17
Publication date: 2003-04-14
Anticipated expiration: 2017-02-17
Also published as: JPH10229672A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電力を断続した
後、平滑化することによって、負荷へ安定した電力を供
給可能なスイッチングレギュレータに関し、特に、スイ
ッチング周波数を設定するための発振器が誤動作しにく
いスイッチングレギュレータに関するものである。

【０００２】

【従来の技術】負荷へ安定化した電力を供給する安定化
電源回路は、スイッチング方式の安定化電源回路と、シ
リーズ方式の安定化電源回路とに大別できる。シリーズ
方式の安定化電源回路は、負荷に接続された等価的な抵
抗であり、当該抵抗の抵抗値によって、負荷へ供給する
電力を調節している。一方、スイッチングレギュレータ
方式の安定化電源回路は、入力された電力を断続し、そ
の後、平滑化して負荷へ供給するものであり、断続する
割合によって、負荷へ供給する電力を調整している。こ
のスイッチング方式の安定化電源回路（以下では、スイ
ッチングレギュレータと称する）は、シリーズ方式の安
定化電源回路に比べて、小型で高効率の安定化電源回路
を実現しやすいことから、従来より広く使われている。

【０００３】図１０に示すように、上記スイッチングレ
ギュレータ１０１において、出力トランジスタ１１１
は、パルス幅制御コンパレータ（以下では、ＰＷＭコン
パレータと称する）１１４などの指示に基づいて入力電
圧Ｖ_INを断続し、ＯＵＴ端子より出力している。断続さ
れた出力電圧Ｖ_OUTは、コイルやコンデンサなどからな
る平滑化回路１０５によって平滑化され、直流の出力電
圧Ｖ_Oとして、負荷１０３に供給される。

【０００４】さらに、出力電圧Ｖ_Oは、分圧回路１０６
によって分圧され、上記レギュレータ用集積回路（以下
では、レギュレータ用ＩＣと称する）１０４の電圧調整
端子０ａｄｊへ印加される。レギュレータ用ＩＣ１０４
において、エラーアンプ１１２は、この電圧調整端子０
ａｄｊの電圧Ｖ_ADJと、所定の基準電圧Ｖｒｅｆとを比
較して、図１１の（ａ）に示すように、両者の誤差に応
じた誤差電圧Ｖ_ERRを出力する。一方、発振器１１３
は、所定の周期および振幅の三角波Ｖ_OSCを出力してい
る。また、ＰＷＭコンパレータ１１４は、図１１の
（ｂ）に示すように、三角波Ｖ_OSCが誤差電圧Ｖ_ERRよ
りも小さい場合、ローレベルのパルス信号Ｖ_PWMを出力
する。さらに、ＮＡＮＤ回路１１６は、異常が検出され
ない間、当該パルス信号Ｖ_PWMを反転し、駆動回路１１
７は、ＮＡＮＤ回路１１６の出力信号Ｖ_NANDがハイレベ
ルの期間、上記出力トランジスタ１１１を導通させる。
この結果、上記ＯＵＴ端子の電圧Ｖ_OUTは、図１１の
（ｃ）に示すように、入力電圧Ｖ_INと同一の値となる。
一方、三角波Ｖ_OSCが誤差電圧Ｖ_ERRよりも大きい場
合、出力トランジスタ１１１は遮断され、出力電圧Ｖ
_OUTを０Ｖへと低下させる。

【０００５】三角波Ｖ_OSCは、周期および振幅が一定な
ので、パルス信号Ｖ_PWMのパルス幅（ハイレベルの期
間）は、電圧調整端子電圧Ｖ_ADJによって増減する。こ
の結果、上記出力電圧Ｖ_OUTのパルス幅は、スイッチン
グレギュレータ１０１の出力電圧Ｖ_Oが所定の値よりも
低い場合に長くなり、所定の値よりも高い場合に短くな
る。これにより、スイッチングレギュレータ１０１は、
入力電圧Ｖ_INや負荷１０３の変動に関わらず、所定の電
圧を出力できる。

【０００６】上記スイッチングレギュレータ１０１で
は、部品点数の削減と高機能化との双方を満足するため
に、エラーアンプ１１２、発振器１１３および駆動回路
１１７など、出力トランジスタ１１１のパルス幅を制御
するための回路や、過電流や過熱の検出回路などの保護
回路、あるいは、ＯＮ／ＯＦＦ回路など、種々の機能を
実現するための回路が単一のＩＣに集約されている。さ
らに、近年では、図１０に示すレギュレータ用ＩＣ１０
４のように、上記各回路に加えて、出力トランジスタ１
１１を単一のパッケージに封止したＩＣも広く用いられ
ている。この場合、レギュレータ用ＩＣ１０４に、平滑
化回路１０５および分圧回路１０６を外付けするだけ
で、高性能のスイッチングレギュレータ１０１を容易に
実現できるため、製造コストを削減する上で非常に効果
が大きい。

【０００７】また、出力トランジスタ１１１は、立ち上
がり時、および、立ち下がり時に、非飽和領域で動作す
るため、スイッチングレギュレータ１０１の効率は、ス
イッチング速度が遅くなるに従って低下する。また、出
力トランジスタ１１１のスイッチング周波数が高くなる
に従って、平滑化回路１０５を構成するコイルやコンデ
ンサを小型化できる。したがって、小型で効率のよいス
イッチングレギュレータ１０１を実現するために、スイ
ッチング周波数およびスイッチング速度は、年々向上し
つつある。

【０００８】

【発明が解決しようとする課題】しかしながら、上記構
成のスイッチングレギュレータ１０１では、スイッチン
グ周波数の向上に伴って、スイッチングレギュレータ１
０１を構成する回路の遅延時間が無視できなくなると共
に、スイッチングレギュレータ１０１の高出力化に伴っ
て、出力トランジスタ１１１のスイッチングノイズが増
加している。この結果、当該スイッチングノイズが発振
器１１３を誤動作させ、スイッチングレギュレータ１０
１の安定性を低下させる虞れがある。

【０００９】具体的には、上記発振器１１３は、通常、
ＩＣ内に容易に集積できるように、例えば、ＩＣ内接合
容量を利用して形成したコンデンサを備えており、当該
コンデンサへの充放電に基づいて、所定の周期で発振し
ている。図１１の（ａ）に示すように、コンデンサの両
端電圧（発振器１１３の出力電圧）Ｖ_OSCが所定の上限
値Ｖ１に達するまでの間（ｔａからｔｂまでの期間）、
発振器１１３は、所定の値の電流をコンデンサに充電す
る。これにより、両端電圧Ｖ_OSCは、所定の傾きで上昇
する。

【００１０】両端電圧Ｖ_OSCが上限値Ｖ１に達すると
（ｔｂの時点）、発振器１１３は、上記コンデンサか
ら、所定の値の電流を放電し始める。これにより、両端
電圧Ｖ_OSCは、ｔｂからｔｃまでの期間、低下し続け
る。ｔｃの時点において、コンデンサの両端電圧Ｖ_OSC
が所定の下限値Ｖ２に達すると、発振器１１３は、放電
を停止して、上述のｔａ以降の期間と同様に、所定の値
の電流でコンデンサを充電する。これにより、発振器１
１３の出力波形Ｖ_OSCは、周期および振幅が一定の三角
波となる。

【００１１】一方、出力電圧波形Ｖ_OUTは、理想的に
は、図１１の（ｃ）に示す電圧Ｖ_OUTのように、当該三
角波Ｖ_OSCが誤差電圧Ｖ_ERRに到達しない間、ハイレベ
ルとなっている筈である。ところが、実際には、レギュ
レータ用ＩＣ１０４を形成する素子（トランジスタな
ど）の遅延時間などによって、現実の出力電圧波形Ｖ
_OUT1は、図１１の（ｄ）に示すように、理想的な波形Ｖ
_OUTよりも、遅延時間Ｔｄだけ遅れて変化する。近年の
ように、スイッチング周波数が例えば７０ｋＨｚ程度と
高くなると、およそ１μｓ程度の遅延時間Ｔｄは、スイ
ッチング周期Ｔに比べて、相対的に大きくなるので、入
力電圧Ｖ_INと出力電圧Ｖ_Oとの差が小さい場合など、パ
ルス幅Ｔ_ONが長い場合には、出力電圧波形Ｖ_OUT1が立ち
下がる時点ｔｘは、三角波Ｖ_OSCが下降している期間
（ｔｂからｔｃまでの期間）に入る虞れがある。

【００１２】さらに、出力電圧Ｖ_OUT1が変化すると、出
力トランジスタ１１１周辺の回路には、図１１の（ｅ）
に示すように、スパイク状のスイッチングノイズＶ_Nが
発生する。このスイッチングノイズＶ_Nは、出力電圧Ｖ
_OUT1の傾きが大きくなる程、また、出力トランジスタ１
１１に近くなる程、大きくなる。したがって、近年のス
イッチングレギュレータ１０１のように、スイッチング
速度が速く、かつ、出力電圧Ｖ_OUT1の最大値が大きい場
合、出力トランジスタ１１１と同じく、レギュレータ用
ＩＣ１０４内に形成されている発振器１１３にて発生す
るスイッチングノイズＶ_Nは、極めて大きい。

【００１３】これらの結果、発振器１１３において、コ
ンデンサの両端電圧Ｖ_OSCが下降している期間に、出力
電圧Ｖ_OUT1の立ち下がりによってスイッチングノイズＶ
_Nが発生すると、このスイッチングノイズＶ_Nは、当該
両端電圧Ｖ_OSCに重畳され、両端電圧Ｖ_OSCが一時的に
所定の下限値Ｖ２を下回る虞れがある。この場合、発振
器１１３は、誤動作して、ｔｃの時点に到達していない
にも拘わらず、コンデンサへ充電を開始する。この結
果、発振器１１３の出力波形Ｖ_OSCは、図１１の（ｆ）
に示すように、ｔｙの時点から上昇し始める。さらに、
ｔｚの時点において、出力波形Ｖ_OSCが上限値Ｖ１に到
達すると、出力波形Ｖ_OSCは再び低下しする。これによ
り、発振器１１３の周期は、所定の値Ｔと異なる値Ｔ１
へと変化して、図１１の（ｇ）および（ｈ）に示すよう
に、出力電圧Ｖ_OUTのデューティは、所望のデューティ
と一致しなくなる。

【００１４】発振器１１３が誤動作するか否かは、出力
トランジスタ１１１のＴ_ONなどによって決定されるの
で、入力電圧Ｖ_INや負荷１０３の変動によって、誤動作
する場合と、しない場合とに分けられる。この結果、ス
イッチングレギュレータ１０１の出力電圧Ｖ_Oは、負荷
端子Ｏから出力される負荷電流Ｉ_Oが３Ａ程度と高出力
の場合、例えば、１００ｍＶ（ｐ−ｐ；最大振幅）程
度、揺れ動いて、安定しなくなる。

【００１５】なお、発振器１１３の誤動作は、スイッチ
ング速度やスイッチング周波数を低下させることによっ
て防止できる。ところが、この場合は、上述したよう
に、スイッチングレギュレータ１０１の効率を大幅に低
下させると共に、スイッチングレギュレータ１０１の小
型化を阻害するという問題が発生する。

【００１６】本発明は、上記の問題点を鑑みてなされた
ものであり、その目的は、高効率、かつ高出力でありな
がら、安定性の良いスイッチングレギュレータを実現す
ることにある。

【００１７】

【課題を解決するための手段】請求項１の発明に係るス
イッチングレギュレータは、上記課題を解決するため
に、出力する発振信号が、所定の上限値に達するまで当
該発振信号を上昇させ、所定の下限値に達するまで当該
発振信号を下降させる発振器と、入力された電力を負荷
側へ供給するか否かを選択するスイッチング素子と、負
荷へ供給される電力の変動に応じて変化する帰還信号
と、上記発振信号とを比較して、上記スイッチング素子
の導通期間と遮断期間との割合を調整する制御手段と、
電流制御部から供給される第１の駆動電流に基づいて、
上記スイッチング素子を遮断する駆動部とを有するスイ
ッチングレギュレータにおいて、以下の手段を講じたこ
とを特徴としている。

【００１８】すなわち、上記スイッチング素子の出力電
力の立ち下がり期間である変動期間にて、当該出力電力
の変動速度が、最初は遅く、途中からは、より速くなる
ように、途中から上記第１の駆動電流に加算する第２の
駆動電流を上記駆動部に供給して、上記スイッチング素
子を制御する第１の出力制御手段を備ている。

【００１９】上記構成において、発振器は、発振信号が
上昇している間、例えば、発振信号に応じて変動する電
流や電圧を検出するなどして、当該発振信号が所定の上
限値に達しているか否かを判定している。上限値に達し
た場合、発振器は、発振信号を下降させる。同様にし
て、発振器は、発振信号の下降中、所定の下限値と比較
して、当該発振信号が下限値に到達すると発振信号を上
昇させる。これにより、発振器は、例えば、三角波な
ど、所定の周期で変化する発振信号を出力している。

【００２０】一方、制御手段は、例えば、出力電圧を分
圧するなどして生成される帰還信号と、当該発振信号と
を比較する。両信号を比較して、負荷へ電力を供給し過
ぎていると判断した場合、制御手段は、スイッチング素
子の導通期間と遮断期間との割合を調整して、負荷へ供
給する電力を制限する。一方、電力供給が不足している
場合は、負荷へ供給される電力が増加するように上記割
合を調整する。これにより、スイッチングレギュレータ
は、入力電力や負荷の変動に拘わらず、常に一定の電力
を負荷へ供給できる。

【００２１】ところで、スイッチング素子のスイッチン
グによって、出力電力が変動すると、例えば、浮遊容量
などによって、発振器など、スイッチング素子の周囲の
回路には、スイッチングノイズが発生する。これによ
り、発振信号は、一時的に変動して、タイミングによっ
ては、発振器が誤動作する虞れがある。

【００２２】具体的には、発振信号の下降中に、負方向
のスイッチングノイズが重畳され、下限値を一時的に下
回った場合、発振器は、発振信号を上昇させる。同様
に、発振信号の上昇中に、正方向のスイッチングノイズ
が重畳され、上限値を一時的に上回った場合、発振器
は、発振信号を下降させる。いずれの場合であっても、
発振信号の周期は、所定の値と異なる値になる。制御手
段は、スイッチング素子の導通期間と遮断期間との割合
を、発振信号を参照して調整しているため、発振信号の
周期が変動すると、出力電力を所望の値に維持できなく
なる。

【００２３】上記スイッチングノイズは、出力電力の変
動速度を遅くすることにより削減できる。ところが、変
動期間が長くなると、例えば、トランジスタなどからな
るスイッチング素子が非飽和領域で動作する期間が長く
なるため、スイッチングレギュレータの効率が大幅に低
下する。

【００２４】これに対して、請求項１に記載の第１の出
力制御手段は、例えば、スイッチング素子を構成するト
ランジスタのベース電流を調整するなどして、出力電力
の変動速度が、変動期間の最初は、遅く、途中からは、
より速くなるように、スイッチング素子を制御する。し
たがって、変動期間の開始時において、出力電力の変動
を制限し、スイッチングノイズの発生を低減できる。ま
た、変動速度が途中から速くなるので、変動速度を一様
に低下させる場合に比べて、変動期間の長さを短縮でき
る。

【００２５】これにより、スイッチング素子が非飽和領
域で動作する時間を余り増加させることなく、発振器の
誤動作を効率的に防止できる。この結果、発振信号の周
期を一定に保つことができ、負荷へ供給する電力の安定
性が良く、高効率なスイッチングレギュレータを実現で
きる。

【００２６】ここで、出力電力の変動と発振信号とのタ
イミングについて考える。所望の出力電力に対して入力
電力が大きい程、スイッチングレギュレータの効率は低
下するため、通常は、入力電力と出力電力との差は、比
較的低くなるように設定されていることが多い。この場
合は、負荷へ電力を供給する期間は、供給しない期間に
比べて長くなる。したがって、出力電力の立ち下がり時
点は、立ち上がり時点に比べて、発振信号の上昇と下降
とが切り替わる時点と近くなっている。また、発振器を
構成する素子の遅延やスイッチング素子の遅延によっ
て、出力電力は、発振信号に比べて、所定の遅延時間だ
け遅れて変動している。高効率で小型なスイッチングレ
ギュレータを実現するために、スイッチング素子のスイ
ッチング周期、すなわち、発振信号の発振周期は、年々
短くなっており、発振信号の周期に占める遅延時間の割
合は、無視できない値となっている。この結果、出力電
力の立ち上がりに比べて、出力電力の立ち下がり時点
が、発振信号の切り替わり時点を越える可能性が高くな
っている。

【００２７】したがって、上記第１の出力制御手段が、
出力電力の立ち下がり期間のみにおいて、出力電力の変
動速度を制御した場合は、発振器が誤動作しやすい期間
のみ、スイッチングノイズを低減でき、発振器の誤動作
を確実に防止できる。さらに、立ち上がり期間では、変
動速度を制御しないので、立ち上がり期間の長さは従来
と同様であり、立ち下がり期間に比べて短くなってい
る。この結果、スイッチング素子が非飽和領域で動作す
る時間をさらに短縮でき、スイッチングレギュレータの
効率をさらに向上できる。

【００２８】さらに、請求項２の発明に係るスイッチン
グレギュレータは、出力する発振信号が所定の上限値に
達するまで当該発振信号を上昇させ、所定の下限値に達
するまで当該発振信号を下降させる発振器と、入力され
た電力を負荷側へ供給するか否かを選択するスイッチン
グ素子と、負荷へ供給される電力の変動に応じて変化す
る帰還信号と、上記発振信号とを比較して、上記スイッ
チング素子の導通期間と遮断期間との割合を調整する制
御手段とを有するスイッチングレギュレータにおいて、
上記スイッチング素子の出力電力の立ち上がり期間であ
る変動期間にて、当該出力電力の変動速度が、最初は遅
く、途中からは、より速くなるように、上記スイッチン
グ素子を制御する第１の出力制御手段を備え、上記第１
の出力制御手段は、最初は、上記スイッチング素子のベ
ース電流が第１の定電流源の供給する第１の値であり、
途中からは、上記第１の定電流源および第２の定電流源
が供給する第２の値になるように、上記スイッチング素
子のベース電流を制御して、当該スイッチング素子を導
通させることを特徴としている。

【００２９】上記構成でも、第１の出力制御手段は、出
力電力の変動速度が、変動期間の最初は、遅く、途中か
らは、より速くなるように、スイッチング素子を制御す
る。したがって、変動期間の開始時において、出力電力
の変動を制限し、スイッチングノイズの発生を低減でき
る。また、変動速度が途中から速くなるので、変動速度
を一様に低下させる場合に比べて、変動期間の長さを短
縮できる。

【００３０】これにより、スイッチング素子が非飽和領
域で動作する時間を余り増加させることなく、発振器の
誤動作を効率的に防止できる。この結果、発振信号の周
期を一定に保つことができ、負荷へ供給する電力の安定
性が良く、高効率なスイッチングレギュレータを実現で
きる。

【００３１】ところで、第１の出力制御手段がスイッチ
ング素子を制御する方法は種々の方法が考えられるが、
変動速度が遅い第１の期間、および、変動速度が速い第
２の期間における変動速度、並びに、各期間の長さを所
望の値に保つことができない場合、以下に示す不具合が
発生する虞れがある。例えば、第１の期間において、変
動速度が速すぎた場合は、スイッチングノイズを十分削
減することができない。一方、第１の期間の長さが長す
ぎた場合や、第２の期間の変動速度が遅すぎた場合は、
スイッチングレギュレータの効率が低下してしまう。

【００３２】これに対して、請求項３の発明に係るスイ
ッチングレギュレータは、請求項１または２記載の発明
の構成において、上記第１の出力制御手段は、上記変動
期間の開始から所定の時間を計時する計時手段と、上記
所定の時間が終了した後、上記スイッチング素子の制御
端子へ供給する電流を、上記出力電力の変動速度が速く
なる方向に調整する電流制御手段とを備えていることを
特徴としている。

【００３３】上記構成では、変動期間の開始時点から所
定の時間が経過していない間、計時手段の指示により、
電流制御手段は、スイッチング素子の制御端子へ供給す
る電流を制御していない。この状態では、スイッチング
素子は、制御手段の指示に従って出力電力を変動させて
いる。一方、計時手段が上記所定の時間の経過を検出す
ると、電流制御手段は、スイッチング素子の制御端子へ
供給する電流を制御する。これにより、出力電力の変動
速度は、確実に上昇する。

【００３４】したがって、第１の期間の長さは、計時手
段が計時する時間の長さによって設定できる。また、第
１の期間における変動速度は、制御手段によって制御で
き、第２の期間における変動速度は、電流制御手段が供
給する電流の量によって制御できる。一方、計時手段
は、例えば、所定の時定数を有するコンデンサと抵抗と
などによって実現できる。また、電流制御手段は、計時
手段の指示に応じて、電流の供給開始および供給停止が
制御可能な定電流源などによって実現できる。

【００３５】それゆえ、簡単な回路構成で、変動期間に
おける出力電力波形を所望の形状に設定できる。この結
果、簡単な構成で、かつ、効率の高いスイッチングレギ
ュレータを実現できる。

【００３６】一方、請求項４の発明に係るスイッチング
レギュレータは、上記課題を解決するために、出力する
発振信号が、所定の上限値に達するまで当該発振信号を
上昇させ、所定の下限値に達するまで当該発振信号を下
降させる発振器と、入力された電力を負荷側へ供給する
か否かを選択するスイッチング素子と、導通時には、所
定の値のベース電流を供給して、上記スイッチング素子
を導通させると共に、遮断時には、駆動電流に応じたス
イッチング速度で、上記スイッチング素子を遮断する駆
動部と、負荷へ供給される電力の変動に応じて変化する
帰還信号と、上記発振信号とを比較して、上記スイッチ
ング素子の導通期間と遮断期間との割合を調整する制御
手段とを有するスイッチングレギュレータにおいて、以
下の手段を講じたことを特徴としている。

【００３７】すなわち、上記スイッチング素子の出力電
力の立ち下がり期間が立ち上がり期間よりも長くなるよ
うに、当該スイッチング素子を制御する第２の出力制御
手段を備え、上記駆動電流の電流量は、上記スイッチン
グ素子の出力電力の立ち下がり期間が立ち上がり期間よ
りも長くなる値に設定されていることを特徴としてい
る。

【００３８】上述したように、発振器は、出力電力の立
ち下がり時の方が、立ち上がり時に比べて誤動作しやす
い。したがって、第２の出力制御手段が出力電力の立ち
下がりのみを遅くすることによって、発振器の誤動作を
効率的に防止できる。さらに、第２の出力制御手段は、
出力電力の立ち上がり時間が立ち下がり時間よりも短く
なるように、スイッチング素子を制御する。これによ
り、スイッチング素子が非飽和領域で動作する時間は、
スイッチング素子の立ち下がり時間と立ち上がり時間と
の双方を長く設定して、発振器の誤動作を防止する場合
に比べて短くなる。加えて、請求項１ないし３記載の発
明の構成のように、出力電力の変動速度を途中で変更し
ないため、回路構成を従来と同様に保つことができる。

【００３９】この結果、請求項１ないし３の発明に係る
スイッチングレギュレータに比べて簡単な構成でありな
がら、従来のスイッチングレギュレータに比べて、効率
を余り低下させることなく、負荷へ供給する電力の安定
性を向上できる。

【００４０】ところで、出力電力の立ち下がり期間が短
い場合は、スイッチングノイズが十分に低減できない。
また、立ち下がり期間が長すぎると、スイッチングレギ
ュレータの効率が低下する。

【００４１】これに対して、請求項５の発明に係るスイ
ッチングレギュレータは、請求項４記載の発明の構成に
おいて、上記第２の出力制御手段は、上記スイッチング
素子の出力電力の立ち下がり期間が、８０ｎｓから１２
０ｎｓまでの長さとなるように、当該スイッチング素子
を制御することを特徴としている。

【００４２】出力電力の立ち下がり期間を上記範囲に設
定することによって、スイッチングレギュレータの効率
を低下させることなく、発振器の誤動作を確実に防止で
き、負荷へ供給する電力の安定性を向上できる。

【００４３】さらに、請求項６の発明に係るスイッチン
グレギュレータは、請求項１、２、３、４または５記載
の発明の構成において、上記スイッチング素子および発
振器が、同一パッケージ内に封止されていることを特徴
としている。

【００４４】ところで、スイッチング素子および発振器
を同一パッケージ内に封止した場合は、発振器は、スイ
ッチングノイズによって、誤動作しやすくなる。ところ
が、上記構成のスイッチングレギュレータには、第１な
いし第２の出力制御手段のうちの何れかが設けられてい
るので、スイッチングレギュレータの効率を余り低下さ
せることなく、スイッチングノイズに起因する発振器の
誤動作を防止できる。さらに、スイッチング素子および
発振器が同一パッケージ内に封止されているので、スイ
ッチングレギュレータを構成する部品点数を削減でき
る。この結果、負荷へ供給する電力の安定性が良好で、
高効率でありながら、製造コストの安いスイッチングレ
ギュレータを実現できる。

【００４５】

【発明の実施の形態】〔第１の実施形態〕本発明の一実施形態について図１ないし図６に基づいて
説明すると以下の通りである。すなわち、本実施形態に
係るスイッチングレギュレータ１は、降圧型チョッパレ
ギュレータであって、図１に示すように、入力側電源２
から供給される電力を断続した後、平滑化して、出力端
子Ｏに接続される負荷３へ供給している。当該スイッチ
ングレギュレータ１は、所定の周期、かつ、電圧調整端
子０ａｄｊの電圧Ｖ_ADJに応じた割合で、入力側電源２
がＩＮ端子に印加する入力電圧Ｖ_INを断続するレギュレ
ータ用集積回路（以下では、レギュレータ用ＩＣと称す
る）４と、当該レギュレータ用ＩＣ４の出力端子ＯＵ
Ｔ、および、スイッチングレギュレータ１の出力端子Ｏ
の間に設けられた平滑化回路５と、出力端子Ｏの電圧Ｖ
_Oを分圧して、上記レギュレータ用ＩＣ４の電圧調整端
子０ａｄｊへ印加する分圧回路６とを備えている。な
お、上記電圧調整端子電圧Ｖ_ADJが特許請求の範囲に記
載の帰還信号に対応しており、上記レギュレータ用ＩＣ
４は、パッケージに対応している。また、以下では、レ
ギュレータ用ＩＣ４の出力端子ＯＵＴと区別するため
に、スイッチングレギュレータ１の出力端子Ｏを負荷端
子Ｏと称し、スイッチングレギュレータ１の出力電圧Ｖ
_Oを負荷電圧Ｖ_Oと称する。

【００４６】上記平滑化回路５は、出力端子ＯＵＴと負
荷端子Ｏとの間に設けられたコイル５ａと、アノードが
出力端子ＯＵＴに接続され、カソードが接地されたキャ
ッチダイオード５ｂと、負荷端子Ｏに一端が接続され、
他端が接地された平滑コンデンサ５ｃとを備えている。
これにより、平滑化回路５は、レギュレータ用ＩＣ４の
出力電圧Ｖ_OUTを平滑化した後、直流の電圧Ｖ_Oとし
て、負荷端子Ｏから出力できる。

【００４７】また、分圧回路６は、互いに直列に接続さ
れた抵抗６ａ・６ｂを備えており、抵抗６ａ側の端部
は、負荷端子Ｏに接続され、抵抗６ｂ側の端部は接地さ
れている。また、両抵抗６ａ・６ｂの接続点は、上記レ
ギュレータ用ＩＣ４の電圧調整端子０ａｄｊに接続され
ており、負荷電圧Ｖ_Oを所定の分圧比で分圧して、電圧
調整端子０ａｄｊに印加できる。

【００４８】一方、上記レギュレータ用ＩＣ４には、入
力端子ＩＮおよび出力端子ＯＵＴ間を導通あるいは遮断
するパワーＮＰＮトランジスタからなる出力トランジス
タ（スイッチング素子）１１と、電圧調整端子電圧Ｖ
_ADJと所定の基準電圧Ｖ_REFとを比較して、両者の誤差
に応じた誤差電圧Ｖ_ERRを出力するエラーアンプ１２
と、例えば、７０ｋＨｚなどの所定の周期で、所定の振
幅の三角波（発振信号）Ｖ_OSCを生成する発振器１３
と、三角波Ｖ_OSCと誤差電圧Ｖ_ERRとを比較するパルス
幅制御コンパレータ（以下では、ＰＷＭコンパレータと
称する）１４と、過電流や加熱などを検出する異常検出
回路１５からの検出信号、および、ＰＷＭコンパレータ
１４が出力するパルス信号Ｖ_PWMの否定積を演算するＮ
ＡＮＤ回路１６と、ＮＡＮＤ回路１６の出力信号Ｖ_NAND
に基づいて、上記出力トランジスタ１１を駆動する駆動
回路１７とが設けられている。また、レギュレータ用Ｉ
Ｃ４には、定電圧回路１８が設けられており、入力電圧
Ｖ_INから、所定の定電圧Ｖｓを生成して、ＩＣの内部回
路へ供給している。さらに、スイッチングレギュレータ
１の起動時など、出力トランジスタ１１のデューティが
極めて高い場合に、デューティを制限するソフトスター
ト回路や、制御端子ＣＴＬの電圧Ｖ_CTLに基づいて、出
力トランジスタ１１を遮断するＯＮ／ＯＦＦ回路なども
設けられている。

【００４９】上記レギュレータ用ＩＣ４は、エラーアン
プ１２、発振器１３、ＰＷＭコンパレータ１４など、出
力トランジスタ１１のデューティを制御する回路（制御
手段）、および、出力トランジスタ１１自体、並びに、
異常検出回路１５など、各種保護回路やＯＮ／ＯＦＦ回
路など、各種付加機能を実現するための回路を備えてい
る。したがって、平滑化回路５や分圧回路６などを外付
けするだけで、高機能、かつ小型のスイッチングレギュ
レータ１を実現でき、スイッチングレギュレータ１の製
造コストを低く抑えることができる。

【００５０】上記構成では、レギュレータ用ＩＣ４は、
図２の（ｄ）に示すように、入力側電源２から供給され
る電力を所定のスイッチング周期Ｔで断続して出力し、
平滑化回路５は、レギュレータ用ＩＣ４の出力電圧Ｖ
_OUTを平滑化して出力する。ここで、スイッチング周期
Ｔを基準にして出力電圧Ｖ_OUTがハイレベルの期間Ｔ_ON
の割合、すなわち、Ｔ_ON／Ｔをデューティαとすると、
負荷電圧Ｖ_Oは、以下の式（１）に示すように、Ｖ_O＝α・Ｖ_IN …（１）となる。

【００５１】上記の式（１）に示すように、デューティ
αは、入力電圧Ｖ_INと負荷電圧Ｖ_Oとによって決まる
が、スイッチングレギュレータ１では、降圧による損失
を防止して消費電力を抑制するために、入力電圧Ｖ_INと
負荷電圧Ｖ_Oとの差が小さくなるように設定されてい
る。したがって、上記デューティαは、通常、０．５以
上になる。

【００５２】例えば、入力電圧Ｖ_INや負荷３の変動など
によって、負荷電圧Ｖ_Oが大きくなると、分圧回路６が
電圧調整端子０ａｄｊへフィードバックする電圧Ｖ_ADJ
は上昇する。レギュレータ用ＩＣ４において、エラーア
ンプ１２の非反転入力端子に印加されている基準電圧Ｖ
_REFは、一定なので、エラーアンプ１２の出力電圧Ｖ
_ERRは、反転入力端子に印加される電圧Ｖ_ADJの上昇に
伴って低下する。

【００５３】図２の（ａ）に示すように、当該誤差電圧
Ｖ_ERRは、ＰＷＭコンパレータ１４の非反転入力端子に
印加され、反転入力端子に印加される三角波Ｖ_OSCと比
較される。これにより、ＰＷＭコンパレータ１４は、図
２の（ｂ）に示すように、誤差電圧Ｖ_ERRが大きい期
間、ハイレベルのパルス信号Ｖ_PWMを出力する。

【００５４】異常検出回路１５が異常を検出していない
間、ＮＡＮＤ回路１６は、当該パルス信号Ｖ_PWMを反転
して、図２（ｃ）に示すように、出力信号Ｖ_NANDを駆動
回路１７へ印加する。さらに、駆動回路１７は、出力信
号Ｖ_NANDがハイレベルの間、出力トランジスタ１１を導
通させる。したがって、図２の（ｄ）に示すように、レ
ギュレータ用ＩＣ４の出力電圧Ｖ_OUTは、入力電圧Ｖ_IN
となる。一方、出力信号Ｖ_NANDがローレベルの間、出力
トランジスタ１１は遮断され、出力電圧Ｖ_OUTは、低下
する。ただし、後述するように、出力電圧Ｖ_OUTは、出
力トランジスタ１１や駆動回路１７を構成する素子の遅
延により、ＮＡＮＤ回路１６の出力信号Ｖ_NANDに比べ
て、遅延時間Ｔｄだけ遅れて変化している。本実施形態
に係るスイッチングレギュレータ１の場合、この遅延時
間Ｔｄは、およそ、１μｓである。

【００５５】なお、出力電圧Ｖ_OUTや出力トランジスタ
１１のデューティは、出力信号Ｖ_NANDのデューティによ
って制御されているので、これらのデューティは同一に
なる。したがって、以降では、特に必要がない限り、こ
れらを区別せず、単にデューティαとして参照する。

【００５６】発振器１３が生成する三角波Ｖ_OSCの周期
および振幅は一定なので、電圧調整端子電圧Ｖ_ADJが基
準電圧Ｖ_REFよりも大きくなった場合、誤差電圧Ｖ_ERR
が低下して、パルス信号Ｖ_PWMのパルス幅は長くなる。
これにより、出力信号Ｖ_NANDのパルス幅は短くなり、出
力トランジスタ１１のデューティαは低くなる。この結
果、負荷電圧Ｖ_Oが低下して、電圧調整端子電圧Ｖ_ADJ
が低下する。一方、電圧調整端子電圧Ｖ_ADJが基準電圧
Ｖ_REFよりも小さくなった場合は、これとは逆に、出力
トランジスタ１１のデューティαが高くなって、電圧調
整端子電圧Ｖ_ADJを上昇させる。これにより、レギュレ
ータ用ＩＣ４は、電圧調整端子電圧Ｖ_ADJが基準電圧Ｖ
_REFとなるように、出力トランジスタ１１のデューティ
αを調整できる。

【００５７】なお、上述したように、ＰＷＭコンパレー
タ１４は、誤差電圧Ｖ_ERRと三角波Ｖ_OSCとを比較し
て、デューティαを決定している。したがって、レギュ
レータ用ＩＣ４が負荷電圧Ｖ_Oを安定して制御するた
め、発振器１３は、周期Ｔおよび振幅が一定な三角波Ｖ
_OSCを生成する必要がある。

【００５８】負荷電圧Ｖ_Oは、分圧回路６の両抵抗６ａ
・６ｂの抵抗値Ｒａ・Ｒｂとすると、以下の式（２）に
示すように、Ｖ_O＝Ｖ_ADJ・（Ｒａ＋Ｒｂ）／Ｒｂ …（２）となる。したがって、電圧調整端子電圧Ｖ_ADJが基準電
圧Ｖ_REFになった場合に、負荷電圧Ｖ_Oが所望の値Ｖ_K
となるように、上記抵抗値Ｒａ・Ｒｂを設定することに
よって、入力電圧Ｖ_INや負荷３が変動した場合であって
も、スイッチングレギュレータ１は、負荷電圧Ｖ_Oを所
望の値Ｖ_Kに保つことができる。

【００５９】なお、例えば、過電流や過熱が検出された
場合、異常検出回路１５は、ローレベルの異常検出信号
をＮＡＮＤ回路１６へ加える。この場合、ＮＡＮＤ回路
１６は、パルス信号Ｖ_PWMに拘わらず、常にハイレベル
の出力信号Ｖ_NANDを駆動回路１７へ印加して、出力トラ
ンジスタ１１を常時遮断させる。これにより、出力トラ
ンジスタ１１など、スイッチングレギュレータ１を構成
する素子や、負荷３の損傷を防止できる。

【００６０】さらに、本実施形態に係るレギュレータ用
ＩＣ４は、出力電圧Ｖ_OUTが立ち下がる際、始めは緩や
かに、所定の時間が経過した後は、より急峻に立ち下が
るように、出力トランジスタ１１の立ち下がり速度を制
御する出力制御回路（第１の出力制御手段）２１を備え
ている。当該出力制御回路２１は、例えば、駆動回路１
７が出力トランジスタ１１を遮断する際に、駆動回路１
７内部を流れる駆動電流Ｉｄを制御することによって、
出力トランジスタ１１のスイッチング速度を制御する。

【００６１】これにより、出力電圧Ｖ_OUTの立ち下がり
時のスイッチングノイズを抑制できる。この結果、発振
器１３の誤動作を防止でき、発振器１３の発振周波数お
よび周期Ｔを一定に保つことができる。したがって、ス
イッチングレギュレータ１の負荷電圧Ｖ_Oを、さらに安
定させることができる。

【００６２】以下では、発振器１３、駆動回路１７およ
び出力制御回路２１の具体的な構成例について説明した
後、それぞれの動作について詳細に説明する。

【００６３】本実施形態に係る発振器１３は、例えば、
図３に示すように、一端が発振器１３の出力端Ａとなる
コンデンサＣ１１と、当該コンデンサＣ１１の両端電圧
Ｖ_OSCと所定の上限値Ｖ１あるいは下限値Ｖ２とを比較
するコンパレータ部１３ａと、このコンパレータ部１３
ａの指示に応じて、コンデンサＣ１１を充放電する充放
電部１３ｂとを備えている。上記コンデンサＣ１１は、
ＩＣ内接合容量を利用して形成されている。したがっ
て、発振器１３は、レギュレータ用ＩＣ４内の他の回路
と同様の製造工程によって製造でき、例えば、クリスタ
ルなどを使用して発振器１３を形成する場合に比べて容
易に集積できる。

【００６４】上記コンパレータ部１３ａは、互いに直列
に接続された抵抗Ｒ１１・Ｒ１２・Ｒ１３を備えてい
る。この直列回路の抵抗Ｒ１３側の端部には、図１に示
す定電圧回路１８より、所定の定電圧Ｖｓが印加されて
おり、抵抗Ｒ１１側の端部は、接地されている。上記所
定の上限値Ｖ１および下限値Ｖ２は、以下の式（３）お
よび（４）に示すように、Ｖ１＝Ｖｓ・（Ｒ１１＋Ｒ１２）／（Ｒ１１＋Ｒ１２＋Ｒ１３） …（３）Ｖ２＝Ｖｓ・Ｒ１２／（Ｒ１２＋Ｒ１３） …（４）となる。なお、各抵抗Ｒ１１・Ｒ１２・Ｒ１３の抵抗値
は、上限値Ｖ１および下限値Ｖ２が所望の値となるよう
に決定される。

【００６５】さらに、コンパレータ部１３ａには、抵抗
Ｒ１２とＲ１３との接続点Ｂの電位Ｖ_Bと上記出力端Ａ
の電位（コンデンサＣ１１の両端電圧Ｖ_OSC）とを比較
して、抵抗Ｒ１１の両端を短絡あるいは開放するトラン
ジスタＱ１１ないしＱ１５と、上記両電位Ｖ_B・Ｖ_OSC
を比較して、上記充放電部１３ｂを制御するトランジス
タＱ１６ないしＱ２０とを備えている。また、入力対と
なるＰＮＰ型のトランジスタＱ１１・Ｑ１２・Ｑ１６・
Ｑ１７のエミッタには、定電流源１３ｃから、ＰＮＰ型
のトランジスタＱ２１・Ｑ２２からなるカレントミラー
回路を介して、所定の電流Ｉ₁が供給されている。

【００６６】具体的には、入力対となるトランジスタＱ
１１・Ｑ１２は、エミッタが互いに接続されており、ト
ランジスタＱ１１のベースは、接続点Ｂに、トランジス
タＱ１２のベースは、出力端Ａに、それぞれ接続されて
いる。一方、両トランジスタＱ１１・Ｑ１２の能動負荷
となるＮＰＮ型のトランジスタＱ１３・Ｑ１４のベース
は、互いに接続され、さらに、トランジスタＱ１４のコ
レクタに接続されている。また、トランジスタＱ１３・
Ｑ１１のコレクタ同士、および、トランジスタＱ１４・
Ｑ１２のコレクタ同士は、それぞれ互いに接続されてい
る。さらに、トランジスタＱ１１・Ｑ１３の接続点は、
ＮＰＮ型のトランジスタＱ１５のベースに接続され、当
該トランジスタＱ１５のコレクタは、抵抗Ｒ１１・Ｒ１
２の接続点に接続される。なお、各トランジスタＱ１３
・Ｑ１４・Ｑ１５のエミッタは、接地されている。

【００６７】これにより、トランジスタＱ１５は、出力
端Ａの電位Ｖ_OSCが接続点Ｂの電位Ｖ_Bよりも大きい場
合に遮断される。この場合、接続点Ｂの電位Ｖ_Bは、上
述の式（３）に示すように、上限値Ｖ１となる。一方、
出力端Ａの電位Ｖ_OSCの方が小さい場合は、トランジス
タＱ１５が導通し、接続点Ｂの電位Ｖ_Bを上述の式
（４）に示す下限値Ｖ２まで低下させることができる。

【００６８】一方、トランジスタＱ１６ないしＱ２０
は、トランジスタＱ１１ないしＱ１５と略同様に接続さ
れているが、トランジスタＱ１１・Ｑ１２とは逆に、ト
ランジスタＱ１６のベースが上記出力端Ａに接続されて
おり、トランジスタＱ１７のベースが上記接続点Ｂに接
続されている。また、トランジスタＱ２０のコレクタ
は、充放電部１３ｂに接続されている。なお、それ以外
の構成は、トランジスタＱ１１ないしＱ１５と同様なの
で説明を省略する。

【００６９】これにより、トランジスタＱ２０は、出力
端Ａの電位Ｖ_OSCが接続点Ｂの電位Ｖ_Bよりも大きい場
合に導通して、充放電部１３ｂへコンデンサＣ１１の充
電を指示できる。一方、出力端Ａの電位Ｖ_OSCの方が小
さい場合、トランジスタＱ２０は遮断され、充放電部１
３ｂへコンデンサＣ１１の放電を指示できる。

【００７０】また、充放電部１３ｂは、所定の電流Ｉ₂
を供給する定電流源１３ｄと、上記トランジスタＱ２０
のコレクタに接続された充放電部１３ｂの入力端Ｃ、お
よび、上記出力端Ａへ、当該定電流源１３ｄと同量の電
流をそれぞれ供給するＰＮＰ型のトランジスタＱ２３な
いしＱ２５と、上記入力端Ｃから供給された電流の２倍
の電流を、上記出力端Ａより吸収するＮＰＮ型のトラン
ジスタＱ２６・Ｑ２７とを備えている。

【００７１】具体的には、上記トランジスタＱ２３ない
しトランジスタＱ２５のベースは、互いに接続され、さ
らに、トランジスタＱ２３のコレクタに接続されてい
る。また、トランジスタＱ２３のコレクタからは、上記
定電流源１３ｄに所定の電流Ｉ₂が供給されている。ま
た、トランジスタＱ２４のコレクタは、上記出力端Ａ
に、トランジスタＱ２５のコレクタは、上記入力端Ｃに
接続される。これにより、上記出力端Ａおよび入力端Ｃ
に、所定の電流Ｉ₂を常に供給できる。なお、各トラン
ジスタＱ２３ないしＱ２５のエミッタには、図１に示す
定電圧回路１８から定電圧Ｖｓが印加されている。

【００７２】一方、トランジスタＱ２６・Ｑ２７のベー
スは、互いに接続され、さらに、トランジスタＱ２６の
コレクタに接続されている。さらに、トランジスタＱ２
６のコレクタは、上記入力端Ｃに、トランジスタＱ２７
のコレクタは、上記出力端Ａにそれぞれ接続される。な
お、両トランジスタＱ２６・Ｑ２７のエミッタは、接地
されている。また、トランジスタＱ２７のエミッタ面積
は、トランジスタＱ２６のエミッタ面積の２倍に設定さ
れている。これにより、トランジスタＱ２６・Ｑ２７か
らなるカレントミラー回路は、入力端Ｃから供給される
電流Ｉ₃の２倍の電流を出力端Ａから吸収できる。

【００７３】発振器１３の動作開始時などには、出力端
Ａの電位、すなわち、コンデンサＣ１１の両端電圧Ｖ
_OSCは、両端電圧Ｖ_OSCは、トランジスタＱ１５の導通
／遮断に拘わらず、抵抗Ｒ１２・Ｒ１３の接続点Ｂの電
位Ｖ_Bよりも低くなっている。したがって、コンパレー
タ部１３ａにおいて、トランジスタＱ１５は遮断され、
トランジスタＱ２０は導通している。この状態では、ト
ランジスタＱ２３・Ｑ２５を介して、充放電部１３ｂの
入力端Ｃに供給される電流Ｉ₂は、トランジスタＱ２０
を流れる。したがって、電流Ｉ₃が０となり、トランジ
スタＱ２６・Ｑ２７からなるカレントミラー回路は、コ
ンデンサＣ１１から電流を吸収していない。一方、トラ
ンジスタＱ２３・Ｑ２４は、所定の電流Ｉ₂をコンデン
サＣ１１へ供給している。これにより、コンデンサＣ１
１が充電され、図２の（ａ）に示すように、コンデンサ
Ｃ１１の両端電圧Ｖ_OSCが上昇する（ｔ１からｔ２まで
の期間）。この期間中、トランジスタＱ１５は、遮断さ
れているので、上記接続点Ｂの電位Ｖ_Bは、上述の式
（３）に示す上限値Ｖ１である。

【００７４】両端電圧Ｖ_OSCが上限値Ｖ１に達すると
（ｔ２の時点）、トランジスタＱ１５が導通し、接続点
Ｂの電位Ｖ_Bは、上述の式（４）に示す下限値Ｖ２へと
低下する。この結果、トランジスタＱ２０が遮断され、
トランジスタＱ２６のコレクタに供給される電流Ｉ
₃は、Ｉ₂となる。したがって、トランジスタＱ２７
は、出力端Ａから、電流Ｉ₂の２倍の電流を吸収する。
一方、トランジスタＱ２４は、出力端Ａへ、一定の電流
Ｉ₂を常に供給している。この結果、コンデンサＣ１１
は、充電時と同じ値の電流Ｉ₂にて放電され、両端電圧
Ｖ_OSCが下降する（ｔ２からｔ３までの期間）。

【００７５】ｔ３の時点において、両端電圧Ｖ_OSCが下
降して、下限値Ｖ２に到達すると、トランジスタＱ１５
が遮断され、トランジスタＱ２０が導通する。これによ
り、ｔ２以前の期間と同様に、コンデンサＣ１１は、両
端電圧Ｖ_OSCが上限値Ｖ１になるまで充電される（ｔ３
からｔ４までの期間）。以降は、コンデンサＣ１１の充
放電が繰り返され、発振器１３は、所定の周期Ｔで、所
定の振幅の三角波Ｖ_OSCを生成できる。

【００７６】一方、図１に示す駆動回路１７は、例え
ば、図４に示すように、駆動電流Ｉｄに基づいて、出力
トランジスタ１１の導通および遮断する駆動部１７ａ
と、ＮＡＮＤ回路１６の出力信号Ｖ_NANDに応じて、上記
駆動部１７ａへ駆動電流Ｉｄを供給する電流制御部１７
ｂとを備えている。

【００７７】上記駆動部１７ａは、出力トランジスタ１
１の導通時において、定電流源１７ｃから供給される所
定の電流Ｉ₁₁と同量の電流を、当該出力トランジスタ１
１のベースへ供給するＰＮＰ型のパワートランジスタＱ
３１・Ｑ３２からなるカレントミラー回路と、出力トラ
ンジスタ１１の遮断時において、当該出力トランジスタ
１１のベースから、上記駆動電流Ｉｄに応じた電流を引
き抜く、ＮＰＮ型のパワートランジスタＱ３３とを備え
ている。具体的には、両トランジスタＱ３１・Ｑ３２の
ベースは、互いに接続されており、さらに、トランジス
タＱ３１のコレクタに接続される。また、トランジスタ
Ｑ３１のコレクタには、上記定電流源１７ｃが接続さ
れ、トランジスタＱ３２のコレクタは、出力トランジス
タ１１のベースに接続されている。なお、両トランジス
タＱ３１・Ｑ３２のエミッタは、図１に示す入力端子Ｉ
Ｎから、入力電圧Ｖ_INが印加されている。一方、トラン
ジスタＱ３３のコレクタは、出力トランジスタ１１のベ
ースに接続され、エミッタは、接地されている。また、
両トランジスタＱ３１・Ｑ３２のベースは、抵抗Ｒ３１
を介して、エミッタに接続されており、同様に、出力ト
ランジスタ１１およびトランジスタＱ３３のベースは、
各抵抗Ｒ３２・Ｒ３３を介して、それぞれのエミッタに
接続されている。

【００７８】さらに、駆動部１７ａには、ＰＮＰ型のト
ランジスタＱ３４ないしＱ３６からなるカレントミラー
回路が設けられており、上記トランジスタＱ３１および
定電流源１７ｃの接続点Ｄと、トランジスタＱ３３のベ
ースとに、上記駆動電流Ｉｄと同量の電流を供給でき
る。具体的には、上記トランジスタＱ３４ないしＱ３６
のベースは、互いに接続され、さらに、トランジスタＱ
３６のコレクタに接続されている。なお、当該ベース
は、抵抗Ｒ３４を介して、各トランジスタＱ３４ないし
Ｑ３６のエミッタに接続されている。また、トランジス
タＱ３４のコレクタは、上記接続点Ｄに接続されてお
り、トランジスタＱ３５のコレクタは、上記トランジス
タＱ３３のベースに接続される。

【００７９】これにより、駆動部１７ａは、駆動電流Ｉ
ｄが供給されていない間、出力トランジスタ１１へ、所
定の値Ｉ₁₁のベース電流Ｉｂを供給して、当該出力トラ
ンジスタ１１を導通させることができる。また、駆動電
流Ｉｄが供給されている間、駆動部１７ａのトランジス
タＱ３３のベースには、駆動電流Ｉｄと同量の電流が供
給され、出力トランジスタ１１のベース電位を低下させ
る。したがって、出力トランジスタ１１は、駆動電流Ｉ
ｄに応じたスイッチング速度で遮断される。

【００８０】一方、電流制御部１７ｂには、ＮＰＮ型の
トランジスタＱ３７・Ｑ３８から構成され、上記トラン
ジスタＱ３６のコレクタへ、定電流源１７ｄから供給さ
れる電流Ｉ₁₂と同量の電流を供給できるカレントミラー
回路と、図１に示すＮＡＮＤ回路１６の出力信号Ｖ_NAND
に基づいて、上記カレントミラー回路の動作／停止を制
御するＮＰＮ型のトランジスタＱ３９ないしＱ４１とが
設けられている。

【００８１】具体的には、上記トランジスタＱ３７・Ｑ
３８のベースは、互いに接続された後、トランジスタＱ
３８のコレクタに接続されている。また、トランジスタ
Ｑ３７のコレクタは、上述のトランジスタＱ３６のコレ
クタに接続され、トランジスタＱ３８のコレクタは、上
記定電流源１７ｄに接続されている。

【００８２】さらに、両トランジスタＱ３７・Ｑ３８の
ベースには、トランジスタＱ３９のコレクタが接続され
ている。当該トランジスタＱ３９のベースは、抵抗Ｒ３
５を介して、トランジスタＱ４０のコレクタに接続され
る。また、トランジスタＱ４０のベースは、トランジス
タＱ４１のコレクタに接続されており、当該トランジス
タＱ４１のベースには、上記出力信号Ｖ_NANDが印加され
る。なお、両トランジスタＱ４０・Ｑ４１のコレクタに
は、それぞれ、抵抗Ｒ３６あるいは抵抗Ｒ３７を介し
て、図１に示す定電圧回路１８から所定の電圧Ｖｓが印
加されている。また、上記各トランジスタＱ３７ないし
Ｑ４１のエミッタは、接地されている。

【００８３】これにより、電流制御部１７ｂは、上記出
力信号Ｖ_NANDがローレベルの場合、所定の値Ｉ₁₂の駆動
電流Ｉｄを駆動部１７ａへ供給できる。この場合、駆動
部１７ａは、出力トランジスタ１１を遮断させる。ま
た、出力信号Ｖ_NANDがハイレベルの場合は、上記駆動電
流Ｉｄの供給を停止して、出力トランジスタ１１を導通
させることができる。

【００８４】なお、上記定電流源１７ｄは、トランジス
タＱ３７・Ｑ３８からなるカレントミラー回路を介し
て、駆動部１７ａへ接続されている。したがって、例え
ば、トランジスタＱ３８のコレクタと上記定電圧Ｖｓと
の間に介在する抵抗などによって、十分に安定した値の
電流Ｉ₁₂を供給可能な定電流源１７ｄを構成できる。こ
の場合、電流Ｉ₁₂は、抵抗の抵抗値をＲ、トランジスタ
Ｑ３８およびＱ３９のベース−エミッタ間電圧をＶ_BEと
すると、以下の式（５）に示すように、Ｉ₁₂＝（Ｖｓ−２・Ｖ_BE）／Ｒ …（５）となり、抵抗値Ｒによって、電流Ｉ₁₂を所望の値に設定
できる。

【００８５】さらに、本実施形態に係る出力制御回路２
１には、互いにベースが接続されたＮＰＮ型のトランジ
スタＱ５１・Ｑ５２から構成されたカレントミラー回路
と、当該ベースと接地電位ＧＮＤとの間に設けられた直
列の抵抗Ｒ５１およびコンデンサＣ５１と、当該抵抗Ｒ
５１およびコンデンサＣ５１の両端間を導通／遮断する
ＮＰＮ型のトランジスタＱ５３とを備えている。なお、
上記抵抗Ｒ５１およびコンデンサＣ５１が特許請求の範
囲に記載の計時手段に対応し、上記カレントミラー回路
および後述する定電流源２１ａが電流制御手段に対応し
ている。

【００８６】具体的には、上記カレントミラー回路にお
いて、トランジスタＱ５１のコレクタは、両トランジス
タＱ５１・Ｑ５２のベースと、所定の電流Ｉ₁₃を供給す
る定電流源２１ａとに接続されている。一方、トランジ
スタＱ５２のコレクタは、上記駆動部１７ａに設けられ
たトランジスタＱ３６のコレクタに接続されている。ま
た、当該トランジスタＱ５３のベースは、抵抗Ｒ５２を
介して、上記電流制御部１７ｂに設けられたトランジス
タＱ４０のコレクタに接続されている。なお、上記各ト
ランジスタＱ５１ないしＱ５３のエミッタは接地されて
いる。

【００８７】これにより、出力制御回路２１は、上記ト
ランジスタＱ４０が導通してから、所定の時間Ｔ１が経
過した後に、所定の電流Ｉ₁₃を上記トランジスタＱ３６
へ供給できる。該遅延時間Ｔ１は、上記抵抗Ｒ５１の抵
抗値をＲ５１、コンデンサＣ５１の容量をＣ５１とする
と、以下の式（６）に示すように、Ｔ１＝Ｖ_BE・Ｃ５１／Ｉ₁₃ …（６）となる。なお、上式（６）において、Ｖ_BEは、トランジ
スタＱ５１・Ｑ５２のベース−エミッタ間電圧である。

【００８８】この結果、出力制御回路２１は、図１に示
すＮＡＮＤ回路１６の出力信号Ｖ_NANDが立ち下がってか
ら、所定の時間Ｔ１だけ経過した後の期間中、駆動部１
７ａの駆動電流Ｉｄを、Ｉ₁₃だけ増加させて、駆動回路
１７が出力トランジスタ１１を遮断する速度を上昇させ
ることができる。

【００８９】上記構成のスイッチングレギュレータ１に
おいて、出力トランジスタ１１の立ち下がり時の動作に
ついて説明すると以下の通りである。すなわち、図２の
（ｃ）に示すように、ＮＡＮＤ回路１６は、負荷電圧Ｖ
_Oに応じたデューティαの出力信号Ｖ_NANDを駆動回路１
７へ供給し、図２の（ｄ）に示すように、出力電圧Ｖ
_OUTは、当該出力信号Ｖ_NANDに基づき、かつ、遅延時間
Ｔｄだけ遅れて変化している。

【００９０】出力信号Ｖ_NANDがハイレベルへと変化する
と、図４に示す電流制御部１７ｂにおいて、トランジス
タＱ４１が導通する。この結果、トランジスタＱ４０が
遮断され、トランジスタＱ４０のコレクタの電位を上昇
させる。したがって、トランジスタＱ３９が導通し、ト
ランジスタＱ３７・Ｑ３８からなるカレントミラー回路
は動作を停止する。一方、上記トランジスタＱ４０のコ
レクタ電位が上昇すると、出力制御回路２１において、
トランジスタＱ５３が導通し、カレントミラー回路を構
成するトランジスタＱ５１・Ｑ５２のベース電位を低下
させる。この状態では、電流制御部１７ｂと出力制御回
路２１との双方が駆動部１７ａへ電流を供給していない
ので、駆動電流Ｉｄは、図２の（ｅ）に示すように、略
０となっている（ｔ１１の時点）。

【００９１】なお、上記駆動電流Ｉｄ、および、後述す
る出力トランジスタ１１のベース電流Ｉｂの変化と、出
力電圧Ｖ_OUTの変化との対応を明確にするために、図
２、および、それ以降の図では、両電流Ｉｄ・Ｉｂが変
化した時点は、両電流Ｉｄ・Ｉｂの変化によって出力電
圧Ｖ_OUTの変化する時点と同一の時点になるように記載
し、出力電圧Ｖ_OUTが変化した時点を基準にして説明し
ている。しかしながら、実際には、駆動回路１７や出力
制御回路２１を構成する素子と、出力トランジスタ１１
との遅延によって、出力電圧Ｖ_OUTは、上記両電流Ｉｄ
・Ｉｂが変化した時点より、ある時間だけ遅れて変化し
ている。

【００９２】この状態では、駆動部１７ａに駆動電流Ｉ
ｄが供給されていないので、トランジスタＱ３５・Ｑ３
６からなるカレントミラー回路は、トランジスタＱ３３
へベース電流を供給していない。また、トランジスタＱ
３４・Ｑ３６からなるカレントミラー回路は、定電流源
１７ｃへ電流を供給していないため、図２の（ｆ）に示
すように、出力トランジスタ１１には、定電流源１７ｃ
から、トランジスタＱ３１・Ｑ３２を介し、所定の値Ｉ
₁₁のベース電流Ｉｂが供給される。したがって、出力ト
ランジスタ１１は、即座に導通し、出力電圧Ｖ_OUTを入
力電圧Ｖ_INと同じ値へと立ち上げる（ｔ１１からｔ１２
までの期間）。

【００９３】出力電圧Ｖ_OUTが立ち上がった後も、駆動
部１７ａは、駆動電流Ｉｄが供給されていない間、出力
トランジスタ１１のベース電流Ｉｂを上記の値Ｉ₁₁に保
っている（ｔ１２からｔ１３までの期間）。なお、この
状態では、出力制御回路２１において、トランジスタＱ
５３が導通している。したがって、上記両トランジスタ
Ｑ５１・Ｑ５２のベースに、抵抗Ｒ５１を介して接続さ
れたコンデンサＣ５１からは、蓄積された電荷が放出さ
れる。

【００９４】一方、上記出力信号Ｖ_NANDがローレベルに
変化すると、電流制御部１７ｂにおいて、トランジスタ
Ｑ４１が遮断される。この結果、トランジスタＱ４０が
導通して、トランジスタＱ４０のコレクタ電位を低下さ
せる（ｔ１３の時点）。

【００９５】これにより、トランジスタＱ３９が遮断さ
れ、トランジスタＱ３７・Ｑ３８からなるカレントミラ
ー回路は、動作を開始する。したがって、定電流源１７
ｄから供給される電流Ｉ₁₂は、当該カレントミラー回路
を介し、駆動電流Ｉｄとして駆動部１７ａへ供給され
る。

【００９６】一方、上記トランジスタＱ４０のコレクタ
電位が低下すると、出力制御回路２１において、トラン
ジスタＱ５３が遮断され、抵抗Ｒ５１およびコンデンサ
Ｃ５１には、定電流源２１ａから所定の値の電流Ｉ₁₃が
供給される。この結果、カレントミラー回路を構成する
トランジスタＱ５１・Ｑ５２のベース電位は、所定の時
定数で上昇する。

【００９７】ただし、ｔ１３の時点から、所定の時間Ｔ
１が経過するまでの間（ｔ１４まで間）、両トランジス
タＱ５１・Ｑ５２のベース電位は、両トランジスタＱ５
１・Ｑ５２を導通できる値へ到達していない。したがっ
て、この状態では、上記カレントミラー回路の動作は停
止している。

【００９８】この結果、ｔ１３からｔ１４までの期間
中、駆動部１７ａには、電流制御部１７ｂのみが、駆動
電流Ｉｄを供給する。したがって、図２の（ｅ）に示す
ように、駆動電流Ｉｄは、この期間中、Ｉ₁₂の値に保た
れる。

【００９９】駆動部１７ａにおいて、駆動電流Ｉｄは、
トランジスタＱ３６・Ｑ３５からなるカレントミラー回
路を介し、トランジスタＱ３３のベースへと供給され
る。これにより、トランジスタＱ３３は、出力トランジ
スタ１１のベースから、当該駆動電流Ｉｄに応じた電流
を引き抜く。さらに、駆動電流Ｉｄは、トランジスタＱ
３６・Ｑ３４を介して、定電流源１７ｃへ供給される。
したがって、当該定電流源１７ｃが、トランジスタＱ３
１・Ｑ３２を介して、出力トランジスタ１１へ供給して
いるベース電流Ｉｂは、駆動電流Ｉｄだけ制限される。

【０１００】これにより、出力トランジスタ１１が遮断
され、出力電圧Ｖ_OUTが立ち下がる。また、当該出力ト
ランジスタ１１の遮断速度および出力電圧Ｖ_OUTの立ち
下がり速度は、当該駆動電流Ｉｄに応じた速度であり、
後述するｔ１４からｔ１５までの期間に比べて低い値に
保たれている。この結果、ｔ１３からｔ１４までの期間
において、出力電圧Ｖ_OUTの変動に起因するスイッチン
グノイズは、低い値に保たれる。これにより、発振器１
３のコンパレータ部１３ａ（図３参照）の誤動作を防止
できる。

【０１０１】一方、出力制御回路２１において、トラン
ジスタＱ５１・Ｑ５２のベース電位、すなわち、コンデ
ンサＣ１１の両端間電圧は、上述したように、定電流源
２１ａから供給される電流Ｉ₁₃により、トランジスタＱ
５３が導通した時点から所定の時定数で上昇している。
したがって、トランジスタＱ４１が導通してから所定の
時間Ｔ１が経過すると、上記ベース電位は、上記両トラ
ンジスタＱ５１・Ｑ５２からなるカレントミラー回路が
動作可能な電圧Ｖ_BEに到達する（ｔ１４の時点）。これ
により、上記定電流源２１ａが供給する電流Ｉ₁₃は、当
該カレントミラー回路を介し、駆動電流Ｉｄとして、駆
動部１７ａへ供給される。

【０１０２】この結果、駆動部１７ａには、電流制御部
１７ｂと出力制御回路２１との双方から、電流Ｉ₁₂、あ
るいは、電流Ｉ₁₃がそれぞれ供給される。したがって、
ｔ１４以降の期間、図２の（ｅ）に示すように、駆動電
流Ｉｄは、Ｉ₁₂＋Ｉ₁₃となり、ｔ１３からｔ１４までの
値Ｉ₁₂よりも大幅に増大する。これにより、駆動部１７
ａにおいて、トランジスタＱ３３のベース電流が増大
し、出力トランジスタ１１は、ｔ１４までの期間よりも
速い速度で遮断される。この結果、図２の（ｄ）に示す
ように、出力電圧Ｖ_OUTは、より急峻に立ち下がり、ｔ
１５の時点で０に到達する。これにより、立ち下がりに
要する時間（ｔ１３からｔ１５までの時間）は、出力電
圧Ｖ_OUTの立ち下がり全般に渡って、スイッチング速度
を遅くする場合に比べて短縮される。

【０１０３】ｔ１５以降の期間は、上述のｔ１１以前の
期間と同様に、駆動回路１７および出力制御回路２１
は、図１に示すＮＡＮＤ回路１６の出力信号Ｖ_NANDが立
ち上がるまで待機する。上記駆動回路１７および出力制
御回路２１は、以上の動作を繰り返して、出力トランジ
スタ１１の導通／遮断を制御する。

【０１０４】この結果、出力電圧Ｖ_OUTの立ち下がり時
において、立ち下がり速度は、ｔ１４からｔ１５までの
期間に比べて、ｔ１３からｔ１４までの期間の方を遅く
設定できる。これにより、ｔ１３からｔ１４までの期間
において、出力電圧Ｖ_OUTの立ち下がりに起因するスイ
ッチングノイズを低減できる。したがって、デューティ
αの変動によって、出力電圧Ｖ_OUTの立ち下がり時点
が、発振器１３内部のコンパレータ部１３ａ（図３参
照）の切り替え時点に一致した場合であっても、発振器
１３の誤動作を防止できる。

【０１０５】また、出力電圧Ｖ_OUTの立ち下がり速度
は、ｔ１４の時点から速くなっているので、出力電圧Ｖ
_OUTの立ち下がり時、全般に渡って、ｔ１３からｔ１４
までの期間と同じ速度で立ち下がる場合に比べて、立ち
下がりに要する時間（ｔ１３からｔ１５までの時間）を
大幅に短縮できる。さらに、スイッチングノイズが重畳
されても発振器１３が誤動作しにくい出力電圧Ｖ_OUTの
立ち上がり時において、出力電圧Ｖ_OUTの立ち下がり速
度は、従来と同様、速い値に保たれている。

【０１０６】この結果、出力電圧Ｖ_OUTのスイッチング
時間（ｔ１１からｔ１２までの時間、およびｔ１３から
ｔ１５までの時間）を余り増加させずに、発振器１３の
誤動作を効率的に防止できる。これにより、従来のスイ
ッチングレギュレータ１では、発振器１３の周波数が変
動していたような高出力時においても、発振器１３の発
振周波数を所定の値に保つことができる。したがって、
スイッチング時間の増加に起因する効率低下を抑えなが
ら、安定性の良いスイッチングレギュレータ１を実現で
きる。

【０１０７】ところで、例えば、入力電圧の最大定格が
大きいレギュレータ用ＩＣ４のように、負荷電圧Ｖ_Oに
比べて入力電圧Ｖ_INが大きく、デューティαが短くなる
場合、出力電圧Ｖ_OUTの立ち上がりに起因するスイッチ
ングノイズが、三角波Ｖ_OSCが上昇している期間に印加
され、発振器１３が誤動作する虞れがある。この場合
は、図３に示す発振器１３において、三角波Ｖ_OSCが上
限値Ｖ１に達していないにも拘わらず、コンパレータ部
１３ａのトランジスタＱ１５が遮断され、三角波Ｖ_OSC
が低下し始める。これにより、出力電圧Ｖ_OUTの立ち下
がり時のスイッチングノイズが重畳された場合と同様
に、発振器１３の周期Ｔが変動し、スイッチングレギュ
レータ１の安定性を低下させる。

【０１０８】これを防止するためには、立ち上がり時の
スイッチング速度も途中で変更することが望まれる。立
ち上がり時の速度調整は、例えば、図４に示す定電流源
１７ｃに代えて、図５に示す出力制御回路（第１の出力
制御手段）３１を設けることによって比較的容易に実現
できる。具体的には、出力制御回路３１は、図４に示す
出力制御回路２１と同様に、定電流源３１ａ、トランジ
スタＱ６１ないしＱ６３、抵抗Ｒ６１・Ｒ６２、および
コンデンサＣ６１を備えている。ただし、抵抗Ｒ５２と
は異なり、抵抗Ｒ６２は、図４に示す電流制御部１７ｂ
に設けられたトランジスタＱ４１のコレクタ（Ｆ点）に
接続されている。また、トランジスタＱ６２のコレクタ
は、図４に示す上記定電流源１７ｃと同じく、トランジ
スタＱ３１のコレクタ（Ｄ点）に接続されている。

【０１０９】加えて、出力制御回路３１には、図４に示
す定電流源１７ｄ、トランジスタＱ３７ないしＱ３９、
および抵抗Ｒ３５と同様に、定電流源３１ｂ、トランジ
スタＱ６４ないしＱ６６、および抵抗Ｒ６３が設けられ
ている。ただし、抵抗Ｒ６３は、抵抗Ｒ３５とは異な
り、上記トランジスタＱ４１のコレクタ（Ｆ点）に、ト
ランジスタＱ６４のコレクタは、上記トランジスタＱ３
１のコレクタ（Ｄ点）に、それぞれ接続されている。

【０１１０】したがって、図６の（ｆ）に示すように、
出力トランジスタ１１のベース電流Ｉｂは、トランジス
タＱ４１が遮断されてから、すなわち、出力トランジス
タ１１の立ち上がりから、所定の遅延時間Ｔ２が経過す
るまでの期間（ｔ２１からｔ２２までの期間）、定電流
源３１ｂが供給する値Ｉ_11bとなり、遅延時間Ｔ１の経
過後（ｔ２２の時点以降）は、両定電流源３１ａ・３１
ｂが供給する値Ｉ_11a＋Ｉ_11bとなる。この結果、図６
の（ｄ）に示すように、出力トランジスタ１１の立ち上
がり速度は、遅延時間Ｔ２が経過するまでの間、比較的
遅く、経過後は、それまでに比べて速くなる。

【０１１１】これにより、出力電圧Ｖ_OUTの立ち上が
り、および、立ち下がりの双方において、変動開始の時
点における出力電圧Ｖ_OUTの変動速度を抑制して、当該
期間中に発生するスイッチングノイズの大きさを低減で
きる。この結果、スイッチング速度全般を低下させるこ
となく、発振器１３の誤動作を防止できる。したがっ
て、例えば、入力電圧Ｖ_INの最大定格が大きいレギュレ
ータ用ＩＣ４を使用した場合のように、デューティαが
小さくなる場合であっても、スイッチングレギュレータ
１の効率を低下させることなく、スイッチングレギュレ
ータ１の安定性を向上できる。

【０１１２】なお、図６では、スイッチングレギュレー
タ１が出力制御回路２１と出力制御回路３１との双方を
有し、出力電圧Ｖ_OUTの立ち上がりと立ち下がりの双方
で、変動速度を変更する場合について説明したが、これ
に限るものではない。図４の構成とは逆に、出力制御回
路３１のみを有し、出力電圧Ｖ_OUTが立ち上がる際のみ
に、出力電圧Ｖ_OUTの変動速度を変更してもよい。

【０１１３】以上のように、本実施形態に係るスイッチ
ングレギュレータ１は、出力電圧Ｖ_OUTの立ち下がり期
間、および立ち上がり期間の少なくとも一方、すなわ
ち、出力電圧Ｖ_OUTの変動期間において、最初は、遅
く、途中から速く立ち下がるように、出力トランジスタ
１１のスイッチング速度を調整する出力制御回路２１
（３１）を備えている。

【０１１４】これにより、変動期間の開始時において、
出力電力の変動を制限し、スイッチングノイズの発生を
低減できる。また、変動速度が途中から速くなるので、
変動速度を一様に低下させる場合に比べて、変動期間の
長さを短縮できる。

【０１１５】したがって、出力トランジスタ１１が非飽
和領域で動作する時間を余り増加させることなく、発振
器１３の誤動作を効率的に防止できる。この結果、三角
波Ｖ_OSCの周期Ｔを一定に保つことができ、負荷電圧Ｖ
_Oの安定性が良く、高効率なスイッチングレギュレータ
１を実現できる。

【０１１６】ここで、出力電圧Ｖ_OUTの変動と三角波Ｖ
_OSCとのタイミングについて考える。所望の負荷電圧Ｖ
_Oに対して入力電圧Ｖ_INが大きい程、スイッチングレギ
ュレータ１の効率は低下するため、通常は、入力電圧Ｖ
_INと負荷電圧Ｖ_Oとの差は、比較的低くなるように設定
されていることが多い。具体的には、レギュレータ用Ｉ
Ｃ４の入力電圧Ｖ_INの最大定格は、所望の負荷電圧Ｖ_O
に近い値に設定されることが多く、入力端子ＩＮには、
レギュレータ用ＩＣ４の最大定格以下の入力電圧Ｖ_INが
印加される。

【０１１７】この場合は、上述の式（１）に示すよう
に、出力トランジスタ１１のデューティαは、０．５以
上であり、負荷３へ電力を供給する期間は、供給しない
期間に比べて長くなる。したがって、出力電圧_OUTの立
ち下がり時点は、立ち上がり時点に比べて、三角波Ｖ
_OSCの上昇と下降とが切り替わる時点と近くなってい
る。また、発振器１３を構成する素子の遅延や出力トラ
ンジスタ１１の遅延によって、出力電圧Ｖ_OUTは、三角
波Ｖ_OSCに比べて、所定の遅延時間Ｔｄだけ遅れて変動
している。高効率で小型なスイッチングレギュレータ１
を実現するために、出力トランジスタ１１ののスイッチ
ング周期、すなわち、三角波Ｖ_OSCの発振周期Ｔは、年
々短くなっており、三角波Ｖ_OSCの周期Ｔに占める遅延
時間Ｔｄの割合は、無視できない値となっている。この
結果、出力電圧Ｖ_OUTの立ち上がりに比べて、出力電圧
Ｖ_OUTの立ち下がり時点が、三角波Ｖ_OSCの切り替わり
時点を越える可能性が高くなっている。

【０１１８】したがって、図４に示すように、スイッチ
ングレギュレータ１は、出力制御回路２１のみを備え、
出力電圧Ｖ_OUTの立ち下がりのみにおいて、出力電圧Ｖ
_OUTの変動速度を変更する方が好ましい。

【０１１９】これにより、発振器１３が誤動作しやすい
期間のみ、スイッチングノイズを低減でき、発振器１３
の誤動作を確実に防止できる。さらに、出力制御回路２
１は、立ち上がり期間において、出力電圧Ｖ_OUTの変動
速度を制御しないので、立ち上がり期間の長さは従来と
同様であり、立ち下がり期間に比べて短くなっている。
この結果、出力制御回路２１および３１を備え、出力電
圧Ｖ_OUTの立ち下がりおよび立ち上がりの双方で、出力
電圧Ｖ_OUTの変動速度を制御するスイッチングレギュレ
ータ１に比べて、出力トランジスタ１１が非飽和領域で
動作する時間をさらに短縮でき、スイッチングレギュレ
ータ１の効率をさらに向上できる。

【０１２０】ところで、上記各出力制御回路２１・３１
が出力トランジスタ１１を制御する方法は種々の方法が
考えられるが、変動速度が遅い第１の期間の長さ、およ
び、変動速度が速い第２の期間の長さ、並びに、各期間
における出力電圧Ｖ_OUTの変動速度を所望の値に保つこ
とができない場合、以下に示す不具合が発生する虞れが
ある。例えば、第１の期間における変動速度が速すぎた
場合は、スイッチングノイズを十分削減することができ
ない。一方、第１の期間の長さが長すぎた場合や、第２
の期間の変動速度が遅すぎた場合は、スイッチングレギ
ュレータ１の効率が低下してしまう。

【０１２１】これに対して、図４および図６に示す出力
制御回路２１（３１）は、上記変動期間の開始から所定
の時間Ｔ１（Ｔ２）を計時する計時手段と、当該時間Ｔ
１（Ｔ２）が終了した後、上記出力トランジスタ１１の
ベースへ供給する電流Ｉｄ（Ｉ₃）を、上記出力電圧Ｖ
_OUTの変動速度が速くなる方向に調整する電流制御手段
とを備えている。なお、計時手段は、所定の時定数を持
つコンデンサＣ５１（Ｃ６１）および抵抗Ｒ５１（Ｒ６
１）などによって実現され、上記電流制御手段は、トラ
ンジスタＱ５１・Ｑ５２（Ｑ６１・Ｑ６２）および定電
流源２１ａ（３１ａ）などによって実現される。

【０１２２】抵抗Ｒ５１（Ｒ６１）およびコンデンサＣ
５１（Ｃ６１）の両端電圧は、変動期間の開始時点から
所定の時間Ｔ１（Ｔ２）が経過していない間、トランジ
スタのＶ_BEに到達しない。したがって、トランジスタＱ
５１・Ｑ５２（Ｑ６１・Ｑ６２）からなるカレントミラ
ー回路は、動作していない。この結果、出力トランジス
タ１１は、駆動回路１７の指示のみに従って、出力電圧
Ｖ_OUTを制御している。一方、時間Ｔ１（Ｔ２）が経過
して、上記両端電圧がＶ_BEに到達すると、上記カレント
ミラー回路は、動作を開始し、駆動回路１７へ供給する
電流Ｉｄ（Ｉ₃）を増加させる。この結果、出力トラン
ジスタ１１のスイッチング速度は上昇する。

【０１２３】スイッチング速度が遅い第１の期間の長さ
は、抵抗Ｒ５１（Ｒ６１）およびコンデンサＣ５１（Ｃ
６１）の時定数によって設定できる。また、第１の期間
における変動速度は、駆動回路１７によって制御でき、
スイッチング速度が上昇した第２の期間における変動速
度は、上記カレントミラー回路が供給する電流の量（定
電流源２１ａ（３１ａ）の電流量によって制御できる。

【０１２４】したがって、簡単な回路構成で、変動期間
における出力電圧Ｖ_OUTの波形を所望の形状に設定でき
る。この結果、簡単な構成で、かつ、効率の高いスイッ
チングレギュレータ１を実現できる。

【０１２５】〔第２の実施形態〕第１の実施形態に係るスイッチングレギュレータ１は、
上述したように、スイッチング速度を余り低下させず
に、スイッチングノイズによる発振器１２の誤動作を防
止できるため、スイッチングレギュレータ１の効率と安
定性との双方を向上させる上で、極めて効果が大きい。
ところが、スイッチング速度を変化させるための回路が
必要となるので、従来のスイッチングレギュレータに比
べて、回路が複雑になりがちである。これに対して、本
実施形態に係るレギュレータ用ＩＣ４ａは、従来に比べ
て回路を複雑にすることなく、スイッチングノイズによ
る発振器１３の誤動作を防止するものである。

【０１２６】図７に示すように、当該レギュレータ用Ｉ
Ｃ４ａは、図１に示すレギュレータ用ＩＣ４から出力制
御回路２１が省かれており、さらに、駆動回路１７に代
えて、出力トランジスタ１１のスイッチング速度が立ち
下がり時のみ遅くなるように、出力トランジスタ１１を
駆動する駆動回路（第２の出力制御手段）４１が設けら
れている。上記駆動回路４１は、例えば、図８に示すよ
うに、図４に示す駆動回路１７と略同様の構成である
が、定電流源１７ｄに代えて、定電流源１７ｄよりも、
供給する電流量Ｉ₄₂が少なく設定された定電流源４１ｄ
を備えている。当該定電流源４１ｄの電流値Ｉ₄₂は、上
記定電流源１７ｄと同様に抵抗の抵抗値を調整するなど
して設定されており、出力トランジスタ１１の立ち下が
り時間Ｔｆ（図９の（ｄ）参照）が、８０ｎｓから１２
０ｎｓになるような値（図９の（ｅ）参照）に設定され
る。

【０１２７】以上のように、本実施形態に係るスイッチ
ングレギュレータ１ａは、出力電圧Ｖ_OUTの立ち下がり
のみが遅くなるように、出力トランジスタ１１を制御す
る駆動回路４１を備えている。上述したように、発振器
１３は、出力電圧Ｖ_OUTの立ち下がり時の方が、立ち上
がり時に比べて誤動作しやすい。したがって、駆動回路
４１が、出力電圧Ｖ_OUTの立ち下がりのみを遅くするこ
とによって、発振器１３の誤動作を効率的に防止でき
る。また、駆動回路４１は、出力電圧Ｖ_OUTの立ち上が
りは、従来と同様に速く変動させる。したがって、出力
電圧Ｖ_OUTの立ち上がり時間は、立ち下がり時間よりも
短くなる。

【０１２８】これにより、出力トランジスタ１１の立ち
下がり時間と立ち上がり時間との双方を長く設定して、
発振器１３の誤動作を防止する場合に比べて、出力トラ
ンジスタ１１が非飽和領域で動作する時間は短くなる。

【０１２９】加えて、定電流源４１ａの電流量Ｉ₄₂は、
抵抗値の調整などで設定できるので、電流量を小さくし
た場合であっても、定電流源４１ａの回路は複雑になら
ない。さらに、上記出力制御回路２１が省かれているた
め、従来のレギュレータ用ＩＣ１０４と略同一の回路構
成でレギュレータ用ＩＣ４ａを製造できる。この結果、
レギュレータ用ＩＣ４ａの製造コストを上記レギュレー
タ用ＩＣ４に比べて削減できる。

【０１３０】この結果、本実施形態に係るスイッチング
レギュレータ１ａは、第１の実施形態に比べて簡単な構
成でありながら、従来のスイッチングレギュレータに比
べて、効率を余り低下させることなく、負荷電圧Ｖ_Oの
安定性を向上できる。

【０１３１】ところで、出力トランジスタ１１の立ち下
がり時間Ｔｆは、長くなればなる程、スイッチングに起
因するスイッチングノイズは低減される。一方、立ち下
がり時間Ｔｆが長くなり過ぎると、スイッチングレギュ
レータ１ａの効率が低下する。したがって、出力トラン
ジスタ１１の立ち下がり時間Ｔｆは、スイッチング速度
を途中で変更しない場合には、８０ｎｓ〜１２０ｎｓ程
度に設定されていることが望まれる。

【０１３２】立ち下がり時間Ｔｆを８０ｎｓ以上に設定
することにより、図７に示すように出力トランジスタ１
１と発振器１３との双方を同一のレギュレータ用ＩＣ４
ａ内に集積した場合など、両部材１１・１３が極めて近
隣に配されている場合であっても、出力トランジスタ１
１のスイッチングノイズに起因する発振器１３の誤動作
を防止できる。また、立ち下がり時間Ｔｆは、１２０ｎ
ｓ以下に設定されているので、スイッチングレギュレー
タ１ａの効率低下は、抑制されている。さらに、立ち上
がり時間は、従来と同様に保たれている。この結果、図
１に示すスイッチングレギュレータ１よりも簡単な構成
で、かつ、従来のスイッチングレギュレータよりも負荷
電圧Ｖ_Oの安定性が良いスイッチングレギュレータ１ａ
を実現できる。

【０１３３】なお、上記第１および第２の実施形態に係
るスイッチングレギュレータ１（１ａ）では、レギュレ
ータ用ＩＣ４（４ａ）が出力トランジスタ１１と発振器
１３との双方を同一パッケージに封止した場合について
説明しているが、これに限るものではない。当該スイッ
チングレギュレータ１（１ａ）は、出力電圧Ｖ_OUTが変
化する期間のうち、発振器１３が誤動作しやすい期間
中、出力電圧Ｖ_OUTの変動速度を低下させるので、スイ
ッチングノイズによって発振器１３が誤動作する程、出
力トランジスタ１１と発振器１３とが近隣に配されてい
るスイッチングレギュレータ１（１ａ）であれば、上記
各実施形態と同様の効果が得られる。

【０１３４】ただし、両部材１１・１３を同一パッケー
ジに封止した場合は、封止しない場合に比べて、出力電
圧Ｖ_OUTの変動に起因するスイッチングノイズによっ
て、発振器１３が誤動作しやすくなるので、本発明を適
用することによる効果は、さらに大きい。なお、上記各
実施形態では、レギュレータ用ＩＣ４を構成する素子が
バイポーラ型のトランジスタの場合について説明した
が、これに限らず、ＭＯＳ（ Metal Oxide Semiconduct
or）型のトランジスタを使用してもよい。また、レギュ
レータ用ＩＣ４は、異なる製造工程を用いて製造した素
子を同一のパッケージに封止したハイブリッド型のＩＣ
でもよい。何れの場合であっても、同一のパッケージに
封止することによって、上記各実施形態と同様の効果が
得られる。

【０１３５】また、上記各実施形態では、発振器１３が
所定の三角波Ｖ_OSCを発生する場合を例にして説明した
が、当然ながら、発振器１３が出力する発振信号は、厳
密な三角波でなくてもよい。発振器１３は、発振信号が
上限値Ｖ１に達するまでの間、発振信号を上昇させ、上
限値Ｖ１に達すると、発振信号を下降させると共に、発
振信号が下限値Ｖ２に達するまでの間、発振信号を下降
させ、下限値Ｖ２に達すると、発振信号を上昇させるも
のであれば、上記各実施形態と同様の効果が得られる。

【０１３６】なお、上記各実施形態では、電圧調整端子
電圧Ｖ_ADJが低下した場合、エラーアンプ１２が、より
小さな誤差電圧Ｖ_ERRをＰＷＭコンパレータ１４へ印加
する構成を例にして説明したが、これに限るものではな
い。これとは逆に、電圧調整端子電圧Ｖ_ADJが低下した
場合、誤差電圧Ｖ_ERRが上昇する構成であってもよい。
電圧調整端子電圧Ｖ_ADJが所定の基準電圧Ｖ_REFと等し
くなるように、レギュレータ用ＩＣ４がデューティαを
調整する構成であれば、上記各実施形態と同様の効果が
得られる。また、スイッチングレギュレータ１は、降圧
チョッパ型のスイッチングレギュレータに限らず、昇圧
チョッパ型のスイッチングレギュレータやフライバック
方式のスイッチングレギュレータであってもよい。スイ
ッチングレギュレータ１は、入力側電源２から供給され
た電力を断続し、その後、平滑化して負荷３へ供給する
と共に、負荷電圧Ｖ_Oあるいは負荷電流など、負荷３へ
供給する電力が所望の値となるように、デューティαを
制御するスイッチングレギュレータであれば、上記各実
施形態と同様の効果が得られる。

【０１３７】

【発明の効果】請求項１の発明に係るスイッチングレギ
ュレータは、以上のように、スイッチング素子の出力電
力の立ち下がり期間である変動期間にて、当該出力電力
の変動速度が、最初は遅く、途中からは、より速くなる
ように、途中から第１の駆動電流に加算する第２の駆動
電流を駆動部に供給して、上記スイッチング素子を制御
する第１の出力制御手段を備えている。

【０１３８】それゆえ、変動期間の開始時において、出
力電力の変動を制限し、スイッチングノイズの発生を低
減できる。また、変動速度が途中から速くなるので、変
動速度を一様に低下させる場合に比べて、変動期間の長
さを短縮できる。この結果、発振信号の周期を一定に保
つことができ、負荷へ供給する電力の安定性が良く、高
効率なスイッチングレギュレータを実現できるという効
果を奏する。

【０１３９】請求項２の発明に係るスイッチングレギュ
レータは、以上のように、スイッチング素子の出力電力
の立ち上がり期間である変動期間にて、当該出力電力の
変動速度が、最初は遅く、途中からは、より速くなるよ
うに、上記スイッチング素子を制御する第１の出力制御
手段を備え、上記第１の出力制御手段は、最初は、上記
スイッチング素子のベース電流が第１の定電流源の供給
する第１の値であり、途中からは、上記第１の定電流源
および第２の定電流源が供給する第２の値になるよう
に、上記スイッチング素子のベース電流を制御して、当
該スイッチング素子を導通させる構成である。

【０１４０】それゆえ、変動期間の開始時において、出
力電力の変動を制限し、スイッチングノイズの発生を低
減できる。また、変動速度が途中から速くなるので、変
動速度を一様に低下させる場合に比べて、変動期間の長
さを短縮できる。この結果、発振信号の周期を一定に保
つことができ、負荷へ供給する電力の安定性が良く、高
効率なスイッチングレギュレータを実現できるという効
果を奏する。

【０１４１】請求項３の発明に係るスイッチングレギュ
レータは、以上のように、請求項１または２記載の発明
の構成において、上記第１の出力制御手段は、上記変動
期間の開始から所定の時間を計時する計時手段と、上記
所定の時間が終了した後、上記スイッチング素子の制御
端子へ供給する電流を、上記出力電力の変動速度が速く
なる方向に調整する電流制御手段とを備えている構成で
ある。

【０１４２】上記構成では、変動速度が遅い期間の長さ
は、計時手段が計時する時間の長さによって設定でき
る。また、当該期間、および、変動速度が速い期間のそ
れぞれにおいて、変動速度は、制御手段および電流制御
手段によって制御される。また、計時手段や電流制御手
段は、比較的簡単な回路で実現できる。この結果、簡単
な構成で、かつ、効率の高いスイッチングレギュレータ
を実現できるという効果を奏する。

【０１４３】請求項４の発明に係るスイッチングレギュ
レータは、以上のように、上記スイッチング素子の出力
電力の立ち下がり期間が立ち上がり期間よりも長くなる
ように、当該スイッチング素子を制御する第２の出力制
御手段を備え、上記駆動電流の電流量は、上記スイッチ
ング素子の出力電力の立ち下がり期間が立ち上がり期間
よりも長くなる値に設定されている構成である。

【０１４４】上記構成では、発振器が誤動作しやすい出
力電力の立ち下がり期間のみにおいて、第２の出力制御
手段が出力電力の変動速度を遅くしているので、発振器
の誤動作を効率的に防止できる。この結果、請求項１な
いし３の発明に比べて簡単な構成でありながら、従来の
スイッチングレギュレータに比べて、効率を余り低下さ
せることなく、負荷へ供給する電力の安定性を向上でき
るという効果を奏する。

【０１４５】請求項５の発明に係るスイッチングレギュ
レータは、以上のように、請求項４記載の発明の構成に
おいて、上記第２の出力制御手段は、上記スイッチング
素子の出力電力の立ち下がり期間が、８０ｎｓから１２
０ｎｓまでの長さとなるように、当該スイッチング素子
を制御する構成である。

【０１４６】それゆえ、スイッチングレギュレータの効
率を低下させることなく、発振器の誤動作を確実に防止
でき、負荷へ供給する電力の安定性を向上できるという
効果を奏する。

【０１４７】請求項６の発明に係るスイッチングレギュ
レータは、以上のように、請求項１、２、３、４または
５記載の発明の構成において、上記スイッチング素子お
よび発振器が、同一パッケージ内に封止されている構成
である。

【０１４８】上記構成では、スイッチング素子と発振器
とを同一パッケージ内に封止した場合のように、発振器
がスイッチングノイズによって誤動作しやすい場合であ
っても、第１ないし第２の出力制御手段のうちの何れか
は、スイッチングレギュレータの効率を余り低下させず
に、発振器の誤動作を防止する。さらに、スイッチング
素子および発振器が同一パッケージ内に封止されている
ので、スイッチングレギュレータを構成する部品点数を
削減できる。この結果、負荷へ供給する電力の安定性が
良好で、高効率でありながら、製造コストの安いスイッ
チングレギュレータを実現できるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施形態を示すものであり、スイッ
チングレギュレータの要部を示すブロック図である。

【図２】上記スイッチングレギュレータの動作を示す波
形図である。

【図３】上記スイッチングレギュレータの発振器を示す
回路図である。

【図４】上記スイッチングレギュレータにおいて、出力
トランジスタの駆動回路および出力制御回路を示す回路
図である。

【図５】上記スイッチングレギュレータの一変形例を示
すものであり、出力トランジスタの出力制御回路を示す
回路図である。

【図６】上記スイッチングレギュレータの動作を示す波
形図である。

【図７】他の実施形態を示すものであり、スイッチング
レギュレータの要部構成を示すブロック図である。

【図８】上記スイッチングレギュレータにおいて、出力
トランジスタおよび駆動回路を示す回路図である。

【図９】上記スイッチングレギュレータの動作を示す波
形図である。

【図１０】従来例を示すものであり、スイッチングレギ
ュレータの要部を示すブロック図である。

【図１１】上記スイッチングレギュレータの動作を示す
波形図である。

【符号の説明】

１スイッチングレギュレータ３負荷４レギュレータ用集積回路（パッケージ）１１出力トランジスタ（スイッチング素子）１３発振器１４パルス幅制御コンパレータ（制御手段）２１出力制御回路（第１の出力制御手段）２１ａ定電流源（電流制御手段）Ｑ５１トランジスタ（電流制御手段）Ｑ５２トランジスタ（電流制御手段）Ｒ５１抵抗（計時手段）Ｃ５１コンデンサ（計時手段）３１出力制御回路（第１の出力制御手段）４１駆動回路（第２の出力制御手段）Ｖ_OSC 三角波（発振信号）Ｖ_ADJ 電圧調整端子電圧（帰還信号）

Claims

(57)【特許請求の範囲】

【請求項１】出力する発振信号が所定の上限値に達する
まで当該発振信号を上昇させ、所定の下限値に達するま
で当該発振信号を下降させる発振器と、入力された電力を負荷側へ供給するか否かを選択するス
イッチング素子と、負荷へ供給される電力の変動に応じて変化する帰還信号
と、上記発振信号とを比較して、上記スイッチング素子
の導通期間と遮断期間との割合を調整する制御手段と、電流制御部から供給される第１の駆動電流に基づいて、
上記スイッチング素子を遮断する駆動部とを有するスイ
ッチングレギュレータにおいて、上記スイッチング素子の出力電力の立ち下がり期間であ
る変動期間にて、当該出力電力の変動速度が、最初は遅
く、途中からは、より速くなるように、途中から上記第
１の駆動電流に加算する第２の駆動電流を上記駆動部に
供給して、上記スイッチング素子を制御する第１の出力
制御手段を備えていることを特徴とするスイッチングレ
ギュレータ。
【請求項２】出力する発振信号が所定の上限値に達する
まで当該発振信号を上昇させ、所定の下限値に達するま
で当該発振信号を下降させる発振器と、入力された電力を負荷側へ供給するか否かを選択するス
イッチング素子と、負荷へ供給される電力の変動に応じて変化する帰還信号
と、上記発振信号とを比較して、上記スイッチング素子
の導通期間と遮断期間との割合を調整する制御手段とを
有するスイッチングレギュレータにおいて、上記スイッチング素子の出力電力の立ち上がり期間であ
る変動期間にて、当該出力電力の変動速度が、最初は遅
く、途中からは、より速くなるように、上記スイッチン
グ素子を制御する第１の出力制御手段を備え、上記第１の出力制御手段は、最初は、上記スイッチング
素子のベース電流が第１の定電流源の供給する第１の値
であり、途中からは、上記第１の定電流源および第２の
定電流源が供給する第２の値になるように、上記スイッ
チング素子のベース電流を制御して、当該スイッチング
素子を導通させることを特徴とするスイッチングレギュ
レータ。
【請求項３】上記第１の出力制御手段は、上記変動期間
の開始から所定の時間を計時する計時手段と、上記所定の時間が終了した後、上記スイッチング素子の
制御端子へ供給する電流を、上記出力電力の変動速度が
速くなる方向に調整する電流制御手段とを備えているこ
とを特徴とする請求項１または２記載のスイッチングレ
ギュレータ。
【請求項４】出力する発振信号が、所定の上限値に達す
るまで当該発振信号を上昇させ、所定の下限値に達する
まで当該発振信号を下降させる発振器と、入力された電力を負荷側へ供給するか否かを選択するス
イッチング素子と、導通時には、所定の値のベース電流を供給して、上記ス
イッチング素子を導通させると共に、遮断時には、駆動
電流に応じたスイッチング速度で、上記スイッチング素
子を遮断する駆動部と、負荷へ供給される電力の変動に応じて変化する帰還信号
と、上記発振信号とを比較して、上記スイッチング素子
の導通期間と遮断期間との割合を調整する制御手段とを
有するスイッチングレギュレータにおいて、上記スイッチング素子の出力電力の立ち下がり期間が立
ち上がり期間よりも長くなるように、当該スイッチング
素子を制御する第２の出力制御手段を備え、上記駆動電流の電流量は、上記スイッチング素子の出力
電力の立ち下がり期間が立ち上がり期間よりも長くなる
値に設定されていることを特徴とするスイッチングレギ
ュレータ。
【請求項５】上記第２の出力制御手段は、上記スイッチ
ング素子の出力電力の立ち下がり期間が、８０ｎｓから
１２０ｎｓまでの長さとなるように、当該スイッチング
素子を制御することを特徴とする請求項４記載のスイッ
チングレギュレータ。
【請求項６】上記スイッチング素子および発振器が、同
一パッケージ内に封止されていることを特徴とする請求
項１、２、３、４または５記載のスイッチングレギュレ
ータ。