JP2018050238A - 可変利得増幅器、方法、および受信装置 - Google Patents

可変利得増幅器、方法、および受信装置 Download PDF

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Abstract

【課題】より簡易な制御で、利得が変更された場合にもＤＣオフセット電圧を補正できる可変利得増幅器を提供すること。
【解決手段】差動出力型の可変利得増幅器は、可変利得増幅回路（ＶＧＡ＿１）の前段に接続され、第１の補正電圧（Ｖｃａｌ１）を出力して、第１の入力抵抗（Ｒｉｎ１）が設けられる第１導体と、第２の入力抵抗（Ｒｉｎ２）が設けられる第２導体との間に生じる電位差を補正するための第１の電圧補正部（２１０＿１）と、可変利得増幅回路の後段に接続され、差動出力を補正するための第２の電圧補正部（２１０＿２）とを備える。制御部（２４０）は、第１の補正電圧、および第２の電圧補正部による電位差補正量を制御して、差動出力に含まれるＤＣオフセット電圧を減衰させるように構成される。
【選択図】図２

Description

この開示は、可変利得増幅器に関し、より特定的には、可変利得増幅器によって生じるＤＣオフセット電圧を補正する技術に関する。
無線受信装置には、一般的に、利得制御が可能な可変利得増幅器が用いられている。この可変利得増幅器において、特性劣化を引き起こすＤＣ（Direct Current）オフセット電圧が生じることが知られている。このＤＣオフセット電圧は、主にオペアンプ内のトランジスタ差動対のサイズ等のミスマッチによって生じ得る。
このＤＣオフセット電圧を補正（減衰）する技術に関し、特開２０１２−１５６９３６号公報（特許文献１）に開示される半導体集積回路は、デジタルアナログ変換器ＤＡＣ０から校正抵抗Ｒ２２にアナログ電流を印加し、電圧降下によってＦＩＬＴＥＲ３００におけるＤＣオフセット電圧を低減する構成を採用する。
また、特開２０１２−０９９８７３号公報（特許文献２）は、差動増幅器５の出力段にＤＣオフセットキャンセル回路５１を設け、出力ＤＣオフセット電圧を低減する構成を開示している。より具体的には、ＤＣオフセットキャンセル回路５１は、Ａｍｐ２の差動出力信号からフィルタ５１１を用いて直流成分を分離し、この直流成分に応じた補正電流をＡｍｐ１に印加する。
特開２０１２−１５６９３６号公報 特開２０１２−０９９８７３号公報
しかし、特許文献１に開示される半導体集積回路は、増幅器の差動出力信号に含まれるＤＣオフセット電圧をデジタル信号として検出し、検出した信号に基づいてロジック部でＤＣオフセット電圧の補正を行なうため、ＤＣオフセット電圧の補正に時間がかかる。そのため、この半導体集積回路は、電源投入時や通話開始直前等の初期化シーケンスにおいてＤＣオフセット電圧の補正を行なう構成を採用するものであって、動作中に可変利得増幅器の利得を変更した場合、当該変更に応じたＤＣオフセットの補正を行なうことが難しい。
一方、特許文献２に開示される半導体集積回路は、可変利得増幅器の差動出力信号からＤＣオフセット成分をアナログ信号として検出して、このＤＣオフセット成分に応じた補正電流を増幅器に印加し、所望のアナログ動作を行ったまま同時に補正作業を行えるため、利得を変更した場合にも、ＤＣオフセット電圧を補正することができる。しかしながら、この半導体集積回路は、ＤＣオフセット電圧を補正するために常にＤＣオフセットキャンセル回路を駆動させるため、消費電流が増えるという問題がある。また、この半導体集積回路は、動作中に差動出力信号からＤＣオフセット成分を検出するための大きなオンチップ容量を搭載する必要があるため、電流および面積が増大するという問題がある。この問題は、増幅器を多段構成にするほど顕著になる。さらに、この半導体集積回路は、利得に応じて補正電流を変更する必要があり、補正にある程度の時間を要する。そのため、例えば、この半導体集積回路を搭載する受信装置は、ゲイン設定（ＡＧＣ：Automatic Gain Control）期間が短い場合、十分にＤＣオフセット電圧を補正できない場合もあり得る。
本開示は、上記のような問題を解決するためになされたものであって、ある局面における目的は、より簡易な制御で、利得が変更された場合にもＤＣオフセット電圧を補正できる可変利得増幅器、および当該可変利得増幅器を搭載する受信装置を提供することである。他の局面における目的は、利得が変更された場合にもＤＣオフセット電圧を補正できる方法を提供することである。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
ある実施形態に従う可変利得増幅器は、反転入力端子と、非反転入力端子と、反転出力端子と、非反転出力端子とを含む差動増幅回路と、反転出力端子と非反転入力端子との間、および、非反転出力端子と反転入力端子との間にそれぞれ接続される第１および第２のフィードバック抵抗と、反転入力端子と非反転入力端子とにそれぞれ接続される第１および第２の入力抵抗と、第１および第２のフィードバック抵抗の抵抗値、または第１および第２の入力抵抗の抵抗値を制御して利得を制御するための制御部と、第１および第２の入力抵抗の前段に接続され、第１の補正電圧を出力して、第１の入力抵抗が設けられる第１導体と、第２の入力抵抗が設けられる第２導体との間に生じる電位差を補正するための第１の電圧補正部と、反転出力端子および非反転出力端子に接続され、反転出力端子に接続される第３導体と、非反転出力端子に接続される第４導体との間に生じる電位差を補正するための第２の電圧補正部とを備える。制御部は、第１の補正電圧、および第２の電圧補正部による電位差補正量を制御して、反転出力端子と非反転出力端子との間に生じるＤＣオフセット電圧を減衰させるように構成される。
ある実施形態に従う可変利得増幅器は、利得が変更された場合であってもＤＣオフセット電圧を従来よりも簡易な制御で補正できる。
この発明の上記および他の目的、特徴、局面および利点は、添付の図面と関連して理解されるこの発明に関する次の詳細な説明から明らかとなるであろう。
関連技術に従う可変利得増幅器１００を説明する図である。 ある実施形態に従う可変利得増幅器２００の構成例を説明する図である。 ある実施形態に従う電圧補正部２１０の構成例を説明する図である。 ある実施形態に従うＤＣオフセット電圧の補正方法を説明するフローチャートである。 ある実施形態に従う受信装置５００の構成例について説明する図である。 他の実施形態に従うＤＣオフセット電圧の補正方法を説明するフローチャートである。 図６のステップＳ６１０（およびＳ６２０）を説明するためのフローチャートである。 ある実施形態に従う可変利得増幅器８００の構成例を説明する図である。 ある実施形態に従う可変利得増幅器８００における、ＤＣオフセット電圧の補正方法を説明するフローチャートである。 ある実施形態に従う可変利得増幅器１０００の構成例を説明する図である。 ある実施形態に従う可変利得増幅器１０００における、ＤＣオフセット電圧の補正方法を説明するフローチャートである。 ある実施形態に従う可変利得増幅器１２００の構成例について説明する図である。 ある実施形態に従う可変利得増幅器１２００における、ＤＣオフセット電圧の補正方法を説明するフローチャートである。
以下、この発明の実施形態について図面を参照しながら詳細に説明する。以下の説明では、同一の部品には同一の符号を付してある。それらの名称および機能も同じである。したがって、それらについての詳細な説明は繰り返さない。
［関連技術］
図１は、関連技術に従う可変利得増幅器１００を説明する図である。図１を参照して、可変利得増幅器１００は、差動増幅回路１１０と、入力抵抗１２０，１３０と、フィードバック抵抗１４０，１５０と、電圧補正部１６０とを備える。
入力抵抗１２０，１３０は、差動増幅回路１１０の前段に配置される。フィードバック抵抗１４０，１５０は、差動増幅回路１１０の非反転出力端子と反転入力端子との間、反転出力端子と非反転入力端子との間にそれぞれ配置される。電圧補正部１６０は、入力抵抗１２０，１３０と、差動増幅回路１１０との間に配置される。
入力抵抗１２０および入力抵抗１３０の抵抗値は同じであって、Ｒ１とする。フィードバック抵抗１４０およびフィードバック抵抗１５０の抵抗値も同じであって、Ｒ２とする。この場合、可変利得増幅器１００の利得はＲ２／Ｒ１となる。
差動増幅回路１１０が出力する差動出力信号に含まれるＤＣオフセット電圧を、当該差動増幅回路１１０の入力電圧に換算した電圧をＶｍｉｓと定義する。このとき、電圧補正部１６０が出力する補正電圧Ｖｃａｌは、このＶｍｉｓを打ち消すために−Ｖｍｉｓとなる。このＶｃａｌ＝−Ｖｍｉｓの関係式は、可変利得増幅器１００の利得Ｒ２／Ｒ１に依存しない。そのため、電圧補正部１６０が理想的に動作すれば、利得が変更されてもＤＣオフセット電圧を補正できる。
しかしながら、電圧補正部１６０は、差動増幅回路１１０および帰還回路で定まる入力電位の変化に追随しながら、常に−Ｖｍｉｓの補正電圧を印加しなければならない。そのため、常に精度よくＤＣオフセット電圧を補正できるような電圧補正部１６０を実現することは困難である。そこで、このような問題を解決する、ある実施形態に従う可変利得増幅器について説明する。
［実施形態１］
（可変利得増幅器の構成）
図２は、ある実施形態に従う可変利得増幅器２００の構成例を説明する図である。図２を参照して、可変利得増幅器２００は、可変利得増幅回路ＶＧＡ＿１と、電圧補正部２１０＿１と、電圧補正部２１０＿２と、スイッチ２２０と、アナログデジタルコンバータ（以下、「Ａ／ＤＣ」とも称する）２３０と、制御部２４０とを備える。
可変利得増幅回路ＶＧＡ＿１は、差動増幅回路ＤＡ１と、入力抵抗Ｒｉｎ１，Ｒｉｎ２と、フィードバック抵抗Ｒｆｂ１，Ｒｆｂ２とを含む。フィードバック抵抗Ｒｆｂ１は、差動増幅回路ＤＡ１の非反転出力端子と反転入力端子との間に接続される。フィードバック抵抗Ｒｆｂ２は、差動増幅回路ＤＡ１の反転出力端子と非反転入力端子との間に接続される。フィードバック抵抗Ｒｆｂ１の抵抗値およびフィードバック抵抗Ｒｆｂ２の抵抗値は同じである。この抵抗値をＲ２とする。入力抵抗Ｒｉｎ１は、差動増幅回路ＤＡ１の反転入力端子に接続される。入力抵抗Ｒｉｎ２は、差動増幅回路ＤＡ１の非反転入力端子に接続される。入力抵抗Ｒｉｎ１の抵抗値および入力抵抗Ｒｉｎ２の抵抗値は同じである。この抵抗値をＲ１とする。このとき、可変利得増幅回路ＶＧＡ＿１の利得はＲ２／Ｒ１である。
電圧補正部２１０＿１は、入力抵抗Ｒｉｎ１およびＲｉｎ２の前段に接続される。電圧補正部２１０＿１は、差動増幅回路ＤＡ１の入力差動信号を補正するように構成される。より具体的には、電圧補正部２１０＿１は、入力抵抗Ｒｉｎ１が設けられる導体と、入力抵抗Ｒｉｎ２が設けられる導体との間に生じる電位差を補正するために、これらの導体のいずれかに補正電圧Ｖｃａｌ１を出力する。
電圧補正部２１０＿２は、差動増幅回路ＤＡ１の非反転出力端子および反転出力端子に接続される。電圧補正部２１０＿２は、差動増幅回路ＤＡ１の出力差動信号を補正するように構成される。より具体的には、電圧補正部２１０＿２は、差動増幅回路ＤＡ１の反転出力端子に接続される導体と、非反転出力端子に接続される導体との間に生じる電位差を補正するために、これらの導体のいずれかに補正電圧Ｖｃａｌ２を出力する。電圧補正部２１０＿１および２の具体的な構成については、後述される。
スイッチ２２０は、電圧補正部２１０＿１の前段に配置され、電圧補正部２１０＿１に入力される２本の導体を短絡可能に構成される。一例として、スイッチ２２０は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）によって実現され得る。
Ａ／ＤＣ２３０は、電圧補正部２１０＿２から出力される差動信号（アナログ信号）をデジタル信号に変換し制御部２４０に出力する。
制御部２４０は、ＣＰＵ（Central Processing Unit）２４２と、ＲＡＭ（Random Access Memory）２４４と、ＲＯＭ（Read Only Memory）２４６とを含む。ＣＰＵ２４２は、Ａ／ＤＣ２３０から入力されるデジタル信号を、ＲＯＭ２４６に格納される制御プログラムに従ってデジタル処理する。ＲＡＭ２４４は、典型的には、ＤＲＡＭ（Dynamic Random Access Memory）などであり、ＣＰＵ２４２が制御プログラムを実行するために必要なデータ等を一時的に記憶するワーキングメモリとして機能する。ＲＯＭ２４６は、典型的には、フラッシュメモリなどであり、ＣＰＵ２４２が実行可能な制御プログラムを格納する。
なお、他の局面において、制御部２４０は、少なくとも１つのプロセッサのような半導体集積回路、少なくとも１つの特定用途向け集積回路ＡＳＩＣ（Application Specific Integrated Circuit）、少なくとも１つのＤＳＰ（Digital Signal Processor）、少なくとも１つのＦＰＧＡ（Field Programmable Gate Array）、および／またはその他の演算機能を有する回路によって実現され得る。
制御部２４０は、電圧補正部２１０＿１と、電圧補正部２１０＿２と、可変利得増幅回路ＶＧＡ＿１と、スイッチ２２０とにそれぞれ電気的に接続される。
制御部２４０は、電圧補正部２１０＿１と電圧補正部２１０＿２とに対してＤＣオフセット調節信号を出力する。電圧補正部２１０＿１および２１０＿２は、入力されるＤＣオフセット調節信号に応じた補正電圧Ｖｃａｌ１，Ｖｃａｌ２をそれぞれ出力する。
制御部２４０は、可変利得増幅回路ＶＧＡ＿１に対して利得切替信号を出力する。可変利得増幅回路ＶＧＡ＿１は、入力される利得切替信号に応じて、入力抵抗Ｒｉｎ１およびＲｉｎ２の抵抗値（Ｒ１）をそれぞれ変更する。なお、他の局面において、可変利得増幅回路ＶＧＡ＿１は、フィードバック抵抗Ｒｆｂ１およびＲｆｂ２の抵抗値（Ｒ２）をそれぞれ変更する構成であってもよい。
制御部２４０は、スイッチ２２０に対して開閉信号を出力する。スイッチ２２０は、入力される開閉信号に応じて、接続される導体を短絡する。
（ＤＣオフセット電圧を補正するための技術思想）
次に、可変利得増幅器２００におけるＤＣオフセット電圧の補正方法について説明する。差動増幅回路ＤＡ１が出力する差動出力信号に含まれるＤＣオフセット電圧をＶｍｉｓ＿ｏｕｔと定義する。また、このＤＣオフセット電圧を当該差動増幅回路ＤＡ１の入力電圧に換算した電圧（以下、「ミスマッチ電圧」とも称する）をＶｍｉｓと定義する。このとき、ＶｍｉｓとＶｍｉｓ＿ｏｕｔとの関係は次の式（１）で表される。
Figure 2018050238
また、電圧補正部２１０＿１が出力する補正電圧Ｖｃａｌ１が、可変利得増幅回路ＶＧＡ＿１によって増幅されたオフセット電圧Ｖｃａｌ１＿ｏｕｔは、次の式（２）で表される。
Figure 2018050238
電圧補正部２１０＿２の後段に生じるオフセット電圧は、Ｖｍｉｓ＿ｏｕｔと、Ｖｃａｌ１＿ｏｕｔと、Ｖｃａｌ２とを足し合わせた値になる。この値が０に近づくことにより、可変利得増幅回路ＶＧＡ＿１の差動出力信号に含まれるオフセット電圧が補正される（減衰する）。
式（１）を参照して、ＤＣオフセット電圧Ｖｍｉｓ＿ｏｕｔには、利得（Ｒ２／Ｒ１）に依存しない成分（Ｖｍｉｓ）と、利得に依存する成分（Ｖｍｉｓ×Ｒ２／Ｒ１）とが含まれる。また、式（２）を参照して、オフセット電圧Ｖｃａｌ１＿ｏｕｔは、利得に依存する。そのため、オフセット電圧Ｖｃａｌ１＿ｏｕｔと、ＤＣオフセット電圧Ｖｍｉｓ＿ｏｕｔの利得に依存する成分とが打消し合えば、ＤＣオフセット電圧Ｖｍｉｓ＿ｏｕｔは、利得が変更されても、変化しない。この条件下において、ＤＣオフセット電圧Ｖｍｉｓ＿ｏｕｔの利得に依存しない成分と、電圧補正部２１０＿２の補正電圧Ｖｃａｌ２とが打消し合えば、可変利得増幅回路ＶＧＡ＿１の利得が変更されても、常にＤＣオフセット電圧Ｖｍｉｓ＿ｏｕｔは、補正される。
制御部２４０は、ＤＣオフセット電圧Ｖｍｉｓ＿ｏｕｔの利得に依存する成分を打ち消すためのＤＣオフセット調節信号を電圧補正部２１０＿１に出力する。また、制御部２４０は、ＤＣオフセット電圧Ｖｍｉｓ＿ｏｕｔの利得に依存しない成分を打ち消すためのＤＣオフセット調節信号を電圧補正部２１０＿２に出力する。
上記によれば、ある実施形態に従う可変利得増幅器２００は、電圧補正部２１０＿１，２１０＿２の各電圧補正量を設定すると、可変利得増幅回路ＶＧＡ＿１の利得が変更された場合であっても、常に可変利得増幅回路ＶＧＡ＿１の差動出力信号に含まれるＤＣオフセット電圧を補正（減衰）できる。また、利得が変更された場合であっても、制御部２４０は、電圧補正部２１０＿１，２１０＿２の各電圧補正量を変更するような特別な制御を必要としない。そのため、可変利得増幅器２００は、動作中の差動出力信号に含まれるＤＣオフセット電圧をアナログ信号として検出し、常にＤＣオフセットを補正する機構を必要としない。したがって、可変利得増幅器２００は、従来よりも、小型化、および消費電力の低減を実現し得る。
（電圧補正部２１０の構成）
次に、電圧補正部２１０＿１および２１０＿２（以下、総称して「電圧補正部２１０」とも言う。）の構成例および制御例について説明する。
図３は、ある実施形態に従う電圧補正部２１０の構成例を説明する図である。ある実施形態において、電圧補正部２１０＿１および２１０＿２は、同じ構成である。ここでは、一例として電圧補正部２１０＿１について説明する。
図３を参照して、電圧補正部２１０＿１は、スイッチ２２０に接続される各導体からの出力を受け付ける端子ＩＮＴ，ＩＮＢと、可変利得増幅回路ＶＧＡ＿１に差動入力信号を出力するための端子ＯＵＴＴ，ＯＵＴＢとを含む。入力端子ＩＮＴと出力端子ＯＵＴＴとの間には、抵抗Ｒｔが設けられる。入力端子ＩＮＢと出力端子ＯＵＴＢとの間には、抵抗Ｒｂが設けられる。
電圧補正部２１０＿１は、ロジック制御部３００と、可変電流源Ｉｃａｌと、ｐＭＯＳトランジスタＭ１，Ｍ３，Ｍ４，Ｍ６，Ｍ７と、ｎＭＯＳトランジスタＭ２，Ｍ５，Ｍ８，Ｍ９と、インバータＩｎｖとをさらに含む。
ｐＭＯＳトランジスタＭ３は、ドレインとゲートとがダイオード結合により接続されている。ｐＭＯＳトランジスタＭ３のゲートは、ｐＭＯＳトランジスタＭ１、Ｍ４のゲートと接続されている。したがって、ｐＭＯＳトランジスタＭ１，Ｍ３，Ｍ４によってカレントミラー回路が形成されている。
また、ｎＭＯＳトランジスタＭ５は、ドレインとゲートとがダイオード結合に接続されている。ｎＭＯＳトランジスタＭ５のゲートは、ｎＭＯＳトランジスタＭ２のゲートと接続されている。したがって、ｎＭＯＳトランジスタＭ５，Ｍ２によってカレントミラー回路が形成されている。
ある実施形態において、ｐＭＯＳトランジスタＭ１，Ｍ３，Ｍ４のサイズ（ゲート幅）は等しく、かつ、ｎＭＯＳトランジスタＭ２，Ｍ５のサイズは等しく設定され得る。この場合、カレントミラー効果によって、ｐＭＯＳトランジスタＭ１および、ｎＭＯＳトランジスタＭ２に流れる電流量は等しくなる。これにより、電圧補正部２１０＿１は、自身の前段または後段に配置されるアナログ回路の動作に影響を与えない。
仮に、ｐＭＯＳトランジスタＭ１に流れる電流量が、ｎＭＯＳトランジスタＭ２に流れる電流量よりも多い場合、差分の電流が電圧補正部２１０＿１から外部に流れる。その結果、電圧補正部２１０＿１は、可変利得増幅回路ＶＧＡ＿１の動作に影響を与え得る。また、ｐＭＯＳトランジスタＭ１に流れる電流量が、ｎＭＯＳトランジスタＭ２に流れる電流量よりも少ない場合は、差分の電流が外部から電圧補正部２１０＿１に電流が流れる。その結果、電圧補正部２１０＿１は、可変利得増幅回路ＶＧＡ＿１の動作に影響を与え得る。上記のように、電圧補正部２１０＿１は、ｐＭＯＳトランジスタＭ１および、ｎＭＯＳトランジスタＭ２に流れる電流量を等しく設定する（各カレントミラー回路のミラー比を１に設定する）ことにより、これらの問題を解消し得る。
ロジック制御部３００は、制御部２４０が出力するＤＣオフセット調節信号の入力を受け付ける。ロジック制御部３００は、この信号に応じて、電流制御ビットおよび極性反転ビットを出力する。
ある実施形態において、可変電流源Ｉｃａｌは、複数の電流源を含み得る。可変電流源Ｉｃａｌは、入力される電流制御ビットに応じて、動作させる電流源の数を制御し、電流量を調節し得る。
可変電流源Ｉｃａｌが出力する電流は、各カレントミラー回路によってコピーされ、ｐＭＯＳトランジスタＭ１と、ｎＭＯＳトランジスタＭ２とに流れる。これらの電流は、極性反転ビットがＨｉｇｈのときに、ｐＭＯＳトランジスタＭ６とｎＭＯＳトランジスタＭ９とに流れる。これにより、抵抗Ｒｔに電流が流れる。一方、極性反転ビットがＬｏｗのときに、ｐＭＯＳトランジスタＭ７とｎＭＯＳトランジスタＭ８とに電流が流れる。これにより、抵抗Ｒｂに電流が流れる。電圧補正部２１０＿１は、抵抗Ｒｔまたは抵抗Ｒｂに電流を流し、電圧降下を生じさせることによって、補正電圧Ｖｃａｌ１を発生させる。なお、可変電流源Ｉｃａｌが出力する電流は、抵抗Ｒｔまたは抵抗Ｒｂに流れ、ｎＭＯＳトランジスタＭ２を介してＧＮＤに流れる。
制御部２４０は、ＤＣオフセット調節信号を用いてロジック制御部３００が出力する電流制御ビットおよび極性反転ビットを制御する。制御部２４０は、極性反転ビットを制御することによって、抵抗Ｒｔ，Ｒｂのうちいずれか一方の抵抗に電流を流し、補正電圧Ｖｃａｌの極性を切り替える。また、制御部２４０は、電流制御ビットを制御することによって、補正電圧Ｖｃａｌ１の大きさを制御する。
（ＤＣオフセット電圧を補正するフロー）
次に、図４を用いて、可変利得増幅器２００がどのようにして可変利得増幅回路ＶＧＡ＿１の差動出力信号に含まれるＤＣオフセット電圧を補正するかを説明する。
図４は、ある実施形態に従うＤＣオフセット電圧の補正方法を説明するフローチャートである。図４に示される処理は、ＣＰＵ２４２がＲＯＭ２４６に格納される制御プログラムを実行することにより実現される。他の局面において、処理の一部または全部が、回路素子その他のハードウェアによって実行されてもよい。図４に示される処理は、可変利得増幅器２００の電源投入時や動作開始の初期化シーケンスにおいて実行され得る。ある局面において、図４に示される処理の開始時点において、電圧補正部２１０＿１の補正電圧Ｖｃａｌ１、および電圧補正部２１０＿２の補正電圧Ｖｃａｌ２はそれぞれ、０に設定され得る。
ステップＳ４０５において、ＣＰＵ２４２は、スイッチ２２０に対して開閉信号を送信し、スイッチ２２０をＯＮ状態にする。これにより、電圧補正部２１０＿１の前段のＤＣオフセット電圧に影響されることなく、可変利得増幅回路ＶＧＡ＿１のＤＣオフセット電圧を補正できる。
ステップＳ４１０において、ＣＰＵ２４２は、利得切替信号を出力し、可変利得増幅回路ＶＧＡ＿１の利得を最小値に設定する。これにより、ＤＣオフセット電圧Ｖｍｉｓ＿ｏｕｔの利得に依存する成分（Ｖｍｉｓ×Ｒ２／Ｒ１）に比して、利得に依存しない成分（Ｖｍｉｓ）が十分に大きくなる。この場合、ＤＣオフセット電圧Ｖｍｉｓ＿ｏｕｔの利得に依存する成分（Ｖｍｉｓ×Ｒ２／Ｒ１）は実質的に無視される。
ステップＳ４１５において、ＣＰＵ２４２は、Ａ／ＤＣ２３０によってデジタル信号に変換されたＤＣオフセット電圧Ｖｍｉｓ＿ｏｕｔ（実質的にＶｍｉｓ）を検出する。
ステップＳ４２０において、ＣＰＵ２４２は、ＤＣオフセット電圧Ｖｍｉｓ＿ｏｕｔを減衰させるためのＤＣオフセット調節信号を電圧補正部２１０＿２に対して出力する。電圧補正部２１０＿２は、入力された信号に従い、電流制御ビットおよび極性反転ビットを出力する。
ステップＳ４２５において、ＣＰＵ２４２は、Ａ／ＤＣ２３０から出力されたＤＣオフセット電圧を検出する。ステップＳ４３０において、ＣＰＵ２４２は、ステップＳ４２５で検出したＤＣオフセット電圧が予め定められた電圧値（例えば、５ｍＶ）以下であるか否かを判断する。ＣＰＵ２４２は、検出したＤＣオフセット電圧が予め定められた電圧値以下であると判断した場合（ステップＳ４３０においてＹＥＳ）、処理をステップＳ４３５に進める。一方、ＣＰＵ２４２は、検出したＤＣオフセット電圧が予め定められた電圧値を超えていると判断した場合（ステップＳ４３０においてＮＯ）、処理をステップＳ４２０に戻す。
ステップＳ４３５において、ＣＰＵ２４２は、電圧補正部２１０＿２に対して、電流制御ビットおよび極性反転ビットを固定するための信号を出力する。これにより、電圧補正部２１０＿２が出力する補正電圧Ｖｃａｌ２が、固定される。なお、他の局面において、電圧補正部２１０は、レジスタ（不図示）を有し、最後に入力されたＤＣオフセット調節信号に従い、補正電圧を固定する構成であってもよい。
ステップＳ４４０において、ＣＰＵ２４２は、利得切替信号を出力し、可変利得増幅回路ＶＧＡ＿１の利得を最大値に設定する。これにより、ＤＣオフセット電圧Ｖｍｉｓ＿ｏｕｔの利得に依存しない成分（Ｖｍｉｓ）に比して、利得に依存する成分（Ｖｍｉｓ×Ｒ２／Ｒ１）が十分に大きくなる。この場合、ＤＣオフセット電圧Ｖｍｉｓ＿ｏｕｔの利得に依存しない成分（Ｖｍｉｓ）は実質的に無視される。なお、ステップＳ４４０において、電圧補正部２１０＿２は、ステップＳ４３５で設定された補正電圧Ｖｃａｌ２を出力することにより、ＤＣオフセット電圧Ｖｍｉｓ＿ｏｕｔの利得に依存しない成分を補正する。
ステップＳ４４５において、ＣＰＵ２４２は、Ａ／ＤＣ２３０によってデジタル信号に変換されたＤＣオフセット電圧Ｖｍｉｓ＿ｏｕｔ（実質的にＶｍｉｓ×Ｒ２／Ｒ１）を検出する。
ステップＳ４５０において、ＣＰＵ２４２は、ＤＣオフセット電圧Ｖｍｉｓ＿ｏｕｔを減衰するためのＤＣオフセット調節信号を電圧補正部２１０＿１に対して出力する。電圧補正部２１０＿１は、入力された信号に従い、電流制御ビットおよび極性反転ビットを出力する。
ステップＳ４５５において、ＣＰＵ２４２は、Ａ／ＤＣ２３０が出力するＤＣオフセット電圧を検出する。ステップＳ４６０において、ＣＰＵ２４２は、ステップＳ４５５で検出したＤＣオフセット電圧が予め定められた電圧値（例えば、５ｍＶ）以下であるか否かを判断する。ＣＰＵ２４２は、検出したＤＣオフセット電圧が予め定められた電圧値以下であると判断した場合（ステップＳ４６０においてＹＥＳ）、処理をステップＳ４６５に進める。一方、検出したＤＣオフセット電圧が予め定められた電圧値を超えていると判断した場合（ステップＳ４６０においてＮＯ）、ＣＰＵ２４２は、処理をステップＳ４５０に戻す。
ステップＳ４６５において、ＣＰＵ２４２は、電圧補正部２１０＿１に対して、電流制御ビットおよび極性反転ビットを固定するための信号を出力する。これにより、電圧補正部２１０＿１が出力する補正電圧Ｖｃａｌ１が、固定される。
ステップＳ４７０において、ＣＰＵ２４２は、スイッチ２２０に対して開閉信号を送信し、スイッチ２２０をＯＦＦ状態にして、一連の補正処理を終了する。
上記によれば、ある実施形態に従う可変利得増幅器２００は、可変利得増幅回路ＶＧＡ＿１の後段にある電圧補正部２１０＿２によって、ＤＣオフセット電圧Ｖｍｉｓ＿ｏｕｔのうち利得に依存しない成分を補正できる。また、可変利得増幅器２００は、可変利得増幅回路ＶＧＡ＿１の前段にある電圧補正部２１０＿１によって、ＤＣオフセット電圧Ｖｍｉｓ＿ｏｕｔのうち利得に依存する成分を補正できる。これにより、可変利得増幅器２００は、利得が変更された場合であっても、常に可変利得増幅回路ＶＧＡ＿１の差動出力信号に含まれるＤＣオフセット電圧を補正（減衰）できる。また、利得が変更された場合であっても、可変利得増幅器２００は、電圧補正部２１０＿１，２１０＿２の各電圧補正量を変更するような特別な制御を必要としない。そのため、可変利得増幅器２００は、動作中の差動出力信号に含まれるＤＣオフセット電圧をアナログ信号で検出するための構成を必要としない。したがって、可変利得増幅器２００は、従来よりも小型化され得る。また、可変利得増幅器２００は、消費電力を低減し得る。
（受信装置）
次に、上記で説明した実施形態に従う可変利得増幅器を搭載した装置の一例として、受信装置の構成例を説明する。
図５は、ある実施形態に従う受信装置５００の構成例について説明する図である。図５を参照して、受信装置５００は、アンテナ５１０と、低雑音増幅器（ＬＮＡ：Low Noise Amplifier）５１５と、ミキサ５２０，５２５と、局部発振器５３０と、９０度位相シフト器５３５と、ローパスフィルタ（ＬＰＦ：Low Pass Filter）５４０，５６５と、可変利得増幅器５５０，５７０とを備える。
ＬＮＡ５１５は、アンテナ５１０が受信したＲＦ（Radio Frequency）信号を増幅して、増幅後のＲＦ信号をミキサ５２０および５２５に出力する。ミキサ５２０は、ＬＮＡ５１５から入力されるＲＦ信号と、局部発振器５３０が出力する発振信号とに基づいて、ヘテロダインを生成し、ローパスフィルタ５４０に出力する。ローパスフィルタ５４０は、入力されるヘテロダインのうち、周波数の低い下側ヘテロダインだけを選択的に可変利得増幅器５５０に出力する。
ミキサ５２５は、ＬＮＡから入力されるＲＦ信号と、９０度位相シフト器５３５から入力される位相が９０度シフトされた発振信号とに基づいて、ヘテロダインを生成し、ローパスフィルタ５６５に出力する。ローパスフィルタ５６５は、入力されるヘテロダインのうち、周波数の低い下側ヘテロダインだけを選択的に可変利得増幅器５７０に出力する。
可変利得増幅器５５０および５７０は、共通の制御部５６０を含む。可変利得増幅器５５０は、電圧補正部５５２，５５６と、可変利得増幅回路５５４と、Ａ／ＤＣ５５８とをさらに備える。可変利得増幅器５７０は、電圧補正部５７２，５７６と、可変利得増幅回路５７４と、Ａ／ＤＣ５７８とをさらに備える。可変利得増幅器５５０および５７０は、図２で説明した可変利得増幅器２００と同じ動作を行なう。より具体的には、電圧補正部５５２，５７２は、電圧補正部２１０＿１と同じ動作を行なう。電圧補正部５５４，５７４は、電圧補正部２１０＿２と同じ動作を行なう。可変利得増幅回路５５４，５７４は、可変利得増幅回路ＶＧＡ＿１と同じ動作を行なう。Ａ／ＤＣ５５８，５７８は、Ａ／ＤＣ２３０と同じ動作を行なう。そのため、これらデバイスの詳細な説明は繰り返さない。
可変利得増幅器５５０および５７０は、入力される下側ヘテロダインを所定の信号レベルまで増幅または抑圧し、制御部５６０によってデジタル処理する。
図５に示されるダイレクトコンバージョン方式に従う受信装置５００では、アンテナ５１０で受信したＲＦ信号を、直流成分を含む低い周波数に直接変換してから増幅する。このとき、可変利得増幅回路５５４，５７４で発生するＤＣオフセット電圧によって、受信信号の基本特性が劣化し得る。そのため、受信装置５００は、このＤＣオフセット電圧を、電圧補正部５５２，５５６，５７２，５７６によって補正する。
ところで、ＩＥＥＥ（Institute of Electrical and Electronics Engineers）規格802.15.1のBluetooth（商標登録）（バージョン１〜３のBluetooth Classic、およびバージョン４のBluetooth Low Energy（ＢＬＥ））は、プリアンブル期間が８ｕｓｅｃしかない。さらに、これらは信号成分がキャリア周波数近傍に集中する変調方式（例えば、ＢＬＥは、変調指数ｍ＝０．５のＧＦＳＫ（Gaussian Frequency-Shift Keying）変調方式、Bluetooth Classicは、変調指数ｍ＝０．３のＧＦＳＫ変調方式）を採用する。このような無線規格に従う信号を受信する場合、プリアンブル期間（８ｕｓｅｃ）に、通信周波数（チャネル）の決定や、ゲイン設定を行なう必要がある。そのため、実質的にゲイン設定（ＡＧＣ）を行なうことができる時間は、数ｕｓｅｃしかない。従来の受信装置（可変利得増幅回路）は、ＤＣオフセット電圧の補正に数十ｕｓｅｃ要していたため、プリアンブル期間中にＤＣオフセット電圧を補正することが困難であった。
これに対し、ある実施形態に従う受信装置５００は、電源投入時などに電圧補正部５５２，５５６，５７２，５７６の各補正電圧を設定した場合、動作中に可変利得増幅回路５５４，５７４の利得が変更された場合であっても、各電圧補正量を変更するような特別な制御を行なうことなく、ＤＣオフセット電圧を補正できる。そのため、受信装置５００は、上記のようなゲイン設定期間が短い無線規格に従う信号を受信する場合であっても、ＤＣオフセット電圧を補正できる。
なお、他の局面において、ローパスフィルタ５４０，５６５は、可変利得増幅器５５０の前段ではなく後段に配置されてもよい。さらに他の局面において、受信装置５００は、複数段の可変利得増幅回路５５４，５７４を備え、ローパスフィルタ５４０，５６５を、各可変利得増幅回路の間に配置される構成を有してもよい。
また、上記説明した受信装置は、ダイレクトコンバージョン方式を採用するものであったが、他の局面において、他の方式（例えば、スライディングＩＦ(Intermediate Frequency)方式）を採用し得る。さらに他の局面において、可変利得増幅回路５５４，５７４は、内部のフィードバックパスに容量を追加してローパスフィルタの機能を有してもよいし、バイクワッド構成であってもよい。
［実施形態２］
図４に示される例において、可変利得増幅器２００は、Ａ／ＤＣ２３０が出力するＤＣオフセット電圧のレベルに基づいて、電圧補正部２１０の補正電圧を設定する。他の実施形態に従う可変利得増幅器２００は、Ａ／ＤＣ２３０が出力するＤＣオフセット電圧の極性（正／負）の反転の有無に基づいて、電圧補正部２１０の補正電圧を設定し得る。
図６は、他の実施形態に従うＤＣオフセット電圧の補正方法を説明するフローチャートである。図６に示される処理は、ＣＰＵ２４２がＲＯＭ２４６に格納される制御プログラムを実行することにより実現される。他の局面において、処理の一部または全部が、回路素子その他のハードウェアによって実行されてもよい。図６に示される処理は、可変利得増幅器２００の電源投入時や動作開始の初期化シーケンスにおいて実行され得る。なお、図４と同一符号を付している部分は同じ処理であるため、その部分についての説明は繰り返さない。
ステップＳ６１０において、ＣＰＵ２４２は、２分探査（バイナリサーチ）によって、電圧補正部２１０＿２の補正電圧Ｖｃａｌ２の最適値を設定する。ステップＳ６２０において、ＣＰＵ２４２は、２分探査によって電圧補正部２１０＿１の補正電圧Ｖｃａｌ１の最適値を設定する。図７を用いて、ステップＳ６１０および６２０の具体的な処理について説明する。
図７は、図６のステップＳ６１０（およびＳ６２０）を説明するためのフローチャートである。図７では、一例として、ステップＳ６１０の説明を行なう。なお、図７に示される例において、電圧補正部２１０＿２のロジック制御部３００が出力する電流制御ビットのビット長は３ビットとする。一例として、ロジック制御部３００は、電流制御ビットを０（最小）〜７（最大）の間で制御して、可変電流源Ｉｃａｌが出力する電流量を８段階で線形的に変化させる。なお、他の局面において、電流制御ビットのビット長は、ＤＣオフセット電圧の補正精度と補正時間とに基づいて最適値が設定され得る。
ステップＳ７０５において、ＣＰＵ２４２は、Ａ／ＤＣ２３０からＤＣオフセット電圧Ｖｍｉｓ＿ｏｕｔ（実質的にＶｍｉｓ）の極性（正／負）を検出する。一例として、ＣＰＵ２４２は、Ｔ側（電圧補正部２１０＿２のＯＵＴＴ端子側）のＤＣ電位がＢ側（電圧補正部２１０＿２のＯＵＴＢ側）のＤＣ電位より高い場合を正と判断する。
ステップＳ７１０において、ＣＰＵ２４２は、ＤＣオフセット調節信号を電圧補正部２１０＿２に出力する。電圧補正部２１０＿２は、入力される信号に従い極電流制御ビットを「１１１」（すなわち、７）に、極性反転ビットを「０」（Ｌｏｗ）にそれぞれ設定する。これにより、電圧補正部２１０＿２は、最大量の補正電圧Ｖｃａｌ２を、Ｂ側に発生させる。なお、最大量の補正電圧Ｖｃａｌ２（およびＶｃａｌ１）は、ＤＣオフセット電圧のバラつき範囲よりも十分大きいものとする。他の局面において、ステップＳ７１０において、極性反転ビットは「１」に設定されてもよい。
ステップＳ７１５において、ＣＰＵ２４２は、Ａ／ＤＣ２３０から出力されるＤＣオフセット電圧の極性が反転したか否かを判断する。ＣＰＵ２４２は、ＤＣオフセット電圧の極性が反転したと判断した場合（ステップＳ７１５においてＹＥＳ）、処理をステップＳ７２０に進める。一方、ＤＣオフセット電圧の極性が反転していないと判断した場合（ステップＳ７１５においてＮＯ）、ＣＰＵ２４２は、処理をステップＳ７５０に進める。
ステップＳ７２０において、ＣＰＵ２４２は、極性反転ビットを「０」のままに維持する。ステップＳ７２５において、ＣＰＵ２４２は、ロジック制御部３００の電流制御ビットの設定対象ビットｉ（下位ビットから順に０，１，２）を「２」（すなわち、最上位ビット）に設定する。
ステップＳ７３０において、ＣＰＵ２４２は、電流制御ビットの最上位ビットを「０」に、極性反転ビットを「０」に設定する。ステップＳ７３５において、ＣＰＵ２４２は、Ａ／ＤＣ２３０から出力されるＤＣオフセット電圧の極性が反転したか否かを判断する。ＣＰＵ２４２は、ＤＣオフセット電圧の極性が反転したと判断した場合（ステップＳ７３５においてＹＥＳ）、処理をステップＳ７３７に進める。一方、ＤＣオフセット電圧の極性が反転していないと判断した場合（ステップＳ７３５においてＮＯ）、ＣＰＵ２４２は、処理をステップＳ７４０に進める。
ステップＳ７３７において、ＣＰＵ２４２は、設定対象ビットｉの電流制御ビットを「１」に設定する。
ステップＳ７４０において、ＣＰＵ２４２は、電流制御ビットの設定対象ビットｉが「０」であるか否かを判断する。ＣＰＵ２４２は、設定対象ビットｉが「０」であると判断した場合（ステップＳ７４０においてＹＥＳ）、処理をステップＳ４３５に進める。一方、設定対象ビットｉが「０」でないと判断した場合（ステップＳ７４０においてＮＯ）、ＣＰＵ２４２は、処理をステップＳ７４５に進める。
ステップＳ７４５において、ＣＰＵ２４２は、電流制御ビットの設定対象ビットｉを一つ下位のビットに設定する。ある局面において、ＣＰＵ２４２は、電流制御ビットの設定対象ビットｉを「２」から「１」（中位ビット）に変更する。
ステップＳ７５０において、ＣＰＵ２４２は、極性反転ビットを「０」から「１」に変更する。ステップＳ７５５において、ＣＰＵ２４２は、電流制御ビットの設定対象ビットｉを「２」に設定する。
ステップＳ７６０において、ＣＰＵ２４２は、電流制御ビットの最上位ビットを「０」に、極性反転ビットを「１」に設定する。ステップＳ７６５において、ＣＰＵ２４２は、Ａ／ＤＣ２３０から出力されるＤＣオフセット電圧の極性が反転したか否かを判断する。ＣＰＵ２４２は、ＤＣオフセット電圧の極性が反転したと判断した場合（ステップＳ７６５においてＹＥＳ）、処理をステップＳ７６７に進める。一方、ＤＣオフセット電圧の極性が反転していないと判断した場合（ステップＳ７６５においてＮＯ）、ＣＰＵ２４２は、処理をステップＳ７７０に進める。
ステップＳ７６７において、ＣＰＵ２４２は、設定対象ビットｉの電流制御ビットを「１」に設定する。
ステップＳ７７０において、ＣＰＵ２４２は、電流制御ビットの設定対象ビットｉが「０」であるか否かを判断する。ＣＰＵ２４２は、設定対象ビットｉが「０」であると判断した場合（ステップＳ７７０においてＹＥＳ）、処理をステップＳ４３５に進める。一方、設定対象ビットｉが「０」でないと判断した場合（ステップＳ７７０においてＮＯ）、ＣＰＵ２４２は、処理をステップＳ７７５に進める。
ステップＳ７７５において、ＣＰＵ２４２は、電流制御ビットの設定対象ビットｉを一つ下位のビットに設定する。ある局面において、ＣＰＵ２４２は、電流制御ビットの設定対象ビットｉを「２」から「１」（中位ビット）に変更する。
上記によれば、ある実施形態に従う可変利得増幅器２００は、Ａ／ＤＣ２３０が出力するＤＣオフセット電圧の極性（正／負）の反転の有無に基づいて、電圧補正部２１０の補正電圧を設定し得る。
上記のＤＣオフセット電圧の補正制御について、具体例を用いて説明する。一例として、ＤＣオフセット電圧Ｖｍｉｓ＿ｏｕｔが＋５ｍＶ発生し、電圧補正部２１０の補正電圧の印加範囲が±２４ｍＶであるとする。
ステップＳ７０５において、ＣＰＵ２４２は、ＤＣオフセット電圧Ｖｍｉｓ＿ｏｕｔの極性が正であると判断する。ステップＳ７１０において、ＣＰＵ２４２は、＋２４ｍＶの補正電圧を印加する。これによりＡ／ＤＣ２３０が出力するＤＣオフセット電圧は、２９ｍＶになる。ステップＳ７１５において、ＣＰＵ２４２は、Ａ／ＤＣ２３０が検出するＤＣオフセット電圧の極性が反転していないとして、処理をステップＳ７５０に進める。
ステップＳ７５０において、ＣＰＵ２４２は、極性反転ビットを「０」から「１」に変更する。ステップＳ７５５において、ＣＰＵ２４２は、電流制御ビットの設定対象ビットｉを「２」（１２ｍＶの制御ビット）に設定する。これにより、−２４ｍＶの補正電圧が印加され、ＤＣオフセット電圧は、−１９ｍＶとなる。
ステップＳ７６０において、ＣＰＵ２４２は、最上位の電流制御ビットを「０」にして、極性反転ビットを「１」に設定する。これにより、−１２ｍＶの補正電圧が印加され、Ａ／ＤＣ２３０が出力するＤＣオフセット電圧は、−７ｍＶとなる。ステップＳ７６５において、ＣＰＵ２４２は、補正前のオフセット電圧（−１９ｍＶ）の極性と、補正後のオフセット電圧（−７ｍＶ）の極性とが同じであると判断（ステップＳ７６５においてＮＯ）し、最上位の電流制御ビットを「０」に変更したまま、処理をステップＳ７７０に進める。
ステップＳ７７０において、ＣＰＵ２４２は、設定対象ビットｉが「０」でないと判断して、処理をステップＳ７７５に進め、電流制御ビットの設定対象ビットｉを「２」から「１」に変更する。
ステップＳ７６０において、ＣＰＵ２４２は、中位の電流制御ビット（６ｍＶの制御ビット）を「０」にして、極性反転ビットを「１」に設定する。これにより、−６ｍＶの補正電圧が印加され、Ａ／ＤＣ２３０が出力するＤＣオフセット電圧は、−１ｍＶとなる。ステップＳ７６５において、ＣＰＵ２４２は、補正前のオフセット電圧（−７ｍＶ）の極性と、補正後のオフセット電圧（−１ｍＶ）の極性とが同じであると判断（ステップＳ７６５においてＮＯ）し、中位の電流制御ビットを「０」に変更したまま、処理をステップＳ７７０に進める。
ステップＳ７７０において、ＣＰＵ２４２は、設定対象ビットｉが「０」でないと判断して、処理をステップＳ７７５に進め、電流制御ビットの設定対象ビットｉを「１」から「０」に変更する。
ステップＳ７６０において、ＣＰＵ２４２は、最下位の電流制御ビット（３ｍＶの制御ビット）を「０」にして、極性反転ビットを「１」に設定する。これにより、−３ｍＶの補正電圧が印加され、Ａ／ＤＣ２３０が出力するＤＣオフセット電圧は、＋２ｍＶとなる。ステップＳ７６５において、ＣＰＵ２４２は、補正前のオフセット電圧（−１ｍＶ）の極性と、補正後のオフセット電圧（＋２ｍＶ）の極性とが異なると判断（ステップＳ７６５においてＹＥＳ）し、最下位の電流制御ビットを「１」に変更し、処理をステップＳ７７０に進める。
ステップＳ７７０において、ＣＰＵ２４２は、設定対象ビットｉが「０」であると判断して、処理をステップＳ４３５に進める。
上記によれば、実施形態に従う可変利得増幅器２００は、可変利得増幅回路ＶＧＡ＿１で生じる５ｍＶのＤＣオフセット電圧を、−１ｍＶに補正（減衰）させることができる。
なお、他の局面において、可変利得増幅器２００のＲＯＭ２４６は、極性反転ビットと、Ａ／ＤＣ２３０の正負の極性との関係を予め記憶し得る。この場合、ＣＰＵ２４２は、図７に示されるステップＳ７１０、Ｓ７１５、Ｓ７５５の処理を省略し得る。
［実施形態３］
上記の例では、可変利得増幅回路が１段の構成であったが、この実施形態では、可変利得増幅回路が複数段ある場合の、ＤＣオフセット電圧の補正方法について説明する。
図８は、ある実施形態に従う可変利得増幅器８００の構成例を説明する図である。図８を参照して、可変利得増幅器８００は、図２で説明した可変利得増幅器２００に比して、さらに可変利得増幅回路ＶＧＡ＿２と、電圧補正部２１０＿３とを備える。なお、図２と同一符号を付している部分については同じであるため、その部分についての説明は繰り返さない。
制御部２４０は、可変利得増幅回路ＶＧＡ＿２と、電圧補正部２１０＿３とにさらに接続される。制御部２４０は、可変利得増幅回路ＶＧＡ＿１およびＶＧＡ＿２に利得切替信号を出力する。制御部２４０は、電圧補正部２１０＿１，２１０＿２、および２１０＿３にＤＣオフセット調節信号を出力する。
可変利得増幅回路ＶＧＡ＿１の利得をＡ１、ミスマッチ電圧をＶｍ１とする。可変利得増幅回路ＶＧＡ＿２の利得をＡ２、ミスマッチ電圧をＶｍ２とする。このとき、２段の可変利得増幅回路ＶＧＡ＿１およびＶＧＡ＿２によって発生するＤＣオフセット電圧は、次の式（３）で表すことができる。
Figure 2018050238
次に、図９を用いて電圧補正部２１０＿１，２１０＿２、および２１０＿３を用いて式（３）に示されるＤＣオフセット電圧を補正する方法について説明する。
図９は、ある実施形態に従う可変利得増幅器８００における、ＤＣオフセット電圧の補正方法を説明するフローチャートである。図９に示される処理は、ＣＰＵ２４２がＲＯＭ２４６に格納される制御プログラムを実行することにより実現される。他の局面において、処理の一部または全部が、回路素子その他のハードウェアによって実行されてもよい。図９に示される処理は、可変利得増幅器８００の電源投入時や動作開始の初期化シーケンスにおいて実行され得る。ある局面において、図９に示される処理の開始時点において、電圧補正部２１０＿１の補正電圧Ｖｃａｌ１、電圧補正部２１０＿２の補正電圧Ｖｃａｌ２、電圧補正部２１０＿３の補正電圧Ｖｃａｌ３はそれぞれ、０に設定され得る。なお、図４と同一符号を付している部分については、同じ処理であるため、その部分についての説明は繰り返さない。
ステップＳ９０５において、ＣＰＵ２４２は、可変利得増幅回路ＶＧＡ＿１の動作を停止させる。これにより、式（３）において可変利得増幅回路ＶＧＡ＿１によって発生するＤＣオフセット電圧Ｖｍ１を実質的に無視し得る。同ステップにおいて、ＣＰＵ２４２は、可変利得増幅回路ＶＧＡ＿２の利得Ａ２を最小値に設定する。これにより、式（３）の利得Ａ２に依存する成分（第１項および第２項）に比して、利得Ａ２に依存しない成分（第３項）が十分大きくなる。この場合、式（３）の第１項および第２項を実質的に無視できる。
ステップＳ９１０において、ＣＰＵ２４２は、Ａ／ＤＣ２３０から入力されるＤＣオフセット電圧（実質的にＶｍ２）を検出する。ステップＳ９１５において、ＣＰＵ２４２は、ＤＣオフセット電圧を減衰するようなＤＣオフセット調節信号を電圧補正部２１０＿３に対して出力する。電圧補正部２１０＿３は、入力された信号に従い、電流制御ビットおよび極性反転ビットを出力する。
ステップＳ９２０において、ＣＰＵ２４２は、Ａ／ＤＣ２３０から入力されるＤＣオフセット電圧（Ｖｍ２）を検出する。ステップＳ９２５において、ＣＰＵ２４２は、ステップＳ９２０で検出したＤＣオフセット電圧が予め定められた電圧値（例えば、５ｍＶ）以下であるか否かを判断する。ＣＰＵ２４２は、検出したＤＣオフセット電圧が予め定められた電圧値以下であると判断した場合（ステップＳ９２５においてＹＥＳ）、処理をステップＳ９３０に進める。一方、検出したＤＣオフセット電圧が予め定められた電圧値を超えていると判断した場合（ステップＳ９２５においてＮＯ）、ＣＰＵ２４２は、処理をステップＳ９１５に戻す。
ステップＳ９３０において、ＣＰＵ２４２は、電圧補正部２１０＿３に対して、電流制御ビットおよび極性反転ビットを固定するための信号を出力する。これにより、電圧補正部２１０＿３が出力する補正電圧Ｖｃａｌ３が、固定される。
可変利得増幅器８００は、上記一連の処理を行なうことによって、可変利得増幅回路ＶＧＡ＿２の利得に依存しない成分を補正する（取り除く）ための電圧補正部２１０＿３の補正電圧Ｖｃａｌ３を設定する。なお、他の局面において、可変利得増幅器８００は、図２と同様に、電圧補正部２１０＿１に入力される２本の導体を短絡可能に構成されるスイッチを配置し得る。これにより、可変利得増幅器８００は、可変利得増幅回路ＶＧＡ＿１の動作停止に伴うＬＤＯ（Low DropOut電圧レギュレータ）負荷の変動による、補正電圧Ｖｃａｌ３のずれを抑制し得る。また、可変利得増幅器８００は、可変利得増幅回路ＶＧＡ＿１を再起動する必要がなくなるため、オフセット電圧の補正時間を軽減し得る。
ステップＳ９３５において、ＣＰＵ２４２は、可変利得増幅回路ＶＧＡ＿１の利得Ａ１を最小値に設定し、可変利得増幅回路ＶＧＡ＿２の利得Ａ２を最大値に設定する。これにより、式（３）の第１項に比して第２項が十分大きくなる。また、電圧補正部２１０＿３によって第３項は補正されている。ＣＰＵ２４２は、この状態で、上記説明したステップＳ４１５〜４３５の処理を行なうことによって、可変利得増幅回路ＶＧＡ＿２の利得Ａ２に依存する成分（式（３）の第２項）を補正するための、電圧補正部２１０＿２の補正電圧Ｖｃａｌ２を設定する。
ステップＳ９４０において、ＣＰＵ２４２は、可変利得増幅回路ＶＧＡ＿１の利得Ａ１を最大値に設定し、可変利得増幅回路ＶＧＡ＿２の利得Ａ２を最小値に設定する。これにより、式（３）の第２項および第３項に比して、第１項が十分に大きくなる。また、電圧補正部２１０＿３によって第３項が、電圧補正部２１０＿２によって第２項がそれぞれ補正されている。ＣＰＵ２４２は、この状態で、上記説明したステップＳ４５０〜４５５の処理を行なうことによって、可変利得増幅回路ＶＧＡ＿１の利得Ａ１に依存する成分（式（３）の第１項）を補正するための、電圧補正部２１０＿１の補正電圧Ｖｃａｌ１を設定する。
上記によれば、ある実施形態に従う可変利得増幅器８００は、可変利得増幅回路が２段の場合であっても、各可変利得増幅回路によって生じ得るＤＣオフセット電圧を補正し得る。
次に、図１０および図１１を用いて、可変利得増幅回路がｎ段（ｎは整数。ｎ≧３）ある場合についてさらに説明する。
図１０は、ある実施形態に従う可変利得増幅器１０００の構成例を説明する図である。図１０を参照して、可変利得増幅器１０００は、ｎ段の可変利得増幅回路ＶＧＡ＿１，ＶＧＡ＿２，・・・，ＶＧＡ＿ｎを備える。可変利得増幅器１０００は、可変利得増幅回路ＶＧＡ＿１の前段、各可変利得増幅回路の間、および可変利得増幅回路ＶＧＡ＿ｎの後段に、ｎ＋１段の電圧補正部２１０＿１，２１０＿２，・・・，２１０＿ｎ，２１０＿（ｎ＋１）を備える。その他の構成は、図２で説明した可変利得増幅器２００と同様であるため、繰り返し説明しない。
可変利得増幅回路ＶＧＡ＿１，ＶＧＡ＿２，・・・，ＶＧＡ＿ｎの利得をそれぞれ、Ａ１，Ａ２，・・・，Ａｎとする。また、可変利得増幅回路ＶＧＡ＿１，ＶＧＡ＿２，・・・，ＶＧＡ＿ｎのミスマッチ電圧をそれぞれ、Ｖｍ１，Ｖｍ２，・・・，Ｖｍｎとする。また、電圧補正部２１０＿１，２１０＿２，・・・，２１０＿ｎ，２１０＿（ｎ＋１）の出力する補正電圧を、Ｖｃａｌ１，Ｖｃａｌ２，・・・，Ｖｃａｌｎ，Ｖｃａｌ（ｎ＋１）とする。このとき、可変利得増幅回路ＶＧＡ＿１，ＶＧＡ＿２，・・・，ＶＧＡ＿ｎによって発生するＤＣオフセット電圧は、次の式（４）で表すことができる。
Figure 2018050238
図１１は、ある実施形態に従う可変利得増幅器１０００における、ＤＣオフセット電圧の補正方法を説明するフローチャートである。図１１に示される処理は、ＣＰＵ２４２がＲＯＭ２４６に格納される制御プログラムを実行することにより実現される。他の局面において、処理の一部または全部が、回路素子その他のハードウェアによって実行されてもよい。図１１に示される処理は、可変利得増幅器１０００の電源投入時や動作開始の初期化シーケンスにおいて実行され得る。ある局面において、図１１に示される処理の開始時点において補正電圧Ｖｃａｌ１，Ｖｃａｌ２，・・・，Ｖｃａｌｎ，Ｖｃａｌ（ｎ＋１）はそれぞれ、０に設定され得る。なお、図９と同一符号を付している部分については、同じ処理であるため、その部分についての説明は繰り返さない。
ステップＳ１１０５において、ＣＰＵ２４２は、可変利得増幅回路ＶＧＡ＿ｎ以外の可変利得増幅回路の動作を停止させ、可変利得増幅回路ＶＧＡ＿ｎの利得Ａｎを最小値に設定する。これにより、式（４）の可変利得増幅回路ＶＧＡ＿ｎの利得Ａｎに依存しない成分（式（４）の第ｎ＋１項。すなわち、Ｖｍｎ）以外の成分を実質的に無視できる。
ステップＳ１１１０〜１１３０の処理は、図９で説明したステップＳ９１０〜９３０の処理と略同じであるため、その説明は繰り返さない。ＣＰＵ２４２は、ステップＳ１１１０〜１１３０の処理を行なうことによって、可変利得増幅回路ＶＧＡ＿ｎの利得に依存しない成分を補正する（取り除く）ための電圧補正部２１０＿（ｎ＋１）の補正電圧Ｖｃａｌ（ｎ＋１）を設定する。
ステップＳ１１３５において、ＣＰＵ２４２は、可変利得増幅回路ＶＧＡ＿ｎ−１の利得Ａｎ−１を最小値に設定して、可変利得増幅回路ＶＧＡ＿ｎの利得Ａｎを最大値に設定する。これにより、式（４）の第１項〜第ｎ−１項に比して第ｎ項が十分大きくなる。また、電圧補正部２１０＿ｎによって第ｎ＋１項は補正されている。ＣＰＵ２４２は、この状態で、ステップＳ１１４０〜ステップＳ１１６０に示される処理を実行して、可変利得増幅回路ＶＧＡ＿ｎの利得に依存する成分（第ｎ項）を補正するための電圧補正部２１０＿ｎの補正電圧Ｖｃａｌｎを設定する。なお、ステップＳ１１４０〜ステップＳ１１６０の処理は、図９で説明したステップＳ９１０〜９３０の処理と略同じであるため、その説明は繰り返さない。
可変利得増幅器１０００は、同様にして、後段に配置される電圧補正部２１０から順に、補正電圧を設定する。
上記によれば、ある実施形態に従う可変利得増幅器１０００は、可変利得増幅回路がｎ段の場合であっても、各可変利得増幅回路によって生じ得るＤＣオフセット電圧を補正し得る。
［実施形態４］
上記に説明した可変利得増幅器は、可変利得増幅回路で生じ得るＤＣオフセット電圧を、可変利得増幅回路の前段および後段に配置される２つの電圧補正部２１０によって補正する構成であった。より具体的には、可変利得増幅回路の前段に配置される電圧補正部２１０が可変利得増幅回路の利得に依存する成分を補正し、後段に配置される電圧補正部２１０が利得に依存しない成分を補正する。実施形態４に従う可変利得増幅器は、可変利得増幅回路の後段に回路としての電圧補正部２１０を配置せず、可変利得増幅回路の利得に依存しない成分を、デジタル処理によって補正する。
図１２は、ある実施形態に従う可変利得増幅器１２００の構成例について説明する図である。図１２を参照して、可変利得増幅器１２００は、図２に示される可変利得増幅器２００に比して、電圧補正部２１０＿２を有さない。なお、図２と同一符号を付している部分については同じであるため、その部分についての説明は繰り返さない。
図１３は、ある実施形態に従う可変利得増幅器１２００における、ＤＣオフセット電圧の補正方法を説明するフローチャートである。図１２に示される処理は、ＣＰＵ２４２がＲＯＭ２４６に格納される制御プログラムを実行することにより実現される。他の局面において、処理の一部または全部が、回路素子その他のハードウェアによって実行されてもよい。図１２に示される処理は、可変利得増幅器１２００の電源投入時や動作開始の初期化シーケンスにおいて実行され得る。ある局面において、図１２に示される処理の開始時点において、電圧補正部２１０＿１の補正電圧Ｖｃａｌ１は、０に設定され得る。なお、図４と同一符号を付している部分については、同じ処理であるため、その部分についての説明は繰り返さない。
ステップＳ１３１０において、ＣＰＵ２４２は、ステップＳ４１５でＡ／ＤＣ２３０が検出するＤＣオフセット電圧（実質的にＶｍｉｓ）を補正値としてＲＯＭ２４６に記憶する。
ステップＳ１３２０において、ＣＰＵ２４２は、電圧補正部２１０＿１の利得を最大にした状態においてＡ／ＤＣ２３０の出力を検出する。同ステップにおいて、ＣＰＵ２４２は、Ａ／ＤＣ２３０の出力から補正値を差し引いた値をＤＣオフセット電圧として算出する。
ステップＳ４５０において、ＣＰＵ２４２は、ステップＳ１３２０で算出したＤＣオフセット電圧を減衰するようなＤＣオフセット調節信号を電圧補正部２１０＿１に対して出力する。
ステップＳ１３３０において、ＣＰＵ２４２は、Ａ／ＤＣ２３０の出力から補正値を差し引いた値をＤＣオフセット電圧として算出する。
ステップＳ４６０において、ＣＰＵ２４２は、ステップＳ１３３０において算出したＤＣオフセット電圧が、予め定められた電圧値（例えば、５ｍＶ）以下であるか否かを判断する。ＣＰＵ２４２は、算出したＤＣオフセット電圧が予め定められた電圧値以下であると判断した場合（ステップＳ４６０においてＹＥＳ）、処理をステップＳ４６５に進める。一方、算出したＤＣオフセット電圧が予め定められた電圧値を超えていると判断した場合（ステップＳ４６０においてＮＯ）、ＣＰＵ２４２は、処理をステップＳ４５０に戻す。
上記によれば、ある実施形態に従う可変利得増幅器１２００は、可変利得増幅回路ＶＧＡ＿１に生じ得るＤＣオフセット電圧を補正できる。また、可変利得増幅器１２００は、可変利得増幅器２００に比して、アナログ回路としての電圧補正部２１０＿２を有しない。そのため、可変利得増幅器１２００は、可変利得増幅器２００に比して、電圧補正部２１０＿２の回路面積と消費電流とを削減できる。
なお、図１２，１３の例において、１段の可変利得増幅回路が用いられる場合について説明したが、複数段の可変利得増幅回路が用いられる場合においても、最も後段（最もＡ／ＤＣ２３０に近い位置）に配置される電圧補正部２１０が行なう処理を、制御部２４０によって実現し得る。
実施形態１〜４において説明した処理は、プロセッサ等の演算機能を有する回路が、有形の読取可能な少なくとも１つの媒体から、１以上の命令を読み出すことにより実現され得る。
このような媒体は、磁気媒体（たとえば、ハードディスク）、光学媒体（例えば、コンパクトディスク（ＣＤ）、ＤＶＤ）、揮発性メモリ、不揮発性メモリの任意のタイプのメモリなどの形態をとるが、これらの形態に限定されるものではない。
揮発性メモリはＤＲＡＭ（Dynamic Random Access Memory）およびＳＲＡＭ（Static Random Access Memory）を含み得る。不揮発性メモリは、ＲＯＭ、ＮＶＲＡＭを含み得る。半導体メモリは、少なくとも１つのプロセッサとともに半導体回路の１部分であり得る。
以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１００，２００，５５０，５７０，８００，１０００，１２００ 可変利得増幅器、１１０，ＤＡ１ 差動増幅回路、１２０，１３０，Ｒｉｎ１，Ｒｉｎ２ 入力抵抗、１４０，１５０，Ｒｆｂ１，Ｒｆｂ２ フィードバック抵抗、１６０，２１０，５５２，５５４，５５６，５７２，５７４，５７６ 電圧補正部、２２０ スイッチ、２４０，５６０ 制御部、２４４ ＲＡＭ、２４６ ＲＯＭ、３００ ロジック制御部、５００ 受信装置、５１０ アンテナ、５２０，５２５ ミキサ、５３０ 局部発振器、５３５ ９０度位相シフト器、５４０，５６５ ローパスフィルタ、５５４，５７４，ＶＧＡ 可変利得増幅回路、Ｖｃａｌ，Ｖｃａｌ１，Ｖｃａｌ２，Ｖｃａｌ３，Ｖｃａｌｎ 補正電圧。

Claims (10)

  1. 反転入力端子と、非反転入力端子と、反転出力端子と、非反転出力端子とを含む差動増幅回路と、
    前記反転出力端子と前記非反転入力端子との間、および、前記非反転出力端子と前記反転入力端子との間にそれぞれ接続される第１および第２のフィードバック抵抗と、
    前記反転入力端子と前記非反転入力端子とにそれぞれ接続される第１および第２の入力抵抗と、
    前記第１および第２のフィードバック抵抗の抵抗値、または前記第１および第２の入力抵抗の抵抗値を制御して利得を制御するための制御部と、
    前記第１および第２の入力抵抗の前段に接続され、第１の補正電圧を出力して、前記第１の入力抵抗が設けられる第１導体と、前記第２の入力抵抗が設けられる第２導体との間に生じる電位差を補正するための第１の電圧補正部と、
    前記反転出力端子および前記非反転出力端子に接続され、前記反転出力端子に接続される第３導体と、前記非反転出力端子に接続される第４導体との間に生じる電位差を補正するための第２の電圧補正部とを備え、
    前記制御部は、前記第１の補正電圧、および前記第２の電圧補正部による電位差補正量を制御して、前記反転出力端子と前記非反転出力端子との間に生じるＤＣオフセット電圧を減衰させるように構成される、可変利得増幅器。
  2. 前記ＤＣオフセット電圧は、
    前記利得に依存する第１のオフセット電圧と、
    前記利得に依存しない第２のオフセット電圧とを含み、
    前記制御部は、
    前記第１の補正電圧によって、前記ＤＣオフセット電圧のうち前記第１のオフセット電圧を減衰させ、
    前記第２の電圧補正部による電位差補正量によって、前記ＤＣオフセット電圧のうち前記第２のオフセット電圧を減衰させるように構成される、請求項１に記載の可変利得増幅器。
  3. 前記制御部は、
    前記制御部が前記第１のオフセット電圧に比して前記第２のオフセット電圧が十分に大きくなるように前記利得を制御している状態において、前記第２の電圧補正部による電位差補正量を設定し、
    前記制御部が前記第２のオフセット電圧に比して前記第１のオフセット電圧が十分に大きくなるように前記利得を制御している状態において、前記第１の補正電圧を設定するように構成される、請求項２に記載の可変利得増幅器。
  4. 前記制御部は、前記第２の電圧補正部による電位差補正量を設定した後に、前記第１の補正電圧を設定するように構成される、請求項３に記載の可変利得増幅器。
  5. 前記第１の電圧補正部の前段に配置され、前記第１導体と前記第２導体とを短絡するための短絡素子をさらに備え、
    前記制御部は、少なくとも前記第１の補正電圧を設定するときに、前記短絡素子によって前記第１導体と前記第２導体とを短絡させるように構成される、請求項１に記載の可変利得増幅器。
  6. 前記第２の電圧補正部は、第２の補正電圧を出力して、前記第３導体と前記第４導体との間に生じる電位差を補正するように構成される、請求項１に記載の可変利得増幅器。
  7. 前記第２の電圧補正部は、
    前記第３導体と前記第４導体との間に生じる電位差をデジタル信号に変換するＡ／Ｄコンバータと、
    前記第３導体と前記第４導体との間に生じる電位差を補正するように前記デジタル信号を処理するプロセッサとを含む、請求項１に記載の可変利得増幅器。
  8. 可変利得増幅器において発生するＤＣオフセット電圧を減衰するための方法であって、
    前記可変利得増幅器は、
    反転入力端子と、非反転入力端子と、反転出力端子と、非反転出力端子とを有する差動増幅回路と、
    前記反転出力端子と前記非反転入力端子との間、および、前記非反転出力端子と前記反転入力端子との間にそれぞれ接続される第１および第２のフィードバック抵抗と、
    前記反転入力端子と前記非反転入力端子とにそれぞれ接続される第１および第２の入力抵抗とを含み、
    前記第１および第２のフィードバック抵抗の抵抗値、または前記第１および第２の入力抵抗の抵抗値を制御して利得を制御するステップと、
    前記第１の入力抵抗が設けられる第１導体と、前記第２の入力抵抗が設けられる第２導体との間に生じる電位差を補正するために第１の補正電圧を出力するステップと、
    前記反転出力端子に接続される第３導体と、前記非反転出力端子に接続される第４導体との間に生じる電位差を補正するステップとを備える、方法。
  9. ＤＣオフセット電圧は、前記利得に依存する第１のオフセット電圧と、前記利得に依存しない第２のオフセット電圧とを含み、
    前記電位差を補正するステップは、
    前記第２のオフセット電圧に比して前記第１のオフセット電圧が十分に大きくなるように前記利得を制御することと、
    ＤＣオフセット電圧のうち前記第２のオフセット電圧を減衰させるための電位差補正量を設定することとを含み、
    前記第１の補正電圧を出力するステップは、
    前記電位差を補正するステップにより前記第２のオフセット電圧が減衰された状態で、前記第２のオフセット電圧に比して前記第１のオフセット電圧が十分に大きくなるように前記利得を制御することと、
    前記ＤＣオフセット電圧のうち前記第１のオフセット電圧を減衰させるように前記第１の補正電圧を設定することとを含む、請求項８に記載の方法。
  10. 請求項１に記載の可変利得増幅器を備える、受信装置。
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