KR20030001708A - 오프셋 보상 기능을 갖는 버스트 모드 수신 장치 및 그의데이타 복원 방법 - Google Patents

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Abstract

오프셋 보상 기능을 갖는 버스트 모드 수신 장치 및 그의 데이타 복원 방법이 개시된다. 이 장치는, 불연속적으로 입력되며 아날로그 형태를 갖는 입력 신호의 최저값과 최고값 사이의 중간값을 스위칭 제어 신호에 응답하여 검출하고, 검출된 중간값을 출력하는 중간값 검출부와, 입력 신호와 기준값간의 차를 증폭하고, 증폭된 결과를 출력하는 증폭부와, 증폭된 결과 및 보상 제어 신호에 상응하여 가변되는 레벨을 갖는 보상 신호를 출력하는 오프셋 보상부와, 보상 신호와 중간값을 합산하고, 합산된 결과를 기준값으로서 증폭부로 출력하는 합산부 및 증폭부로부터 입력한 증폭된 결과를 분석한 결과 및 외부로부터 입력한 리셋 신호에 상응하여 스위칭 제어 신호 및 보상 제어 신호를 발생하는 제어부를 구비하는 것을 특징으로 한다. 그러므로, 외부에서 튜닝할 필요가 없고, 종래보다 더욱 정밀하게 오프셋을 보상할 수 있고, 고속으로 동작할 수 있는 효과를 갖는다.

Description

오프셋 보상 기능을 갖는 버스트 모드 수신 장치 및 그의 데이타 복원 방법{Burst mode receiving apparatus having function for compensating offset and data recovery method thereof}
본 발명은 오프셋 보상에 관한 것으로서, 특히, 오프셋 보상 기능을 갖는 버스트 모드 수신 장치 및 그의 데이타 복원 방법에 관한 것이다.
점대점 구조를 갖는 광 전송 시스템과 달리 점대다 구조를 갖는 수동 광 네트워크(Passive Optical Network)는 하나의 중심국(Central Office)에 여러 개의 광 단말기(Optical Network Unit)가 광섬유에 의해 연결되어 있다. 이 때, 중심국으로부터 허가를 받은 광 단말기만이 자신의 정보를 패킷의 형태로 중심국으로 상향 전송할 수 있고 상향 전송된 광 패킷은 광 단말기마다 서로 다른 광 전력과 위상을 갖고 중심국의 수신 장치에 도착하게 된다. 중심국의 광 수신 장치는 패킷 단위로 다이나믹하게 변하는 입력 광 전력에 대하여 순시적으로 반응할 수 있어야 하는데 이러한 수신 장치를 '버스트 모드 광 수신 장치'라고 한다. 버스트 모드 광 수신 장치는 광 신호의 피크값을 검출하는 피크 검출기(미도시)와 피크 검출기의 출력을 기준값으로 하여 '0'과 '1'을 판별하기 위한 비교기(미도시)를 기본적으로 마련하고 있으며 그의 구성 형태에 따라 크게 피드백(feedback) 구조와 피드 포워드 (feedforward) 구조로 구별된다.
종래의 버스트 모드 광 수신 장치들중 하나가 Robert G. Swartz 및 Y. Ota에 의해 "Integrated Adaptive Threshold Burst Mode Receivers for Optical Data Links-an Analysis"라는 제목으로 1995년도에 출간된 High Speed Electronics and Systems라는 저널의 Vol 6, No 2의 페이지 375-394에 실린 논문에 개시되어 있다. 여기에 개시된 종래의 버스트 모드 광 수신 장치는, 프리 앰프(preamp)의 출력단에서 입력 광 신호의 피크값을 찾아 내어 프리 앰프 부 입력단에 기준 전압으로서 입력해 주는 피드백 구조의 형태를 취한다. 그러므로, 이러한 종래의 버스트 모드 광 수신 장치는 회로의 안정성을 높일 수 있지만 상보형 모스(CMOS) 공정을 이용해서 프리 앰프의 이득과 동작 대역폭을 함께 증가시키는 일이 쉽지 않기 때문에 값비싼 바이폴라 접합 트랜지스터(BJT) 공정을 사용하는 문제점을 갖는다. 또한, BJT 공정을 이용한 트랜지스터에서 발생한 베이스 전류에 의한 누설 전류로 인해 한 패킷 안에서 0 신호가 오랫동안 지속될 경우 피크 검출기의 피크 커패시터에 충전되어 있는 전압값이 조금씩 떨어지기 때문에, 기준값을 올바로 설정하지 못할 수 있으며 매우 큰 이득을 갖는 리미팅(limiting) 앰프의 내부 오프셋을 없애주기 위해 각각의 칩마다 외부에서 트리밍(trimming)을 해주어야 하는 문제점을 갖는다.
종래의 버스트 모드 광 수신 장치들중 다른 하나가 Makoto Nakamura et.al에 의해 "A 156Mb/s CMOS Optical Receiver for Burst Mode Transmission"라는 제목으로 1998년 8월에 출간된 Solid State Circuits라는 저널의 Vol 33. No 8에 실린 논문에 개시되어 있다. 여기에 개시된 종래의 버스트 모드 광 수신 장치는 광 검출된 전기 신호를 프리 앰프로 증폭한 후 신호의 최고치와 최저치로부터 중간값을 찾아내는 자동 바이어스 조절부(미도시) 및 이를 부입력으로 갖는 리미팅부(미도시)를 갖는다. 이러한 종래의 버스트 모드 광 수신 장치는 피드 포워드 방식이므로, 피드백 구성에 비해 저속의 트랜지스터를 사용할 수 있기 때문에 값싼 CMOS 공정을 이용하여 구현될 수 있지만 리미팅 앰프 내부에 존재하는 오프셋에 의해 리미팅 앰프 출력단에서 왜곡된 파형을 출력할 수 있는 문제점을 갖는다. 또한, 자동 바이어스조절부와 리미팅부를 다단으로 연결하여 각 리미팅 앰프들이 선형 영역 안에서 입력 광 신호를 다단계에 걸쳐 증폭함으로써 오프셋의 영향을 줄일 수 있도록 하였지만, 종래의 버스트 모드 광 수신 장치는 최고값 및 최저값을 검출하는 피크 검출기로부터 중간값을 구하기 위해 이용하는 기준값을 찾기 위해 같은 크기를 갖는 두 개의 저항을 사용하므로, 제조 공정상 두 개 저항값이 서로 일치하지 않게 되면 기준값을 정확하게 설정할 수 없고, 오프셋 보상의 정밀도를 높이기 힘든 문제점을 갖는다. 게다가, 피크 검출기를 구성하는 피드백 구조를 갖는 연산 증폭기의 이득이 작을 경우 피크값의 전압 강하가 증가하고, 피드백 구조를 갖는 피크 검출기는 더 높은 동작 속도로 업 그레이드(upgrade)하기 어려운 문제점들을 갖는다.
본 발명이 이루고자 하는 기술적 과제는, 외부에서 튜닝할 필요가 없이 정밀하게 오프셋을 보상하며 고속으로 동작하는 버스트 모드 수신 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 버스트 모드 수신 장치에서 수행되는 데이타 복원 방법을 제공하는 데 있다.
도 1은 본 발명에 의한 오프셋 보상 기능을 갖는 버스트 모드 수신 장치의 본 발명에 의한 바람직한 일 실시예의 블럭도이다.
도 2는 도 1에 도시된 중간값 검출부의 본 발명에 의한 실시예의 회로도이다.
도 3은 도 1에 도시된 장치에서 수행되는 본 발명에 의한 데이타 복원 방법을 설명하기 위한 플로우차트이다.
도 4는 도 3에 도시된 제110 단계에 대한 본 발명에 의한 실시예를 설명하기 위한 플로우차트이다.
도 5는 제1, 제2, 제3, 제4 및 제5 스위칭 신호들 및 바이어스 신호의 파형도들을 나타낸다.
도 6은 도 3에 도시된 제116 단계에 대한 본 발명에 의한 실시예를 설명하기 위한 플로우차트이다.
상기 과제를 이루기 위한 본 발명에 의한 오프셋 보상 기능을 갖는 버스트 모드 수신 장치는, 불연속적으로 입력되며 아날로그 형태를 갖는 입력 신호의 최저값과 최고값 사이의 중간값을 스위칭 제어 신호에 응답하여 검출하고, 검출된 상기 중간값을 출력하는 중간값 검출부와, 상기 입력 신호와 기준값간의 차를 증폭하고,증폭된 결과를 출력하는 증폭부와, 상기 증폭된 결과 및 보상 제어 신호에 상응하여 가변되는 레벨을 갖는 보상 신호를 출력하는 오프셋 보상부와, 상기 보상 신호와 상기 중간값을 합산하고, 합산된 결과를 상기 기준값으로서 상기 증폭부로 출력하는 합산부 및 상기 증폭부로부터 입력한 상기 증폭된 결과를 분석한 결과 및 외부로부터 입력한 리셋 신호에 상응하여 상기 스위칭 제어 신호 및 상기 보상 제어 신호를 발생하는 제어부로 구성되는 것이 바람직하다.
상기 다른 과제를 이루기 위해, 상기 버스트 모드 수신 장치에서 수행되는 본 발명에 의한 데이타 복원 방법은, 상기 버스트 모드 수신 장치의 오프셋을 보상하는 (a) 단계와, 외부로부터 입력 신호를 받아들일 준비를 하는 (b) 단계와, 외부로부터 상기 입력 신호가 주어지는가를 판단하고, 상기 입력 신호가 주어지지 않는다고 판단되면 상기 (b) 단계로 진행하는 (c) 단계와, 외부로부터 상기 입력 신호가 주어진다고 판단되면, 상기 입력 신호의 최저값과 최고값 사이의 중간값을 검출하는 (d) 단계와, 보상 신호와 상기 중간값을 합산하여 기준값을 구하는 (e) 단계와, 상기 입력 신호와 상기 기준값간의 차를 증폭하고, 증폭된 결과를 복원된 데이타로서 결정하는 (f) 단계 및 상기 최저값과 상기 최고값을 초기화시키는 (g) 단계로 이루어지는 것이 바람직하다.
이하, 본 발명에 의한 오프셋 보상 기능을 갖는 버스트 모드 수신 장치의 구성 및 그의 개략적인 동작을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 1은 본 발명에 의한 오프셋 보상 기능을 갖는 버스트 모드 수신 장치의 본 발명에 의한 바람직한 일 실시예의 블럭도로서, 중간값 검출부(10),증폭부(12), 오프셋 보상부(14), 합산부(16), 제어부(18) 및 바이어스 신호 발생부(20)로 구성된다.
도 1에 도시된 중간값 검출부(10)는 입력단자 IN을 통해 불연속적으로 입력되며 아날로그 형태를 갖는 입력 신호의 최저값과 최고값 사이의 중간값을 제어부(18)로부터 입력한 스위칭 제어 신호에 응답하여 검출하고, 검출된 중간값을 합산부(16)로 출력한다. 이를 위해, 제어부(18)는 증폭부(12)로부터 입력한 증폭된 결과를 분석한 결과와 외부로부터 입력한 리셋 신호(RST)에 상응하여 스위칭 제어 신호를 발생하고, 발생된 스위칭 제어 신호를 중간값 검출부(10)로 출력한다.
이하, 도 1에 도시된 중간값 검출부(10)의 본 발명에 의한 일 실시예의 구성을 첨부된 도면을 참조하여 다음과 같이 설명한다.
도 2는 도 1에 도시된 중간값 검출부(10)의 본 발명에 의한 실시예(10A)의 회로도로서, 제1 및 제2 커패시터들(C1 및 C2), 제1, 제2, 제3, 제4 및 제5 스위치들(64, 66, 68, 70 및 72), 버퍼들(60, 62 및 74)로 구성된다.
도 2를 참조하면, 제1 커패시터(C1)는 제1 노드(N1)와 기준 전위 즉, 접지 사이에 연결되며 입력 신호의 최고값을 충전하고, 제2 커패시터(C2)는 제2 노드(N2)와 기준 전위 사이에 연결되며 입력 신호의 최저값을 충전한다. 이 때, 제1 스위치(64)는 입력단자 IN을 통해 입력되는 입력 신호와 제1 노드(N1) 사이에 연결되고, 제1 스위칭 신호(SW1)에 응답하여 스위칭된다. 여기서, 제1 스위치(64)와 입력단자 IN 사이에는 버퍼(62)가 더 마련될 수 있다. 버퍼(62)는 입력단자 IN을 통해 입력한 입력 신호를 버퍼링하고, 버퍼링된 결과를 제1 스위치(64)로 제공하는 역할을 한다. 제2 스위치(66)는 입력 신호 또는 버퍼(62)와 제2 노드(N2) 사이에 연결되고, 제2 스위칭 신호(SW2)에 응답하여 스위칭된다. 제3 스위치(68)는 입력 신호 또는 버퍼(62)와 제2 노드(N2) 사이에 연결되고, 제3 스위칭 신호(SW3)에 응답하여 스위칭된다. 제4 스위치(70)는 제1 노드(N1)와 제2 노드(N2) 사이에 마련되며, 제4 스위칭 신호(SW2)에 응답하여 스위칭된다. 제5 스위치(72)는 입력단자 IN을 통해 입력되는 입력 신호와 제1 노드(N1) 사이에 마련되며, 제5 스위칭 신호(SW5)에 응답하여 스위칭된다. 여기서, 제5 스위치(72)와 입력단자 IN 사이에는 버퍼(60)가 더 마련될 수 있다. 버퍼(60)는 입력단자 IN을 통해 입력한 입력 신호를 버퍼링하고, 버퍼링된 결과를 제5 스위치(72)로 제공하는 역할을 한다. 전술한 제1, 제2, 제3, 제4 및 제5 스위치들(64, 66, 68, 70 및 72)은 도 2에 도시된 바와 같이 NMOS형 트랜지스터들(NM1, NM2, NM3, NM4 및 NM5)로 구현될 수도 있고, 바이폴라 트랜지스터들(미도시)로 구현될 수도 있다. 전술한 구성을 갖는 도 2에 도시된 중간값 검출부(10A)의 동작에 대해서는 후술된다.
한편, 본 발명에 의하면, 중간값 검출부(10)로 입력되는 입력 신호를 발생하기 위해, 도 1에 도시된 버스트 모드 수신 장치는 광 검출부(미도시) 및 전치 증폭기(미도시)를 더 마련할 수 있다. 광 검출부는 패킷 단위로 다이나믹하게 변하는 광을 검출하고, 검출된 광을 전기적인 신호로 변환하여 전치 증폭기로 출력한다. 이 때, 전치 증폭기는 광 검출부로부터 입력한 전기적인 신호를 증폭하고, 증폭된 결과를 입력 신호로서 중간값 검출부(10)로 출력한다.
도 1에 도시된 증폭부(12)는 입력단자 IN을 통해 입력한 입력 신호와합산부(16)로부터 입력한 기준값간의 차를 증폭하고, 증폭된 결과를 출력단자 OUT1을 통해 출력하는 한편, 오프셋 보상부(14) 및 제어부(18)로 각각 출력한다. 이를 위해, 증폭부(12)는 입력단자 IN을 통해 입력 신호를 입력하는 양의 입력 단자(+), 합산부(16)로부터 입력한 기준값을 입력하는 음의 입력단자(-) 및 복원된 데이타를 출력하는 출력 단자를 갖는 매우 높은 이득을 갖는 비교기(30)로 구현될 수 있다. 여기서, 비교기(30)로부터 출력되는 전압(Vout)은 다음 수학식 1과 같이 표현된다.
여기서, V+는 비교기(30)의 양의 입력단자(+)로 입력되는 전압을 나타내고, V-는 비교기(30)의 음의 입력단자(-)로 입력되는 전압을 나타내며, Voffset은 입력 신호 및 도 1에 도시된 버스트 모드 수신 장치의 각 부에 의해 유기되는 오프셋 전압을 나타내고, Gain은 비교기(30)의 이득을 나타낸다. 따라서, V+과 V-이 동일하다고 하더라도, 버스트 모드 수신 장치가 갖는 오프셋에 의해, 비교기(30)로부터 Gain×Voffset의 오프셋이 발생하게 된다.
합산부(16)는 오프셋 보상부(14)로부터 입력한 보상 신호와 중간값 검출부(10)로부터 입력한 중간값을 합산하고, 합산된 결과를 기준값으로서 비교기(30)의 음의 입력단자(-)로 출력한다. 이를 위해, 합산부(16)는 오프셋 보상부(14)로부터 입력한 전류 형태의 보상 신호와 중간값 검출부(10)로부터 입력한 전압 형태의 중간값을 합산하고, 합산된 결과를 전압 형태의 기준값으로 변환하여 증폭부(12)로 출력하는 전류/전압 변환기(미도시)로 구현될 수 있다. 여기서, 전류/전압 변환기의 특성상, 전류/전압 변환기로 입력되는 전류의 레벨과 전류/전압 변환기로부터 출력되는 전압의 레벨을 서로 반비례한다.
오프셋 보상부(14)는 증폭부(12)에서 증폭된 결과 및 제어부(18)로부터 입력한 보상 제어 신호에 상응하여 가변되는 레벨을 갖는 보상 신호를 합산부(16)로 출력한다. 이를 위해, 오프셋 보상부(14)는 도 1에 도시된 바와 같이, 카운터(42) 및 디지탈/아날로그 변환기(DAC:Digital to Analog Converter)(40)로 구현될 수 있다. 여기서, 카운터(42)는 증폭부(12)에서 증폭된 결과 및 제어부(18)로부터 입력한 클럭 신호(CLK)에 응답하여 상향 또는 하향 카운팅을 수행하고, 카운팅된 결과를 DAC(40)로 출력한다. 여기서, 클럭 신호(CLK)는 제어부(18)가 증폭부(12)로부터 입력한 증폭된 결과를 분석한 결과에 상응하여 발생한 보상 제어 신호에 해당한다. DAC(40)는 카운터(42)에서 카운팅된 결과를 아날로그 형태로 변환하고, 변환된 결과를 보상 신호로서 합산부(16)로 출력한다.
본 발명에 의하면, 카운터(42)에서 카운팅하는 비트의 수를 증가시키면 더욱 정밀하게 오프셋을 보상할 수 있다. 그러나, 카운팅하는 비트의 수를 증가시키면 회로의 크기가 증가하기 때문에, 오프셋 보상의 정밀도와 회로의 크기 및 단가를 상호 적절히 고려하여 수신 장치를 설계해야 한다.
한편, 바이어스 신호 발생부(20)는 제어부(18)로부터 입력한 바이어스 제어 신호에 응답하여 발생한 바이어스 신호를 합산부(16)로 출력한다. 이를 위해, 제어부(18)는 증폭부(12)로부터 입력한 증폭된 결과를 분석한 결과에 응답하여 발생한 바이어스 제어 신호를 바이어스 신호 발생부(20)로 출력한다. 이 때, 합산부(16)는 바이어스 신호 발생부(20)로부터 입력한 바이어스 신호를 기준값으로서 증폭부(12)로 출력한다.
이하, 도 1에 도시된 버스트 모드 수신 장치에서 수행되는 본 발명에 의한 데이타 복원 방법 및 버스트 모드 수신 장치의 세부적인 동작을 첨부된 도면들을 참조하여 다음과 같이 설명한다.
도 3은 도 1에 도시된 장치에서 수행되는 본 발명에 의한 데이타 복원 방법을 설명하기 위한 플로우차트로서, 입력 신호가 주어지기 전에 오프셋을 보상하는 단계(제110 ∼ 제114 단계들), 입력 신호가 주어질 때 입력 신호로부터 복원된 데이타를 구하는 단계(제116 ∼ 제122 단계들)로 이루어진다.
도 3을 참조하면, 도 1에 도시된 오프셋 보상부(14)는 본 발명에 의한 버스트 모드 수신 장치의 오프셋을 보상한다(제110 단계). 이하, 도 3에 도시된 제110 단계에 대한 본 발명에 의한 바람직한 일 실시예를 다음과 같이 살펴본다.
도 4는 도 3에 도시된 제110 단계에 대한 본 발명에 의한 실시예(110A)를 설명하기 위한 플로우차트로서, 증폭부(12)로부터 출력되는 오프셋이 주기적인 구형파 형태가 될 때까지 오프셋이 양인가 음인가에 따라 기준값의 레벨을 증가시키거나 감소시키는 단계(제140 ∼ 제146 단계들)로 이루어진다.
도 5는 도 2에 도시된 중간값 검출부(10A)의 동작과 도 3에 도시된 데이타 복원 방법을 설명하기 위한, 초기화(initialization) 상태(148), 아이들(idle) 상태(150), 프리 앰블(preamble) 상태(152), 데이타 상태(154), 리셋 상태(156) 및 아이들 상태(158)에서 제1, 제2, 제3, 제4 및 제5 스위칭 신호들(SW1, SW2, SW3, SW4 및 SW5) 및 바이어스 신호(bias)의 파형도들을 나타낸다.
도 5를 참조하면, 제110 단계는 초기화 상태(148)에서 수행된다. 여기서, 초기화 상태(148)란, 도 1에 도시된 버스트 모드 수신 장치에 전원이 인가된 후, 입력단자 IN을 통해 입력 신호가 입력되지 않은 동안, 증폭부(12)로부터 출력되는 오프셋이 "고" 논리 레벨과 "저" 논리 레벨을 주기적으로 반복하는 구형파 형태가 될 때까지의 기간에 해당한다. 따라서, 초기화 상태(148)에서 제110 단계가 수행될 수 있도록 제어부(18)는 클럭 신호(CLK)를 오프셋 보상부(14)의 카운터(42)로 보상 제어 신호로서 출력하는 한편, 제1 및 제3 스위칭 신호들(SW1 및 SW3)을 "고" 논리 레벨로 출력하고, 제2, 제4 및 제5 스위칭 신호들(SW2, SW4 및 SW5) 및 바이어스 신호(bias)를 "저" 논리 레벨로 출력한다.
초기화 상태(148)에서 클럭 신호(CLK)가 공급되는 동안 오프셋 보상부(14)는 증폭부(12)로부터 출력되는 오프셋(Gain×Voffset)이 양인가 혹은 음인가를 판단한다(제140 단계).
만일, 오프셋(Gain×Voffset)이 양인 것으로 판단되면, 즉, 오프셋(Gain×Voffset)이 "고" 논리 레벨인 것으로 판단되면, 오프셋 보상부(14) 및 합산부(16)는 증폭부(12)로 입력되는 기준값의 레벨을 증가시킨다(제142 단계). 그러나, 오프셋(Gain×Voffset)이 음인 것으로 판단되면, 즉, 오프셋(Gain×Voffset)이 "저" 논리 레벨인 것으로 판단되면, 오프셋 보상부(14) 및 합산부(16)는 증폭부(12)로 입력되는 기준값의 레벨을 감소시킨다(제144 단계). 제142 및 제144 단계들을 수행하기 위해, 오프셋 보상부(14)의 카운터(42)는 오프셋(Gain×Voffset)이 양일 때 하향 카운팅을 수행하고, 오프셋(Gain×Voffset)이 음일 때 상향 카운팅을 수행한다. 이 때, DAC(40)는 카운팅된 결과를 아날로그 형태로 변환하고, 변환된 결과를 보상 신호로서 결정하며, 합산부(16)는 오프셋 보상부(14)로부터 입력한 보상 신호의 레벨에 반비례하는 레벨을 갖는 기준값을 생성하고, 생성된 기준값을 비교기(30)의 음의 입력 단자(-)로 출력한다.
제142 또는 제144 단계후에, 제어부(18)는 증폭부(12)로부터 출력되는 오프셋(Gain×Voffset)이 주기적인 구형파 형태인가를 판단한다(제146 단계). 왜냐하면, 오프셋(Gain×Voffset)이 어느 정도 보상되면, 증폭부(12)로부터 출력되는 오프셋(Gain×Voffset)은 "고" 논리 레벨과 "저" 논리 레벨이 주기적으로 반복되는 구형파 형태를 갖기 때문이다.
만일, 오프셋(Gain×Voffset)이 주기적인 구형파 형태인 것으로 판단되지 않으면 제140 단계로 진행하여, 제140 ∼ 제144 단계들을 수행하므로서 오프셋을 더욱 보상한다. 그러나, 오프셋이 주기적인 구형파 형태인 것으로 판단되면 오프셋이 어느 정도 보상된 것으로 간주하여 제112 단계로 진행한다.
제110 단계후에, 외부로부터 입력 신호를 받아들일 준비를 한다(제112단계). 제112 단계는, 아이들 상태(150)에서 수행된다. 여기서, 아이들 상태(150)란, 증폭부(12)로부터 출력되는 오프셋(Gain×Voffset)이 주기적인 구형파 형태가 된 시점부터 입력단자 IN을 통해 입력 신호가 입력될 때까지의 기간에 해당한다. 아이들 상태(150)에서, 제어부(18)는 중간값 검출부(10)로부터 "저" 또는 "고" 논리 레벨의 랜덤한 값이 발생될 수 있으므로 증폭기(12)로부터 일정한 레벨을 갖는 신호가 발생될 수 있도록 하는 바이어스 제어 신호를 바이어스 신호 발생부(20)로 출력한다. 그러므로, 바이어스 신호 발생부(20)는 바이어스 제어 신호에 응답하여 합산부(16)로 바이어스 신호(bias)를 출력할 수 있다. 이 때, 합산부(16)는 바이어스 신호(bias)를 기준값으로서 증폭부(12)로 출력한다. 왜냐하면, 바이어스 신호(bias)가 발생되는 아이들 상태(150)에서 외부로부터 입력 신호가 인가되지 않으므로 중간값 발생부(10)로부터 중간값이 발생되지도 않고, 클럭 신호(CLK)가 제어부(18)로부터 발생되지 않으므로 보상 신호도 발생되지 않으므로 합산부(16)는 바이어스 신호(bias)만을 입력하기 때문이다. 또한, 아이들 상태(150)에서 제어부(18)는, 제1 및 제3 스위칭 신호들(SW1 및 SW3)을 "고" 논리 레벨로 유지하고, 제2, 제4 및 제5 스위칭 신호들(SW2, SW4 및 SW5)을 "저" 논리 레벨로 유지한다. 따라서, 제112 단계에서, 중간값 검출부(10A)의 제1 커패시터(C1)는 입력 신호가 받아들일 수 있도록 준비되고, 제3 커패시터(C3)는 입력 신호가 입력되지 않을 때의 "저" 논리 레벨을 최저값으로서 충전시킴으로서 최저값을 검출한다.
제112 단계후에, 외부로부터 입력 신호가 주어지는가를 판단한다(제114 단계). 이를 위해, 제어부(18)는 증폭부(12)로부터 출력되는 증폭된 결과가 일정한 논리 레벨을 유지하지 않은가를 판단한다. 만일, 외부로부터 입력 신호가 주어지지 않는다고 판단되면 즉, 증폭부(12)로부터 출력되는 증폭된 결과가 일정한 논리 레벨 예를 들면 "저" 논리 레벨을 유지하고 있다고 판단되면, 제어부(18)는 제112 단계가 수행될 수 있도록 바이어스 제어 신호 및 스위칭 제어 신호들을 발생한다.
그러나, 외부로부터 입력 신호가 주어진다고 판단되면, 즉, 증폭부(12)로부터 출력되는 증폭된 결과가 일정한 논리 레벨을 유지하지 않는다고 판단되면, 제어부(18)는 중간값 검출부(10)가 입력 신호의 최저값과 최고값 사이의 중간값을 검출할 수 있도록 스위칭 제어 신호 및 바이어스 제어 신호를 발생한다(제116 단계). 제116 단계에서, 제어부(18)는 바이어스 신호 발생부(20)가 합산부(16)로 바이어스 신호(bias)를 출력하지 않도록 바이어스 제어 신호를 발생한다.
도 6은 도 3에 도시된 제116 단계에 대한 본 발명에 의한 실시예(116A)를 설명하기 위한 플로우차트로서, 검출한 최고값과 홀딩한 최저값을 이용하여 중간값을 검출하는 단계(제160 ∼ 제164 단계들)로 이루어진다.
만일, 외부로부터 입력 신호가 주어진다고 판단되면, 제어부(18)는 중간값 검출부(10)가 최고값을 검출하고 제112 단계에서 검출된 최저값이 홀딩될 수 있도록, 스위칭 제어 신호를 발생한다(제160 단계). 제160 단계는 프리 앰블 상태(152)에서 수행된다. 프리 앰블 상태(152)란, 아이들 상태(150)에서 입력단자 IN을 통해 입력 신호가 입력될 때 전환되는 상태를 의미한다. 프리 앰블 상태(152)에서, 제어부(18)는 제1 스위칭 신호(SW1)를 "고" 논리 레벨로 유지하고, 제3 스위칭신호(SW3)를 "고" 논리 레벨로부터 "저" 논리 레벨로 전이시키고, 제2, 제4 및 제5 스위칭 신호들(SW2, SW4 및 SW5) 및 바이어스 신호(bias)를 "저" 논리 레벨로 유지시킨다. 따라서, 제2 커패시터(C2)에 충전된 최저값은 홀딩되고, 제1 커패시터(C1)에 최고값이 충전되기 시작한다.
제160 단계후에, 제어부(18)는 제1 커패시터(C1)에 최고값이 충전되기 위해 소요되는 소정 기간이 경과되었는가를 판단한다(제162 단계). 여기서, 소정 기간은 제1 커패시터(C1)의 커패시턴스를 얼마로 설계하느냐에 따라 미리 정해진다. 만일, 소정 기간이 경과되지 않았다고 판단되면, 제어부(18)는 제160 단계가 수행될 수 있도록 스위칭 제어 신호 및 바이어스 신호를 도 5에 도시된 프리 앰블 상태(152)에서와 같이 발생한다.
그러나, 소정 기간이 경과되었다고 판단되면, 제어부(18)의 제어하에, 중간값 검출부(10)는 제160 단계에서 검출된 최고값과 제112 단계에서 검출되어 홀딩된 최저값 사이의 중간값을 검출한다(제164 단계). 제164 단계는 데이타 상태(154)에서 수행된다. 여기서, 데이타 상태(154)란, 소정 기간이 경과하여 프리 앰블 상태(152)로부터 전환된 상태를 의미한다. 데이타 상태(154)에서, 제어부(18)는 제1 스위칭 신호(SW1)를 "고" 논리 레벨로부터 "저" 논리 레벨로 전이시키고, 제4 스위칭 신호(SW4)를 "저" 논리 레벨로부터 "고" 논리 레벨로 전이시키고, 제2, 제3 및 제5 스위칭 신호들(SW2, SW3 및 SW5) 및 바이어스 신호(bias)를 "저" 논리 레벨로 유지시킨다. 따라서, 제4 스위치(70)만이 온되어, 제1 및 제 2 커패시터들(C1 및 C2)에는 중간값이 충전되며, 제2 노드(N2)를 통해 중간값이 출력단자 OUT2를 통해 출력된다. 여기서, 도 2에 도시된 바와 같이 제2 노드(N2)와 출력단자 사이에 버퍼(74)가 더 마련될 수도 있다. 버퍼(74)는 중간값을 버퍼링하고, 버퍼링된 결과를 출력단자 OUT2를 통해 합산부(16)로 출력하는 역할을 한다.
한편, 제116 단계후에, 데이타 상태(154)에서, 합산부(16)는 보상 신호와 중간값을 합산하고, 합산된 결과를 기준값으로서 증폭부(12)로 출력한다(제118 단계). 제118 단계에서, 오프셋 보상부(14)는 동작하지 않으며 바이어스 신호 발생부(20)는 바이어스 신호를 발생하지 않기 때문에, 합산부(16)는 중간값 검출부(10)에서 검출된 전압 형태의 중간값을 기준값으로서 증폭부(12)로 출력한다.
제118 단계후에, 데이타 상태(154)에서, 증폭부(12)는 입력단자 IN을 통해 입력한 입력 신호와 합산부(16)로부터 입력한 기준값간의 차를 증폭하고, 증폭된 결과를 복원된 데이타로서 결정하여 출력단자 OUT1을 통해 출력한다(제120 단계). 여기서, 복원된 데이타는 클럭 데이타 복원부(미도시) 따위로 제공될 수 있다. 예를 들면, 클럭 데이타 복원부는 복원된 데이타를 입력하여 듀티 사이클(duty cycle)을 조정하고, 복원된 데이타의 위상을 동기시키는 역할을 한다.
제120 단계후에, 최저값과 최고값을 초기화시킨다(제122 단계). 이를 위해, 제어부(18)는 외부로부터 리셋 신호(RST)가 입력되는가를 판단하고, 리셋 신호(RST)가 입력될 경우, 최저값과 최고값을 초기화시키도록 스위칭 제어 신호를 발생하여 중간값 검출부(10)로 출력한다. 제122 단계는 외부로부터 리셋 신호(RST)가 입력될 때 데이타 상태(154)로부터 전환된 리셋 상태(156)에서 수행된다. 리셋 상태(156)에서, 제어부(18)는 제2, 제3 및 제5 스위칭 신호들(SW2, SW3 및 SW5)을각각 "저" 논리 레벨로부터 "고" 논리 레벨로 전이시키고, 제4 스위칭 신호(SW4)를 "고" 논리 레벨로부터 "저" 논리 레벨로 전이시키고, 제1 스위칭 신호(SW1)를 "저" 논리 레벨로 유지시킨다. 따라서, 제2 커패시터(C2)에 충전된 중간값은 제2 스위치(66)를 거쳐 버퍼(62)를 통해 방전되고, 제1 커패시터(C1)에 충전된 중간값은 제5 스위치(72)를 거쳐 버퍼(60)를 통해 방전된다. 여기서, 버퍼(60 또는 62)가 마련되지 않는다면, 충전된 중간값은 전치 증폭기를 통해 방전된다.
도 3에 도시된 본 발명에 의한 데이타 복원 방법은 패킷 단위로 불연속적으로 입력되는 입력 신호로부터 복원된 데이타를 구한다. 따라서, 본 발명에 의한 데이타 복원 방법은 한 패킷의 입력 신호에 대해 데이타 복원을 수행한 후 도 5에 도시된 아이들 상태(158)로 다시 진입하고, 다음 패킷의 입력 신호가 입력단자 IN을 통해 입력될 때까지 아이들 상태(158)에 있게 된다. 이 때, 초기화 상태(148)로부터 전환된 아이들 상태(150)는 오프셋 보상을 수행하지 않지만, 리셋 상태(156)로부터 전환된 아이들 상태(158)는 오프셋 보상을 수행한다. 즉, 도 1에 도시된 버스트 모드 수신 장치에 전원이 인가된 후, 제어부(18)는 보상 제어 신호인 클럭 신호(CLK)를 발생하여 제110 단계가 수행될 수 있도록 한다. 또한, 리셋 신호(RST)가 외부로부터 입력되어 제122 단계가 수행된 후, 제어부(18)는 클럭 신호(CLK)를 발생하여 제110 단계가 다시 수행될 수 있도록 한다. 이 때, 아이들 상태(158)에서 제110 단계는 클럭 신호(CLK)의 한 두 사이클 동안 수행되지만, 초기화 상태(148)에서 제110 단계는 클럭 신호(CLK)의 많은 사이클 동안 수행된다. 왜냐하면, 전원이 버스트 모드 수신 장치에 최초에 인가되었을 때 도 1에 도시된 각 부의 오프셋을 처음부터 보상해 주어야 하지만, 하나의 패킷 단위의 입력 신호가 처리된 후에 다음 패킷 단위의 입력 신호가 입력될 때까지는 온도와 같은 외부 환경 변화에 의한 오프셋만을 보상해주면 되기 때문이다.
이상에서 설명한 바와 같이, 본 발명에 의한 오프셋 보상 기능을 갖는 버스트 모드 수신 장치 및 그의 데이타 복원 방법은 오프셋을 보상하기 위해 종래와 같이 외부에서 튜닝할 필요가 없고, 카운터(42)에서 카운팅되는 비트수를 증가시켜 더욱 정밀하게 오프셋을 보상할 수 있고, 피드 포워드 구조를 갖는 중간값 검출부(10) 및 증폭부(12)를 마련하여 고속으로 동작할 수 있는 효과를 갖는다.

Claims (11)

  1. 불연속적으로 입력되며 아날로그 형태를 갖는 입력 신호의 최저값과 최고값 사이의 중간값을 스위칭 제어 신호에 응답하여 검출하고, 검출된 상기 중간값을 출력하는 중간값 검출부;
    상기 입력 신호와 기준값간의 차를 증폭하고, 증폭된 결과를 출력하는 증폭부;
    상기 증폭된 결과 및 보상 제어 신호에 상응하여 가변되는 레벨을 갖는 보상 신호를 출력하는 오프셋 보상부;
    상기 보상 신호와 상기 중간값을 합산하고, 합산된 결과를 상기 기준값으로서 상기 증폭부로 출력하는 합산부; 및
    상기 증폭부로부터 입력한 상기 증폭된 결과를 분석한 결과 및 외부로부터 입력한 리셋 신호에 상응하여 상기 스위칭 제어 신호 및 상기 보상 제어 신호를 발생하는 제어부를 구비하는 것을 특징으로 하는 오프셋 보상 기능을 갖는 버스트 모드 수신 장치.
  2. 제1 항에 있어서, 상기 버스트 모드 수신 장치는
    바이어스 제어 신호에 응답하여 바이어스 신호를 상기 합산부로 출력하는 바이어스 신호 발생부를 더 구비하고,
    상기 제어부는 상기 증폭된 결과를 분석한 결과에 상응하여 상기 바이어스 제어 신호를 발생하고, 상기 합산부는 상기 바이어스 신호를 상기 기준값으로서 출력하는 것을 특징으로 하는 오프셋 보상 기능을 갖는 버스트 모드 수신 장치.
  3. 제1 항에 있어서, 상기 오프셋 보상부는
    상기 증폭된 결과 및 상기 보상 제어 신호에 해당하는 클럭 신호에 응답하여 상향 또는 하향 카운팅을 수행하고, 카운팅된 결과를 출력하는 카운터; 및
    상기 카운터에서 카운팅된 결과를 아날로그 형태로 변환하고, 변환된 결과를 상기 보상 신호로서 상기 합산부로 출력하는 디지탈/아날로그 변환부를 구비하는 것을 특징으로 하는 오프셋 보상 기능을 갖는 버스트 모드 수신 장치.
  4. 제1 항에 있어서, 상기 중간값 검출부는
    제1 노드와 기준 전위 사이에 연결되는 제1 커패시터;
    제2 노드와 상기 기준 전위 사이에 연결되는 제2 커패시터;
    상기 입력 신호와 상기 제1 노드 사이에 연결되고, 제1 스위칭 신호에 응답하여 스위칭되는 제1 스위치;
    상기 입력 신호와 상기 제2 노드 사이에 연결되고, 제2 스위칭 신호에 응답하여 스위칭되는 제2 스위치;
    상기 입력 신호와 상기 제2 노드 사이에 연결되고, 제3 스위칭 신호에 응답하여 스위칭되는 제3 스위치;
    상기 제1 노드와 상기 제2 노드 사이에 마련되며, 제4 스위칭 신호에 응답하여 스위칭되는 제4 스위치; 및
    상기 입력 신호와 상기 제1 노드 사이에 마련되며, 제5 스위칭 신호에 응답하여 스위칭되는 제5 스위치를 구비하고,
    상기 중간값은 상기 제2 노드를 통해 출력되고, 상기 최고값은 상기 제1 커패시터에 충전되고, 상기 최저값은 상기 제2 커패시터에 충전되며, 상기 제1, 상기 제2, 상기 제3, 상기 제4 및 상기 제5 스위칭 신호들은 상기 스위칭 제어 신호에 해당하는 것을 특징으로 하는 오프셋 보상 기능을 갖는 버스트 모드 수신 장치.
  5. 제1 항에 있어서, 상기 버스트 모드 수신 장치에 있어서,
    패킷 단위로 다이나믹하게 변하는 광을 검출하고, 검출된 상기 광을 전기적인 신호로 변환하여 출력하는 광 검출부; 및
    상기 광 검출부로부터 입력한 상기 전기적인 신호를 증폭하고, 증폭된 결과를 상기 입력 신호로서 상기 중간값 검출부로 출력하는 전치 증폭기를 더 구비하는 것을 특징으로 하는 오프셋 보상 기능을 갖는 버스트 모드 수신 장치.
  6. 제1 항에 있어서, 상기 합산부는
    전류 형태의 상기 보상 신호와 전압 형태의 상기 중간값을 합산하고, 합산된 결과를 전압 형태의 상기 기준값으로 변환하여 상기 증폭부로 출력하는 전류/전압 변환기를 구비하는 오프셋 보상 기능을 갖는 버스트 모드 수신 장치.
  7. 제1 항에 있어서, 상기 버스트 모드 수신 장치에서 수행되는 데이타 복원 방법에 있어서,
    (a) 상기 버스트 모드 수신 장치의 오프셋을 보상하는 단계;
    (b) 외부로부터 입력 신호를 받아들일 준비를 하는 단계;
    (c) 외부로부터 상기 입력 신호가 주어지는가를 판단하고, 상기 입력 신호가 주어지지 않는다고 판단되면 상기 (b) 단계로 진행하는 단계;
    (d) 외부로부터 상기 입력 신호가 주어진다고 판단되면, 상기 입력 신호의 최저값과 최고값 사이의 중간값을 검출하는 단계;
    (e) 보상 신호와 상기 중간값을 합산하여 기준값을 구하는 단계;
    (f) 상기 입력 신호와 상기 기준값간의 차를 증폭하고, 증폭된 결과를 복원된 데이타로서 결정하는 단계; 및
    (g) 상기 최저값과 상기 최고값을 초기화시키는 단계를 구비하는 것을 특징으로 하는 버스트 모드 수신 장치의 오프셋 보상 방법.
  8. 제7 항에 있어서, 상기 (a) 단계는
    (a1) 상기 입력 신호가 외부로부터 주어지지 않을 때 상기 증폭부로부터 출력되는 상기 오프셋이 양인가 혹은 음인가를 판단하는 단계;
    (a2) 상기 오프셋이 상기 양인 것으로 판단되면, 상기 기준값의 레벨을 증가시키는 단계;
    (a3) 상기 오프셋이 상기 음인 것으로 판단되면, 상기 기준값의 레벨을 감소시키는 단계; 및
    (a4) 상기 (a2) 또는 상기 (a3) 단계후에, 상기 오프셋이 주기적인 구형파 형태인가를 판단하고, 상기 오프셋이 상기 주기적인 구형파 형태인 것으로 판단되지 않으면 상기 (a1) 단계로 진행하고, 상기 오프셋이 상기 주기적인 구형파 형태인 것으로 판단되면 상기 (b) 단계로 진행하는 단계를 구비하는 것을 특징으로 하는 버스트 모드 수신 장치의 오프셋 보상 방법.
  9. 제7 항에 있어서, 상기 (b) 단계는
    상기 (a) 단계후에, 상기 바이어스 신호를 발생하고, 상기 최저값을 검출하는 단계를 구비하고,
    상기 바이어스 신호가 발생될 때 상기 증폭부로부터 출력되는 상기 오프셋은일정한 논리 레벨을 유지하는 것을 특징으로 하는 버스트 모드 수신 장치의 오프셋 보상 방법.
  10. 제8 항에 있어서, 상기 (a2) 및 (a3) 단계들은
    상기 오프셋이 상기 양인 것으로 판단되면 하향 카운팅을 수행하고, 상기 오프셋이 상기 음인 것으로 판단되면 상향 카운팅을 수행하는 단계;
    카운팅된 결과를 아날로그 형태로 변환하고, 변환된 결과를 상기 보상 신호로서 결정하는 단계; 및
    상기 보상 신호의 레벨에 반비례하는 레벨을 갖는 상기 기준값을 생성하는 단계를 구비하는 것을 특징으로 하는 버스트 모드 수신 장치의 오프셋 보상 방법.
  11. 제7 항에 있어서, 상기 (d) 단계는
    (d1) 외부로부터 상기 입력 신호가 주어진다고 판단되면, 상기 최고값을 검출하고, 상기 (b) 단계에서 검출된 최저값을 홀딩하는 단계;
    (d2) 상기 최고값을 검출하기 위해 소요되는 소정 기간이 경과되었는가를 판단하고, 상기 소정 기간이 경과되지 않았다고 판단되면 상기 (d1) 단계로 진행하는 단계; 및
    (d3) 상기 소정 기간이 경과되었다고 판단되면, 상기 (d1) 단계에서 검출된 상기 최고값과 홀딩된 상기 최저값 사이의 상기 중간값을 검출하고 상기 (e) 단계로 진행하는 단계를 구비하는 것을 특징으로 하는 버스트 모드 수신 장치의 오프셋보상 방법.
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