JP4613311B2 - ２重積分型ａ／ｄ変換器、カラム処理回路、及び固体撮像装置 - Google Patents

Description

本発明は２重積分型Ａ／Ｄ変換器に係り、更にはこの２重積分型Ａ／Ｄ変換器を集積化したカラム処理回路、及びこのカラム処理回路を搭載した固体撮像装置に関する。

ノイズは、固体撮像装置（イメージセンサ）の性能を決める重要な性能要因の１つである。最近、ＣＭＯＳ半導体技術をベースとしたＣＭＯＳイメージセンサの画質が向上し、現在主流のＣＣＤイメージセンサに近づこうとしている状況であるが、ＣＭＯＳイメージセンサのノイズ性能は、画素で発生するノイズとその画素信号の読み出し回路でのノイズが関係し、未だやや不利な状況にある。

しかし、ＣＭＯＳイメージセンサでは、画素アレイ部に隣接する周辺回路（カラム処理回路）にノイズ低減回路を集積化することで、ノイズ低減を行い、更にＡ／Ｄ変換まで行って、外部から混入するノイズを低減する等のＣＣＤでは不可能な処理が可能で、それらを駆使すれば、ＣＣＤを越える極めて低ノイズで高感度な固体撮像装置が実現できる可能性がある。

従来、ＣＭＯＳイメージセンサのカラム処理回路にＡ／Ｄ変換器を集積化する方式は、既に実用になっている積分型、逐次比較型などがある。オーバーサンプリングを用いて低ノイズ化を計りながら高分解能をＡ／Ｄ変換方式としては、デルタシグマ変調を用いた方式が報告されている（非特許文献１参照。）。積分型や、逐次比較型は、分解能で高々１０ｂ程度であり、それ以上に高分解能化は困難である。又、読み出し回路のノイズを低減する機能もない。デルタシグマ変調を用いたＡ／Ｄ変換要素をカラム処理回路に集積化する方式は、非特許文献１の中に明示的には書かれていないものの、読み出し回路のノイズ低減も可能であるとは思われる。しかし、非特許文献１に記載された方式では、その効果を十分に発揮するためには、高級且つ大規模なデジタルフィルタが必要となり、カラム処理回路にこれを集積化するのは極めて困難であり、未だ実用にはなっていない。
中村潤一（Junichi Nakamura）他４名, 「電流モード・アクティブピクセル型センサ用の焦点面上の信号処理（On-Focal-Plane Signal Processing for Current-Mode Active Pixel Sensors)」,米国電子電気学会（IEEE）トランズアクション・オン・エレクトロン・デバイセス(Transaction on Electron Devices）,米国，１９９７年１０月，第４４巻，第１０号，ｐ．１７４７−１７５８

本発明は、画素等のアナログ信号出力回路からのアナログ信号を多数回サンプルすることでランダムノイズの低減を効率的に行うとともに、量子化ノイズの低減やダイナミックレンジの拡大を簡単な回路構成で実現でき、データ変換時間も大幅に短縮可能で、且つ高分解能なＡ／Ｄ変換出力を得ることができる２重積分型Ａ／Ｄ変換器、この２重積分型Ａ／Ｄ変換器を集積化したカラム処理回路、及びこのカラム処理回路を搭載した固体撮像装置を提供することを目的とする。

上記目的を達成するために、本発明の第１の態様は、アナログ信号出力回路から出力されるアナログ信号を処理するＡ／Ｄ変換器に関する。即ち、本発明の第１の態様は、（イ）１クロック毎に、一定のインクリメント電圧を階段状に逐次上昇するアナログ積分器と、（ロ）このアナログ積分器の出力を一方の端子に入力し、アナログ信号を他方の端子に入力し、アナログ信号がアナログ積分器の出力より大きければ、ハイレベルのデジタル信号を出力し、アナログ信号がアナログ積分器の出力より小さければロウレベルのデジタル信号を出力する比較器と、（ハ）この比較器のデジタル出力をデジタル領域で積分する初段デジタル積分器と、（ニ）この初段デジタル積分器の出力をデジタル領域で積分する２段目デジタル積分器とを備える２重積分型Ａ／Ｄ変換器であることを要旨とする。
本発明の第２の態様は、列方向に配列された複数のアクティブピクセル型の画素から、それぞれ出力されるアナログ信号を処理するカラム処理回路に関する。即ち、本発明の第２の態様は、（イ）１クロック毎に、一定のインクリメント電圧を階段状に逐次上昇するアナログ積分器と、（ロ）このアナログ積分器の出力を一方の端子に入力し、アナログ信号を他方の端子に入力し、アナログ信号がアナログ積分器の出力より大きければ、ハイレベルのデジタル信号を出力し、アナログ信号がアナログ積分器の出力より小さければロウレベルのデジタル信号を出力する比較器と、（ハ）この比較器のデジタル出力をデジタル領域で積分する初段デジタル積分器と、（ニ）この初段デジタル積分器の出力をデジタル領域で積分する２段目デジタル積分器とを備える２重積分型Ａ／Ｄ変換器を含むカラム処理回路であることを要旨とする。

本発明の第３の態様は、（イ）列方向に配列された複数のアクティブピクセル型の画素を備える画素アレイ部と、（ロ）１クロック毎に、一定のインクリメント電圧を階段状に逐次上昇するアナログ積分器；このアナログ積分器の出力を一方の端子に入力し、複数の画素からそれぞれ出力されるアナログ信号を他方の端子に入力し、アナログ信号がアナログ積分器の出力より大きければ、ハイレベルのデジタル信号を出力し、アナログ信号がアナログ積分器の出力より小さければロウレベルのデジタル信号を出力する比較器；この比較器のデジタル出力をデジタル領域で積分する初段デジタル積分器；この初段デジタル積分器の出力をデジタル領域で積分する２段目デジタル積分器とを備える２重積分型Ａ／Ｄ変換器を含むカラム処理回路とを備える固体撮像装置であることを要旨とする。

本発明の第４の態様は、（イ）列方向に配列された複数のアクティブピクセル型の画素からなる画素列を、複数本並列に行方向に沿って配列したマトリクスより、複数の画素を２次元配列した画素アレイ部と、（ロ）１クロック毎に、一定のインクリメント電圧を階段状に逐次上昇するアナログ積分器；このアナログ積分器の出力を一方の端子に入力し、列方向に配列された複数の画素からそれぞれ出力されるアナログ信号を他方の端子に入力し、アナログ信号がアナログ積分器の出力より大きければ、ハイレベルのデジタル信号を出力し、アナログ信号がアナログ積分器の出力より小さければロウレベルのデジタル信号を出力する比較器；この比較器のデジタル出力をデジタル領域で積分する初段デジタル積分器；この初段デジタル積分器の出力をデジタル領域で積分する２段目デジタル積分器とを備える２重積分型Ａ／Ｄ変換器を含み、複数本の画素列に対応してそれぞれ個別に設けられたカラム処理回路とを備える固体撮像装置であることを要旨とする。

本発明によれば、画素等のアナログ信号出力回路からのアナログ信号を多数回サンプルすることでランダムノイズの低減を効率的に行うとともに、量子化ノイズの低減やダイナミックレンジの拡大を簡単な回路構成で実現でき、データ変換時間も大幅に短縮可能で、且つ高分解能なＡ／Ｄ変換出力を得ることができる２重積分型Ａ／Ｄ変換器、この２重積分型Ａ／Ｄ変換器を集積化したカラム処理回路、及びこのカラム処理回路を搭載した固体撮像装置を提供できる。

次に、図面を参照して、本発明の第１〜第３の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、以下に示す第１〜第３の実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、回路素子や回路ブロックの構成や配置、あるいは半導体チップ６上でのレイアウト等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。

（第１の実施の形態）
本発明の第１の実施の形態に係る固体撮像装置（２次元イメージセンサ）は、図１に示すように、画素アレイ部１と周辺回路部（２，３，４，５）とを同一の半導体チップ６上に集積化している。画素アレイ部１には、２次元マトリクス状に多数の単位画素Ｘ_ij（ｉ＝１〜ｍ；ｊ＝１〜ｎ：ｍ，ｎはそれぞれ整数である。）が配列されており、方形状の撮像領域を構成している。そして、この画素アレイ部１の上辺部には画素行Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；・・・・・；Ｘ_n1〜Ｘ_nm方向に沿って水平走査回路２が設けられ、画素アレイ部１の左辺部には画素列Ｘ₁₁〜Ｘ_n1；Ｘ₁₂〜Ｘ_n2；・・・・・；Ｘ_1j〜Ｘ_nj；・・・・・；Ｘ_1m〜Ｘ_nm方向に沿って垂直走査回路３が設けられている。

これらの水平走査回路２及び垂直走査回路３によって画素アレイ部１内の単位画素Ｘ_ijが順次走査され、画素信号の読み出しや電子シャッタ動作が実行される。即ち、本発明の第１の実施の形態に係る固体撮像装置では、画素アレイ部１を各画素行Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；・・・・・；Ｘ_n1〜Ｘ_nm単位で垂直方向に走査することにより、各画素行Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；・・・・・；Ｘ_n1〜Ｘ_nmの画素信号を各画素列Ｘ₁₁〜Ｘ_n1；Ｘ₁₂〜Ｘ_n2；・・・・・；Ｘ_1j〜Ｘ_nj；・・・・・；Ｘ_1m〜Ｘ_nm毎に設けられた垂直信号線によって画素信号を読み出す構成となっている。

又、画素アレイ部１の下段（出力側）には、複数のカラム処理回路Ｑ₁，Ｑ₂，・・・・・，Ｑ_j，・・・・・，Ｑ_mを、それぞれ画素列Ｘ₁₁〜Ｘ_n1；Ｘ₁₂〜Ｘ_n2；・・・・・；Ｘ_1j〜Ｘ_nj；・・・・・；Ｘ_1m〜Ｘ_nmに対応して配置して、信号処理部５を構成している。画素アレイ部１から垂直信号線によって読み出された画素列Ｘ₁₁〜Ｘ_n1の画素信号は、この信号処理部５のカラム処理回路Ｑ₁に順次入力され、画素固有ノイズの除去処理が施される。同様に、画素列Ｘ₁₂〜Ｘ_n2の画素信号は、この信号処理部５のカラム処理回路Ｑ₂に順次入力され、画素固有ノイズの除去処理が施され、・・・・・、画素列Ｘ_1j〜Ｘ_njの画素信号は、この信号処理部５のカラム処理回路Ｑ_jに順次入力され、画素固有ノイズの除去処理が施される。又、画素列Ｘ_1m〜Ｘ_nmの画素信号は、この信号処理部５のカラム処理回路Ｑ_mに順次入力され、画素固有ノイズの除去処理が施される。即ち、画素アレイ部１の各単位画素Ｘ_ijには、それを構成するＭＯＳトランジスタ等による固有の特性誤差が含まれているため、各単位画素Ｘ_ijから読み出した画素信号でそのまま映像信号を構成すると、各画素Ｘ_ij間での特性のバラツキが映像信号に影響し、画像中にノイズとして現れる。
タイミング発生回路４は、水平走査回路２，垂直走査回路３及び信号処理部５の動作に必要な各種タイミング信号を生成して、水平走査回路２，垂直走査回路３及び信号処理部５に供給するものである。

本発明の第１の実施の形態に係る固体撮像装置においては、画素アレイ部１の各画素Ｘ_ij間の特性誤差による固定パターンノイズを除去するために、各画素列Ｘ₁₁〜Ｘ_n1；Ｘ₁₂〜Ｘ_n2；・・・・・；Ｘ_1j〜Ｘ_nj；・・・・・；Ｘ_1m〜Ｘ_nmの信号電荷を一旦対応するカラム処理回路Ｑ₁，Ｑ₂，・・・・・，Ｑ_j，・・・・・，Ｑ_mでそれぞれリセットし、そのリセットレベルを読み出し、その後、受光動作を実行して信号レベルを読み出して、リセットレベルと信号レベルとの差分をとることにより、リセット時に生じる各画素Ｘ_ijに固有の誤差を信号レベルの誤差で相殺し、各画素間の特性のバラツキによる固定パターンノイズを除去するものである。

図１の信号処理部５のカラム処理回路Ｑ_jの構成を図２に示す。カラム処理回路Ｑ_jは、画素列Ｘ_1j〜Ｘ_njに接続されるのであるが、図２では画素列Ｘ_1j〜Ｘ_njを代表して画素Ｘ_ijのみを示している。画素Ｘ_ijは、フォトダイオードＤ_ijと、このフォトダイオードＤ_ijの出力を増幅するバッファ増幅器Ａ_ijとで模式的に示しているが、実際には、周知の３トランジスタＣＭＯＳイメージセンサの画素構成が採用可能である。３トランジスタＣＭＯＳイメージセンサでは、フォトダイオードＤ_ijの出のカソードにリセット用ＭＯＳトランジスタのドレイン（又はソース）と増幅用ＭＯＳトランジスタのゲートが接続される。更に増幅用ＭＯＳトランジスタと垂直信号線との間に画素選択用ＭＯＳトランジスタが接続される。画素選択用ＭＯＳトランジスタのゲートには水平走査線が接続されるのであるが、図２では模式的にこれらのトランジスタを省略して、図示している。又、画素Ｘ_ijとしては、通常の３トランジスタのアクティブピクセル回路のほか、高い電圧ゲインを得るために埋め込みフォトダイオードと画素内電荷転送によるアクティブピクセル等他の構造を用いることもできる。この様に、画素Ｘ_ijはアナログ信号を出力する回路であれば構成は問わないが、ここでは簡単に１倍のバッファ増幅器Ａ_ijで読み出されると仮定する。

そして、カラム処理回路Ｑ_jは画素Ｘ_ijに接続される２重積分型Ａ／Ｄ変換器１１_jと、この２重積分型Ａ／Ｄ変換器１１_jに、それぞれスイッチを介して接続される受光信号用レジスタ１２_jとリセット信号用レジスタ１３_jと、これらの受光信号用レジスタ１２_jとリセット信号用レジスタ１３_jとの出力をバスを介して減算する減算回路１５_jとを備えている。減算回路１５_jの出力は、出力端子Ｏ_jから半導体チップ６の外部に取り出される。

図２に示したカラム処理回路Ｑ_jにおいては、画素Ｘ_ijから、例えば、基準となるリセット信号を２重積分型Ａ／Ｄ変換器１１_jによって多数回サンプルし、その値をリセット信号用レジスタ１３_jに格納する。続いて画素Ｘ_ijのフォトダイオードＤ_ijが受光し、バッファ増幅器Ａ_ijの信号が画素Ｘ_ijから出力される。同様に２重積分型Ａ／Ｄ変換器１１_jで多数回サンプルし、受光信号用レジスタ１２_jに格納する。リセット信号用レジスタ１３_jから出力されるリセット信号と受光信号用レジスタ１２_jから出力される受光信号の差を減算回路１５_jでとることで、受光した正味の信号が求まり、固定パターンノイズが除去できる。このイメージセンサの固定パターンノイズを除去するために減算回路１５_jで信号の差をとる処理は、「デジタル相関２重サンプリング（ＣＤＳ）」と呼ばれる。このように、リセット信号を取って受光信号を取るのは４トランジスタ方式の画素Ｘ_ijにおもに適用される方式である。一方、３トランジスタ方式の画素Ｘ_ijでは、受光信号を取ってからリセット信号をとる方式が主に適応される。

図示を省略しているが、信号処理部５を構成している他のカラム処理回路Ｑ₁，Ｑ₂，・・・・・Ｑ_mも、図２に示したカラム処理回路Ｑ_jと同様な構造であることは勿論である。

本発明の第１の実施の形態に係るカラム処理回路Ｑ₁，Ｑ₂，・・・・・，Ｑ_j，・・・・・，Ｑ_mは、２重積分型Ａ／Ｄ変換器１１_jに特徴があり、画素Ｘ_ijからの信号を多重サンプリングし、それらの信号を加算平均することでランダムノイズの低減、Ａ／Ｄ変換器の量子化ノイズの低減ならびにダイナミックレンジの拡大を図り、又、なるべく時間のかからないＡ／Ｄ変換の方法を提供するものである。

本発明の第１の実施の形態に係る２重積分型Ａ／Ｄ変換器１１_jの構成は、センサの出力信号がほぼ直流であることに注目してＡ／Ｄ変換するものであるが、図３に示すように、１ビットデジタル・アナログ変換器２２と、この１ビットデジタル・アナログ変換器２２がサンプリングした電圧を積分するアナログ積分器２３と、このアナログ積分器２３の出力ｕを一方の端子（−）に入力し、画素Ｘ_ijからのアナログ信号ｘを他方の端子（＋）に入力する比較器２４と、比較器２４のデジタル出力を積分する初段デジタル積分器２５と、この初段デジタル積分器２５の出力を積分する２段目デジタル積分器２６とを備える。初段デジタル積分器２５は、第１レジスタ２５１と第２レジスタ２５２を備え、２段目デジタル積分器２６は第３レジスタ２６１を備える。第１レジスタ２５１の出力は第１レジスタ２５１の入力側に帰還され、第１加算器２５３で加算される。第１加算器２５３と第１レジスタ２５１の入力側との間は、スイッチＳＷ５により導通が制御される。又、比較器２４の出力側と第１加算器２５３との間は、スイッチＳＷ４により導通が制御される。一方、第２レジスタ２５２の出力は第２レジスタ２５２の入力側に帰還され、第２加算器２５４で加算される。そして、比較器２４の出力側と第２加算器２５４との間は、スイッチＳＷ６により導通が制御される。第３レジスタ２６１の出力は第３レジスタ２６１の入力側に帰還され、第３加算器２６２で加算される。

アナログ積分器２３は、オペアンプＡ２３と、オペアンプＡ２３の反転入力端子（−）と出力端子間に接続された初期化スイッチＳＷ３と帰還容量Ｃ₁とを備える。オペアンプＡ２３の非反転入力端子（＋）は接地されている。

１ビットデジタル・アナログ変換器２２はサンプリング容量Ｃ₂とサンプリング容量Ｃ₂の両端に接続されたサンプリングスイッチＳＷ１及びサンプリングスイッチＳＷ２を備える。サンプリングスイッチＳＷ１はインクリメント電圧Δと接地間の切換を行い、サンプリングスイッチＳＷ２はオペアンプＡ２３の反転入力端子（−）と接地間の切換を行う。

更に、本発明の第１の実施の形態に係る２重積分型Ａ／Ｄ変換器１１_jは、スイッチＳＷ１，ＳＷ２，ＳＷ４，ＳＷ５及びＳＷ６を制御するコントローラ２１を備える。

図４に示すように、２段目デジタル積分器２６の出力Ｆと初段デジタル積分器２５の出力Ｃは片方の信号をシフトして、その後加算器で加算をして有効な桁を出力し、後段の受光信号用レジスタ１２_jとリセット信号用レジスタ１３_jに、それぞれ格納する。初段デジタル積分器２５の出力Ｃをシフトする場合は、図４（ａ）に示すように、初段デジタル積分器２５の出力Ｃを上にシフトレジスタ２７１でｍビットシフトし、又、２段目デジタル積分器２６の出力Ｆをシフトする場合は、図４（ｂ）に示すように、２段目デジタル積分器２６の出力Ｆをシフトレジスタ２８１で下にｍビットシフトする。ｍは平均化回数をＭとすると：
ｍ＝log₂（Ｍ） ・・・・・（１）
である。２¹⁰＝１０２４回の場合はｍ＝１０ビットである。２段目デジタル積分器２６の出力Ｆは、図５（ａ）の左側に示したインクリメンタルモードで信号が比較の誤判定した場合に（例えばノイズにより１段少なくカウントしてしまった場合）、図５（ｂ）の左側に示した平均化モードでその穴埋めを行う（「インクリメンタルモード」及び「平均化モード」については、図５を用いて後述する。）。即ち、平均化モードの出力信号は誤判定が起こらなかった場合の＋１の信号が出る。本来なら０〜１出力を繰り返すところが１〜２出力を繰り返すわけである。初段デジタル積分器２５が８値（３ビット）である理由の一部である。２段目デジタル積分器２６もそれに対応できるビット幅を持っている。シフト後は、上記の誤判定の場合の桁上がりを考慮して、加算器で加算を行う。ここで、比較器の判定誤りを吸収する。

加算器でそれぞれ加算された信号は、ビット切り捨て回路２７２，２８２で、それぞれ下位数ビットを切り捨てる。これは１０２４回の加算で分解能５ビットの改善効果であり、下位ビットはランダムノイズ成分が支配的で信号として意味をなさないためである。切り捨て量Ｋは、適宜設定すれば良い。図４のビット切り捨て回路２７２，２８２の出力は、図２に示したように、後段の受光信号用レジスタ１２_jとリセット信号用レジスタ１３_jに格納される。受光信号用レジスタ１２_jとリセット信号用レジスタ１３_jへの接続は、シリアルでもパラレルでもかまわないが、カラム処理回路Ｑ_jに回路が並ぶので、シリアル接続の方が簡単である。もしくはシフトレジスタを用いてビットシフトを行いながら、受光信号用レジスタ１２_jとリセット信号用レジスタ１３_jに格納していく方法でも良い。

図５は、本発明の第１の実施の形態に係る２重積分型Ａ／Ｄ変換器１１_jのアナログ信号ｘ、即ち、比較器２４の一方の端子（−）に、画素Ｘ_ijから、一例として、ｘ＝８．６Δの直流電圧が入力される場合の動作タイミングを示す：
（イ）先ず、初期化信号initにより、アナログ積分器２３の初期化スイッチＳＷ３を閉じ、オペアンプＡ２３の反転入力端子と出力端子間に接続された帰還容量Ｃ₁に蓄積されるアナログ信号を０にセットする。このとき初段デジタル積分器２５もリセットされ０が格納される。初期化が終了したら、初期化スイッチＳＷ３を断（オープン）にする。

（ロ）比較器２４は、アナログ積分器２３の出力電圧ｕと画素Ｘ_ijからのアナログ信号ｘを、比較器２４で比較し、画素Ｘ_ijからのアナログ信号ｘの方が大きければ、比較器２４からハイレベルのデジタル信号ｗ＝１を出力し、画素Ｘ_ijからのアナログ信号ｘの方が小さければロウレベルのデジタル信号ｗ＝−１を出力する。図５（ａ）に示すように、実際の回路の動作は、１クロックサイクルの時間（Ｔ）毎に、サンプリングスイッチＳＷ１はインクリメント電圧Δと接地間の切換を行い、この切換と同期してサンプリングスイッチＳＷ２がオペアンプＡ２３の反転入力端子（−）と接地間の切換を行うので、サンプリング容量Ｃ₂に蓄積されたインクリメント電圧Δに対応した電荷が、アナログ積分器２３の帰還容量Ｃ₁に転送される。つまり、サンプリングスイッチＳＷ２により、サンプリング容量Ｃ₂と帰還容量Ｃ₁とが接続されている期間に、アナログ積分器２３の積分がなされ、サンプリングスイッチＳＷ２により、サンプリング容量Ｃ₂と帰還容量Ｃ₁とが切り離されることにより帰還容量Ｃ₁に積分値が保持され、サンプリング容量Ｃ₂に残留した電荷は放電される。即ち、１クロックサイクルの時間（Ｔ）毎に、アナログ積分器２３の帰還容量Ｃ₁がステップ状に増大し、アナログ積分器２３の出力電圧ｕ＝Ｘ_i（ｔ）がインクリメント電圧Δ分、逐次上昇する。こうして、アナログ積分器２３の出力ｕ＝Ｘ_i（ｔ）が１クロック毎に１段（Δ）増えてゆき、図５（ａ）の左側に示した「インクリメンタルモード」が達成される。図５（ｂ）の上段には、初段デジタル積分器２５の第１レジスタ２５１の出力Ｃが０１２３・・・・・６７８９と増大する様子を示した。このとき、図５（ｂ）の中段の初段デジタル積分器２５の第２レジスタ２５２の出力信号ａ＝ｖ、及び下段の２段目デジタル積分器２６の出力信号ｙは、共に０００・・・・・で変化がない。

（ハ）アナログ積分器２３の出力ｕ＝Ｘ_i（ｔ）が増大して、最終的にアナログ信号ｘ近辺になると、即ち時刻（ＬＴ）にて、比較器２４の出力がハイレベルのデジタル信号ｗ＝１からロウレベルのデジタル信号ｗ＝−１になる。この反転した時点でのデジタル値は初段デジタル積分器２５の第１レジスタ２５１に格納される。

そしてカラム処理回路Ｑ_jのすべての回路の動作が終了する時刻（ＮＴ）まで２重積分型Ａ／Ｄ変換器１１_jはアイドリング状態になる。したがって、時刻（ＬＴ）から時刻（ＮＴ）までは、図５（ｂ）の上段に示した第１レジスタ２５１の出力Ｃは、８８・・・・・の値を維持し、図５（ｂ）の中段の初段デジタル積分器２５の第２レジスタ２５２の出力信号ａ＝ｖ、及び下段の２段目デジタル積分器２６の出力信号ｙは、依然として０００・・・・・を維持している。これらのタイミング制御はカラム処理回路Ｑjのコントローラ２１により行われる。

（ニ）時刻（ＮＴ）になると、２重積分型Ａ／Ｄ変換器１１_jは、図５（ａ）の右側に示した「平均化モード」になり、１クロック毎に１回Ａ／Ｄ変換をしたことと同じ効果が得られる。１クロック毎の出力は初段デジタル積分器２５の第２レジスタ２５２に格納されており、これは初段デジタル積分器２５の第１レジスタ２５１の出力Ｃからのずれを示している。したがって、時刻（ＮＴ）以降は、図５（ｂ）の上段に示した第１レジスタ２５１の出力Ｃは、８８・・・・・８の値を維持しているが、図５（ｂ）の中段に示した第２レジスタ２５２の出力信号ａ＝ｖは、図５（ａ）に対応し、１０１２１０１０１と変化する。平均化するために第２レジスタ２５２の出力信号ａ＝ｖの値を２段目デジタル積分器２６を通して加算するので、図５（ｂ）の下段に示した２段目デジタル積分器２６の出力信号ｙは、時刻（ＮＴ）以降は、１１２４５５６６７と変化する。この処理を積分回数Ｍ行った後、最終的に２段目デジタル積分器２６から出力信号ｙ＝Ｆを取り出すので出力Ｆは（１／Ｍ）のダウンサンプルが行われる。２重積分型Ａ／Ｄ変換器１１_jの出力は、初段デジタル積分器２５の第１レジスタ２５１からの粗い出力Ｃと２段目デジタル積分器２６から平均化した出力Ｆが出力される。

図５（ａ）に示した動作タイミングチャートの動作を見てわかるが、２重積分型Ａ／Ｄ変換器１１_jのインクリメンタルモードで一度信号のレベルｘ＝８．６Δを検出すると、その後の平均化モードの動作が１クロックサイクルですべて加算平均処理になり、ノイズ低減を高速に行うことができる。

実際に、図３に示した２重積分型Ａ／Ｄ変換器１１_jの回路を、ＭＡＴＬＡＢ（登録商標）という計算機ソフトを用いて記述し、アナログ信号ｘにガウス分布のランダムノイズを加えて、回路のノイズ低減効果をシミュレーションした結果を図６に示す。図６の横軸は、入力したノイズ電圧の標準偏差であり、縦軸は平均化回数Ｍに対するノイズ電力の関係を示す。ノイズの標準偏差が０のときは２重積分型Ａ／Ｄ変換器１１_jの量子化ノイズが見えていて、ノイズ電力の値は平均化回数Ｍによらず１／１２＝０．０８３３…である。図６は、ノイズ電圧の標準偏差が大きくなると、ランダムノイズが増大するが、平均化回数ＭをＭ＝６４，１２８，２５６，５１２，１０２４と増やせば増やすほどランダムノイズが低減でき、平均化回数Ｍ→∞の極限では、ランダムノイズが低減でき、ゼロに低減できるという結果を示している。そして、平均化回数Ｍに関係なく、ノイズの標準偏差が、０．３Δから０．４Δあたり（Δは、Ａ／Ｄ変換器のステップ）で、一番効率よくランダムノイズならびに量子化ノイズの両方が低減されていることがわかる。

このため、１ビットデジタル・アナログ変換器２２に供給するインクリメント電圧Δを可変にして調整することにより、等価的にノイズの標準偏差を０．３Δから０．４Δのあたりに設定し、ランダムノイズならびに量子化ノイズの両方を低減することが可能である。

以上説明したように、本発明の第１の実施の形態に係る２重積分型Ａ／Ｄ変換器１１_jによれば、単位画素Ｘ_ij（ｉ＝１〜ｍ；ｊ＝１〜ｎ）からの出力信号（アナログ信号）ｘを多数回サンプルすることで、ランダムノイズの低減を効率的に行うとともに、量子化ノイズの低減やダイナミックレンジの拡大が行える。例えば、従来の積分型、逐次比較型では、高々１０ｂ程度の分解能であるが、本発明の第１の実施の形態に係る２重積分型Ａ／Ｄ変換器１１_jによれば、１４ｂ以上の分解能とすることも可能である。従来のデルタシグマ変調方式では、１２ｂが可能という報告もあるが、その性能を得るには、複雑なデジタルフィルタが必要となる問題がある。本発明の第１の実施の形態に係る２重積分型Ａ／Ｄ変換器１１_jでは、図３に示すような、簡単なレジスタ２５１，２５２，２６１と加算器２５３，２５４，２６２により、このデジタルフィルタと同様な機能を実現しており、図１に示した信号処理部５のカラム処理回路Ｑ_jに十分集積化できるコンパクトな回路になっている。

従来のＡ／Ｄ変換回路を用いて、多数回サンプリングし、平均化を行う方法も考えられるが、この場合には１サンプリングあたりのＡ／Ｄ変換に多くの時間を要するので、これを例えば１０００回積分をすると仮定すると、データ変換の時間が通常の１０００倍かかり、実質的には適用不可能である。これに対して、本発明の第１の実施の形態に係る２重積分型Ａ／Ｄ変換器１１_jでは、図５に示すように、インクリメンタルモードで、粗いＡ／Ｄ変換が一旦終了すると、その後は、入力信号に追従しながら積分する動作となるため、平均化のための１つのサンプリングでＡ／Ｄ変換が行える（Ａ／Ｄ変換値の更新）。このため、データ変換時間を大幅に短縮しながら、十分な平均化回数Ｍにより大きなランダムノイズ低減効果が得られる。

本発明の第１の実施の形態に係る２重積分型Ａ／Ｄ変換器１１_jによれば、相関２重サンプリング処理をデジタル領域で行うことで、画素部Ｘ_ijから、読み出し回路、すべてのランダムノイズに対して低減効果が得られる。従来、カラム処理回路のアナログ読み出し回路で、相関２重サンプリング処理を行った後、Ａ／Ｄ変換を行う方法が一般的であるが、この場合には、Ａ／Ｄ変換器で多数回サンプリングを行っても、画素部Ｘ_ijのノイズに対しては低減効果が得られない。

本発明の第１の実施の形態に係る２重積分型Ａ／Ｄ変換器１１_jによれば、Ａ／Ｄ変換器が原理的に持つ量子化雑音までもランダムノイズとともに低減できる。この効果はディザリングとして知られているが、外部よりランダムノイズを意図的に重畳させるのではなく回路本体が持つランダムノイズを使用して低減するために、ノイズを重畳させる特別な回路が必要ない。又、信号の積分をデジタル領域で行うため、そのビット幅（分解能）を十分とっておけば、積分によって信号を増やしながらランダムノイズを低減できるため、ダイナミックレンジの拡大を図ることができる。

（第２の実施の形態）
本発明の第２の実施の形態に係る固体撮像装置の信号処理部の構成を図７に示す。第１の実施の形態に係る固体撮像装置では、図１に示した信号処理部５のカラム処理回路Ｑ_jの内部に受光信号用レジスタ１２_jとリセット信号用レジスタ１３_jとが含まれ、同一の半導体チップ６上に集積化されていたが、第２の実施の形態に係る固体撮像装置では、受光信号用レジスタ１２_jとリセット信号用レジスタ１３_jと、これらの受光信号用レジスタ１２_jとリセット信号用レジスタ１３_jとの出力をバスを介して減算する減算回路１５_jとは、半導体チップ６の外部処理回路７に構成されている点が、第１の実施の形態に係る固体撮像装置とは異なる。

第１の実施の形態で説明したように、カラム処理回路Ｑ_jは、画素列Ｘ_1j〜Ｘ_njに接続されるのであるが、図７では画素列Ｘ_1j〜Ｘ_njを代表して画素Ｘ_ijのみを示している。画素Ｘ_ijは、フォトダイオードＤ_ijと、このフォトダイオードＤ_ijの出力を増幅するバッファ増幅器Ａ_ijとで模式的に示しているが、実際には、周知の３トランジスタＣＭＯＳイメージセンサの画素構成等種々の構成が採用可能である点は、第１の実施の形態に係る固体撮像装置と同様である。即ち、第２の実施の形態に係る固体撮像装置のカラム処理回路Ｑ_jは、画素Ｘ_ijに接続される２重積分型Ａ／Ｄ変換器１１_jを備える。そして、この２重積分型Ａ／Ｄ変換器１１_jが集積された半導体チップ６とは別の外部処理回路７の受光信号用レジスタ１２_jとリセット信号用レジスタ１３_jに、半導体チップ６の出力端子（ボンディングパッド）Ｏ_jを介して、２重積分型Ａ／Ｄ変換器１１_jの出力が接続される。

２重積分型Ａ／Ｄ変換器１１_jの構成は、第１の実施の形態に係る固体撮像装置で説明した図２及び図３の構成と基本的に同じであり、２重積分型Ａ／Ｄ変換器１１_jは、初段デジタル積分器２５と２段目デジタル積分器２６を備える。初段デジタル積分器２５は、第１レジスタ２５１と第２レジスタ２５２を備え、２段目デジタル積分器２６は第３レジスタ２６１を備え、それぞれメモリの機能を兼ねる。このため、図３に示したビット切り捨て回路２７２，２８２の出力は、１本のバスを用いてシリアルに外部処理回路７に接続でき、ビット切り捨て回路２７２，２８２の出力は、順に受光信号用レジスタ１２_jとリセット信号用レジスタ１３_jに格納される。

図７に示したカラム処理回路Ｑ_jにおいては、画素Ｘ_ijから、基準となるリセット信号を２重積分型Ａ／Ｄ変換器１１_jによって多数回サンプルし、その値を外部処理回路７のリセット信号用レジスタ１３_jに格納する。続いて画素Ｘ_ijのフォトダイオードＤ_ijが受光し、バッファ増幅器Ａ_ijの信号が画素Ｘ_ijから出力されると、２重積分型Ａ／Ｄ変換器１１_jで多数回サンプルし、外部処理回路７の受光信号用レジスタ１２_jに格納する。外部処理回路７では、リセット信号用レジスタ１３_jから出力されるリセット信号と受光信号用レジスタ１２_jから出力される受光信号の差を減算回路１５_jで演算し、受光した正味の信号を求め、固定パターンノイズが除去し、デジタルＣＤＳの機能を実現している。図示を省略した他のカラム処理回路Ｑ₁，Ｑ₂，・・・・・Ｑ_mも、図７に示したカラム処理回路Ｑ_jと同様に、外部処理回路７のリセット信号用レジスタ１３_jと受光信号用レジスタ１２_jとを用いて、それらの出力信号の差を減算回路１５_jで演算し、デジタルＣＤＳの機能を実現している。外部処理回路７は、半導体チップ６とは別の半導体チップに集積化してハイブリッド集積回路を構成しても良く、外部処理回路７を、パーソナルコンピュータ等の種々のプロセッサで処理しても良い。

図示を省略しているが、第２の実施の形態に係る固体撮像装置の全体構成は、ブロック図として見る限り、図１と同様であり、画素アレイ部１，水平走査回路２，垂直走査回路３、タイミング発生回路４及び信号処理部５を同一の半導体チップ６上に集積化している。画素アレイ部１，水平走査回路２，垂直走査回路３、タイミング発生回路４の構成や機能は、第１の実施の形態に係る固体撮像装置と同様であり、重複した説明を省略する。但し、上記説明から理解できるように、信号処理部５を構成する複数のカラム処理回路Ｑ₁，Ｑ₂，・・・・・，Ｑ_j，・・・・・，Ｑ_mの構成と機能は、第１の実施の形態に係る固体撮像装置とは異なり、したがって、複数のカラム処理回路Ｑ₁，Ｑ₂，・・・・・，Ｑ_j，・・・・・，Ｑ_mにそれぞれ接続される出力端子Ｏ₁，Ｏ₂，・・・・・，Ｏ_j，・・・・・，Ｏ_mから出力される信号は、第１の実施の形態に係る固体撮像装置の出力端子Ｏ₁，Ｏ₂，・・・・・，Ｏ_j，・・・・・，Ｏ_mから出力される信号とは、その内容が異なる。

いずれにせよ、本発明の第２の実施の形態に係るカラム処理回路Ｑ₁，Ｑ₂，・・・・・，Ｑ_j，・・・・・，Ｑ_mにおいても２重積分型Ａ／Ｄ変換器１１_jに特徴があり、画素Ｘ_ijからの信号を多重サンプリングし、それらの信号を加算平均することでランダムノイズの低減、Ａ／Ｄ変換器の量子化ノイズの低減ならびにダイナミックレンジの拡大が可能であり、更に処理時間の短縮が可能なＡ／Ｄ変換の方法を提供できる点は、第１の実施の形態に係る固体撮像装置と同様である。但し、２重積分型Ａ／Ｄ変換器１１_jの構成や機能は、第１の実施の形態に係る固体撮像装置と同様であり、重複した説明を省略する。

（第３の実施の形態）
本発明の第３の実施の形態に係る固体撮像装置の信号処理部の構成を図８に示す。第１の実施の形態に係る固体撮像装置では、図１に示した信号処理部５のカラム処理回路Ｑ_jの内部に受光信号用レジスタ１２_j、リセット信号用レジスタ１３_j、これらのリセット信号用レジスタ１３_jから出力されるリセット信号と受光信号用レジスタ１２_jから出力される受光信号の差をとる減算回路１５_jが同一の半導体チップ６上に集積化されていたが、第３の実施の形態に係る固体撮像装置では、カラム処理回路Ｑ_jの内部に受光信号用レジスタ１２_jとリセット信号用レジスタ１３_jが集積化され、受光信号用レジスタ１２_jとリセット信号用レジスタ１３_jが集積化された半導体チップ６とは異なる外部処理回路（図示省略）に、これらの受光信号用レジスタ１２_jとリセット信号用レジスタ１３_jとの出力を減算する減算回路（図示省略）が配置されている点が、第１の実施の形態に係る固体撮像装置とは異なる。

第１の実施の形態で説明したように、カラム処理回路Ｑ_jは、画素列Ｘ_1j〜Ｘ_njに接続されるのであるが、図８では画素列Ｘ_1j〜Ｘ_njを代表して画素Ｘ_ijのみを示している。即ち、第３の実施の形態に係る固体撮像装置のカラム処理回路Ｑ_jは、画素Ｘ_ijに接続される２重積分型Ａ／Ｄ変換器１１_j、受光信号用レジスタ１２_j及びリセット信号用レジスタ１３_jを備える。そして、この２重積分型Ａ／Ｄ変換器１１_jが集積された半導体チップ６とは別の外部処理回路の減算回路に、半導体チップ６の出力端子（ボンディングパッド）Ｏ_j及びＲ_jを介して、受光信号用レジスタ１２_jの出力とリセット信号用レジスタ１３_jの出力とが、それぞれ別個に接続される。このため、図示を省略しているが、外部処理回路側にも出力端子Ｏ_j及びＲ_jに対応した入力端子がそれぞれ配置されている。

図示を省略しているが、第３の実施の形態に係る固体撮像装置の全体構成は、ブロック図として見る限り、図１と同様であり、画素アレイ部１，水平走査回路２，垂直走査回路３、タイミング発生回路４及び信号処理部５とを同一の半導体チップ６上に集積化している。受光信号用レジスタ１２_jの出力端子Ｏ_jまでの経路、リセット信号用レジスタ１３_jの出力端子Ｒ_jまでの経路には、それぞれ水平走査回路２により制御されるスイッチを備え、水平走査回路２により制御されて、受光信号用レジスタ１２_jの出力とリセット信号用レジスタ１３_jの出力とが順次、外部処理回路に送信される。

２重積分型Ａ／Ｄ変換器１１_jの構成及び機能は、第１の実施の形態に係る固体撮像装置で説明した図２及び図３の構成と基本的に同じであり、重複した説明を省略する。

図８に示したカラム処理回路Ｑ_jにおいては、画素Ｘ_ijから、基準となるリセット信号を２重積分型Ａ／Ｄ変換器１１_jによって多数回サンプルし、その値をリセット信号用レジスタ１３_jに格納し、その後出力端子Ｒ_jに出力する。続いて画素Ｘ_ijのフォトダイオードＤ_ijが受光し、バッファ増幅器Ａ_ijの信号が画素Ｘ_ijから出力されると、２重積分型Ａ／Ｄ変換器１１_jで多数回サンプルし、受光信号用レジスタ１２_jに格納し、その後出力端子Ｏ_jに出力する。外部処理回路では、出力端子Ｒ_jから出力されるリセット信号と、出力端子Ｏ_jから出力される受光信号との差を減算回路で演算し、受光した正味の信号を求め、デジタルＣＤＳの機能を実現し、これにより固定パターンノイズが除去される。

図示を省略した他のカラム処理回路Ｑ₁，Ｑ₂，・・・・・Ｑ_mも、図８に示したカラム処理回路Ｑ_jと同様に、リセット信号用レジスタ１３_j及び受光信号用レジスタ１２_jのそれぞれの出力信号を、水平走査回路２により制御して外部処理回路に送信し、それらの出力信号の差を、外部処理回路に配置された減算回路でとり、デジタルＣＤＳの機能を実現している。外部処理回路は、半導体チップ６とは別の半導体チップに集積化してハイブリッド集積回路を構成しても良く、外部処理回路を、パーソナルコンピュータ等の種々のプロセッサで処理しても良い。

画素アレイ部１，水平走査回路２，垂直走査回路３、タイミング発生回路４の構成や機能は、第１の実施の形態に係る固体撮像装置と同様であり、重複した説明を省略するが、上記説明から理解できるように、信号処理部５を構成する複数のカラム処理回路Ｑ₁，Ｑ₂，・・・・・，Ｑ_j，・・・・・，Ｑ_mの構成と機能は、第１の実施の形態に係る固体撮像装置とは異なる。このため、複数のカラム処理回路Ｑ₁，Ｑ₂，・・・・・，Ｑ_j，・・・・・，Ｑ_mからは出力端子Ｏ₁，Ｏ₂，・・・・・，Ｏ_j，・・・・・，Ｏ_m以外に、出力端子Ｒ₁，Ｒ₂，・・・・・，Ｒ_j，・・・・・，Ｒ_mが、それぞれ並列接続されている。又、出力端子Ｏ₁，Ｏ₂，・・・・・，Ｏ_j，・・・・・，Ｏ_mから出力される信号の内容は、第１の実施の形態に係る固体撮像装置の出力端子Ｏ₁，Ｏ₂，・・・・・，Ｏ_j，・・・・・，Ｏ_mから出力される信号とは異なる。

いずれにせよ、本発明の第３の実施の形態に係るカラム処理回路Ｑ₁，Ｑ₂，・・・・・，Ｑ_j，・・・・・，Ｑ_mにおいても２重積分型Ａ／Ｄ変換器１１_jに特徴があり、画素Ｘ_ijからの信号を多重サンプリングし、それらの信号を加算平均することでランダムノイズの低減、Ａ／Ｄ変換器の量子化ノイズの低減ならびにダイナミックレンジの拡大が可能であり、更に処理時間の短縮が可能なＡ／Ｄ変換の方法を提供できる点は、第１及び第２の実施の形態に係る固体撮像装置と同様である。

（その他の実施の形態）
上記のように、本発明は第１〜第３の実施の形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。

既に述べた第１〜第３の実施の形態の説明においては、２次元固体撮像装置（エリアセンサ）に用いられる２重積分型Ａ／Ｄ変換器１１_jについて、例示的に説明したが、本発明の２重積分型Ａ／Ｄ変換器１１_jは２次元固体撮像装置のカラム処理回路Ｑ₁，Ｑ₂，・・・・・，Ｑ_j，・・・・・，Ｑ_mに用いられる場合のみに限定して解釈するべきではない。

例えば、図１に示した２次元マトリクスにおいて、ｊ＝ｍ＝１とした１次元固体撮像装置（ラインセンサ）のカラム処理回路に適用可能であることは、上記開示の内容から、容易に理解できるはずである。

更に、図９に示すような、アナログ信号出力回路１０にも適用可能である。図９のアナログ信号出力回路１０は、フォトダイオードＤと、このフォトダイオードＤの出力を増幅するバッファ増幅器Ａとで模式的に示しているが、詳細なアナログ信号出力回路１０の回路構成は図９に限定される必要はなく、アナログ信号出力回路１０はアナログ信号を出力する回路であれば、その構成は問わない。図９に示したアナログ信号出力回路１０は、図１に示した２次元マトリクスにおいて、ｉ＝ｎ＝１；ｊ＝ｍ＝１とした単独の単位画素Ｘ₁₁に相当すると解釈できるが、カラム処理回路は存在せず、リセット信号用レジスタ及び受光信号用レジスタを用いたデジタルＣＤＳの処理等も省略可能である。

図９に示した２重積分型Ａ／Ｄ変換器１１の構成は、基本的に図３に示す２重積分型Ａ／Ｄ変換器１１_jの構成と同様であり、１ビットデジタル・アナログ変換器２２、アナログ積分器２３、比較器２４、初段デジタル積分器２５、２段目デジタル積分器２６及びコントローラ２１を備える。第１の実施の形態と同様に、アナログ積分器２３１は、クロック毎に、一定のインクリメント電圧を階段状に逐次上昇させ、比較器２４は、このアナログ積分器２３の出力を一方の端子に入力し、アナログ信号（入力信号）Ｖ_inを他方の端子に入力し、アナログ信号（入力信号）Ｖ_inがアナログ積分器２３の出力より大きければ、ハイレベルのデジタル信号を出力し、アナログ信号（入力信号）Ｖ_inがアナログ積分器２３の出力より小さければロウレベルのデジタル信号を出力する。初段デジタル積分器２５は、比較器２４のデジタル出力をデジタル領域で積分し、第１のＡ／Ｄ変換出力を出力端子Ｃから出力する。２段目デジタル積分器２６は、初段デジタル積分器２５の出力をデジタル領域で積分し、第１のＡ／Ｄ変換出力よりも分解能の高い第１のＡ／Ｄ変換出力を、出力端子Ｆから出力する。

第１の実施の形態で説明したように、初段デジタル積分器２５は、第１レジスタ２５１と、この第１レジスタ２５１の出力をこの第１レジスタ２５１の入力に加算する第１加算器２５３と、 第２レジスタ２５２と、この第２レジスタ２５２の出力をこの第２レジスタ２５２の入力に加算する第２加算器２５４とを備える。そして、第１レジスタ２５１に接続された出力端子Ｃから、第１のＡ／Ｄ変換出力を出力する。２段目デジタル積分器２６は、第２レジスタ２５２の出力を入力する第３レジスタ２６１と、この第３レジスタ２６１の出力をこの第３レジスタ２６１の入力に加算する第３加算器２６２とを備える。そして、第３レジスタ２６１に接続された出力端子Ｆから、第２のＡ／Ｄ変換出力を出力する。

図９に示した２重積分型Ａ／Ｄ変換器１１は、図５に示したと同様な動作タイミングで動作する。即ち、図９に示した２重積分型Ａ／Ｄ変換器１１は、最初にインクリメンタルモードで、粗くＡ／Ｄ変換する。具体的には、アナログ信号出力回路１０から入力信号Ｖ_inが、２重積分型Ａ／Ｄ変換器１１に入力されると、図５（ａ）に示したように、時刻（ＬＴ）までインクリメンタルモードで、アナログ積分器２３の出力ｕ＝Ｘ_i（ｔ）が１クロック毎に１段（Δ）ずつ増えてゆく。そして、時刻（ＬＴ）で、アナログ積分器２３の出力ｕ＝Ｘ_i（ｔ）が入力信号Ｖ_in近辺になるとアイドリング状態になる。時刻（ＮＴ）まで２重積分型Ａ／Ｄ変換器１１はアイドリング状態になり、時刻（ＮＴ）になると、２重積分型Ａ／Ｄ変換器１１は、図５（ａ）に示したように平均化モードになる。平均化モードでは、入力信号Ｖ_inに追従させながら、Ａ／Ｄ変換を行いつつ、これを２段目デジタル積分器２６で、フィルタの機能を持たせることで、分解能を更に上げることができる（この追従させながらフィルタをかけるところの動作は、従来のデルタ変調型Ａ／Ｄ変換器に、ディジタルフィルタを接続するというものに相当しているとの解釈も可能である。）。

このように、図９に示した２重積分型Ａ／Ｄ変換器１１の構成や動作は、基本的に第１の実施の形態と同様であり、第１の実施の形態と重複する内容となる詳細な説明は省略する。図９に示した２重積分型Ａ／Ｄ変換器１１の構成によれば、インクリメンタルモードで一度入力信号Ｖ_inのレベルを検出すると、その後の平均化モードの動作が１クロックサイクルですべて加算平均処理になり、ノイズ低減を高速に行うことができるという第１〜第３の実施の形態で説明したと同様な効果を得ることが可能である。

この様に、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

本発明の第１の実施の形態に係る固体撮像装置（２次元イメージセンサ）の半導体チップ上のレイアウトを説明する模式的平面図である。 本発明の第１の実施の形態に係る固体撮像装置のカラム処理回路の構成を説明する概略的なブロック図である。 図２のカラム処理回路の内の１つに配置された２重積分型Ａ／Ｄ変換器の構成を説明する概略的な回路図である。 図３に示した第１の実施の形態に係る２重積分型Ａ／Ｄ変換器の出力段の回路構成を説明する図である。 本発明の第１の実施の形態に係る２重積分型Ａ／Ｄ変換器の動作を説明するタイミング図である。 シミュレーションにより得られた、第１の実施の形態に係る２重積分型Ａ／Ｄ変換器のノイズ電圧の標準偏差とノイズ電力の関係を示す図である。 本発明の第２の実施の形態に係る固体撮像装置のカラム処理回路の構成を外部処理回路を含めて説明する概略的なブロック図である。 本発明の第３の実施の形態に係る固体撮像装置のカラム処理回路の構成を説明する概略的なブロック図である。 本発明の他の実施の形態に係る２重積分型Ａ／Ｄ変換器の適用例を説明する概略的なブロック図である。

符号の説明

１…画素アレイ部
２…水平走査回路
３…垂直走査回路
４…タイミング発生回路
５…信号処理部
６…半導体チップ
７…外部処理回路
１０…アナログ信号出力回路
１１_j…変換器
１２_j…受光信号用レジスタ
１３_j…リセット信号用レジスタ
１５_j…減算回路
２１…コントローラ
２２…ビットデジタル・アナログ変換器
２３…アナログ積分器
２４…比較器
２５…初段デジタル積分器
２６…第２段目デジタル積分器
２５１…第１レジスタ
２５２…第２レジスタ
２５３，２５３，２６２…加算器
２６１…第３レジスタ
２７２，２８２…回路
Ｏ₁，〜Ｏ_m，Ｒ₁〜Ｒ_m…出力端子
Ｑ₁〜Ｑ_m…カラム処理回路
Ｘ_ij（ｉ＝１〜ｍ；ｊ＝１〜ｎ）…画素（単位画素）
ＳＷ１，ＳＷ２，ＳＷ４，ＳＷ５，ＳＷ６…スイッチ
ａ…出力信号
ｕ…出力電圧
ｘ…入力信号
ｙ…出力信号

Claims (15)

1. アナログ信号出力回路から出力されるアナログ信号を処理するＡ／Ｄ変換器であって、 １クロック毎に、一定のインクリメント電圧を階段状に逐次上昇するアナログ積分器と、
   該アナログ積分器の出力を一方の端子に入力し、前記アナログ信号を他方の端子に入力し、前記アナログ信号が前記アナログ積分器の出力より大きければ、ハイレベルのデジタル信号を出力し、前記アナログ信号が前記アナログ積分器の出力より小さければロウレベルのデジタル信号を出力する比較器と、
   該比較器のデジタル出力をデジタル領域で積分し、第１のＡ／Ｄ変換出力を出力する初段デジタル積分器と、
   該初段デジタル積分器の出力をデジタル領域で積分し、前記第１のＡ／Ｄ変換出力よりも分解能の高い第２のＡ／Ｄ変換出力を出力する２段目デジタル積分器
   とを備えることを特徴とする２重積分型Ａ／Ｄ変換器。
2. 前記初段デジタル積分器は、
   第１レジスタと、
   該第１レジスタの出力を該第１レジスタの入力に加算する第１加算器と、
   第２レジスタと、
   該第２レジスタの出力を該第２レジスタの入力に加算する第２加算器
   とを備え、前記第１レジスタから前記第１のＡ／Ｄ変換出力を出力することを特徴とする請求項１に記載の２重積分型Ａ／Ｄ変換器。
3. 前記２段目デジタル積分器は、
   前記第２レジスタの出力を入力する第３レジスタと、
   該第３レジスタの出力を該第３レジスタの入力に加算する第３加算器
   とを備え、前記第３レジスタから前記第２のＡ／Ｄ変換出力を出力することを特徴とする請求項２に記載の２重積分型Ａ／Ｄ変換器。
4. 列方向に配列された複数のアクティブピクセル型の画素から、それぞれ出力されるアナログ信号を処理するカラム処理回路であって、
   １クロック毎に、一定のインクリメント電圧を階段状に逐次上昇するアナログ積分器と、
   該アナログ積分器の出力を一方の端子に入力し、前記アナログ信号を他方の端子に入力し、前記アナログ信号が前記アナログ積分器の出力より大きければ、ハイレベルのデジタル信号を出力し、前記アナログ信号が前記アナログ積分器の出力より小さければロウレベルのデジタル信号を出力する比較器と、
   該比較器のデジタル出力をデジタル領域で積分する初段デジタル積分器と、
   該初段デジタル積分器の出力をデジタル領域で積分する２段目デジタル積分器
   とを備える２重積分型Ａ／Ｄ変換器を含むことを特徴とするカラム処理回路。
5. 前記カラム処理回路は、
   前記２重積分型Ａ／Ｄ変換器が多数回サンプルした前記複数の画素からのリセット信号を、前記２重積分型Ａ／Ｄ変換器から受信して格納するリセット信号用レジスタと、
   前記２重積分型Ａ／Ｄ変換器が多数回サンプルした前記複数の画素が受光したことによる受光信号を、前記２重積分型Ａ／Ｄ変換器から受信して格納する受光信号用レジスタ、
   とを更に含むことを特徴とする請求項４に記載のカラム処理回路。
6. 前記カラム処理回路は、
   前記リセット信号用レジスタから出力されるリセット信号と前記受光信号用レジスタから出力される受光信号の差を求める減算回路
   を更に含むことを特徴とする請求項５に記載のカラム処理回路。
7. 前記カラム処理回路は、
   前記リセット信号用レジスタの出力を外部回路に送信するためのリセット信号用出力端子と、
   前記受光信号用レジスタの出力を前記外部回路に送信するための受光信号用出力端子
   とを更に含むことを特徴とする請求項５に記載のカラム処理回路。
8. 前記初段デジタル積分器は、
   第１レジスタと、
   該第１レジスタの出力を該第１レジスタの入力に加算する第１加算器と
   第２レジスタと、
   該第２レジスタの出力を該第２レジスタの入力に加算する第２加算器
   とを備えることを特徴とする請求項４〜７のいずれか１項に記載のカラム処理回路。
9. 前記２段目デジタル積分器は、
   前記第２レジスタの出力を入力する第３レジスタと、
   該第３レジスタの出力を該第３レジスタの入力に加算する第３加算器
   とを備えることを特徴とする請求項８に記載のカラム処理回路。
10. 列方向に配列された複数のアクティブピクセル型の画素を備える画素アレイ部と、
    １クロック毎に、一定のインクリメント電圧を階段状に逐次上昇するアナログ積分器、該アナログ積分器の出力を一方の端子に入力し、前記複数の画素からそれぞれ出力されるアナログ信号を他方の端子に入力し、前記アナログ信号が前記アナログ積分器の出力より大きければ、ハイレベルのデジタル信号を出力し、前記アナログ信号が前記アナログ積分器の出力より小さければロウレベルのデジタル信号を出力する比較器、該比較器のデジタル出力をデジタル領域で積分する初段デジタル積分器、該初段デジタル積分器の出力をデジタル領域で積分する２段目デジタル積分器とを備える２重積分型Ａ／Ｄ変換器を含むカラム処理回路
    とを備えることを特徴とする固体撮像装置。
11. 列方向に配列された複数のアクティブピクセル型の画素からなる画素列を、複数本並列に行方向に沿って配列したマトリクスより、複数の画素を２次元配列した画素アレイ部と、
    １クロック毎に、一定のインクリメント電圧を階段状に逐次上昇するアナログ積分器、該アナログ積分器の出力を一方の端子に入力し、前記列方向に配列された複数の画素からそれぞれ出力されるアナログ信号を他方の端子に入力し、前記アナログ信号が前記アナログ積分器の出力より大きければ、ハイレベルのデジタル信号を出力し、前記アナログ信号が前記アナログ積分器の出力より小さければロウレベルのデジタル信号を出力する比較器、該比較器のデジタル出力をデジタル領域で積分する初段デジタル積分器、該初段デジタル積分器の出力をデジタル領域で積分する２段目デジタル積分器とを備える２重積分型Ａ／Ｄ変換器を含み、前記複数本の画素列に対応してそれぞれ個別に設けられたカラム処理回路
    とを備えることを特徴とする固体撮像装置。
12. 前記カラム処理回路は、
    前記２重積分型Ａ／Ｄ変換器が多数回サンプルした前記複数の画素からのリセット信号を、前記２重積分型Ａ／Ｄ変換器から受信して格納するリセット信号用レジスタと、
    前記２重積分型Ａ／Ｄ変換器が多数回サンプルした前記複数の画素が受光したことによる受光信号を、前記２重積分型Ａ／Ｄ変換器から受信して格納する受光信号用レジスタ、
    とを更に含むことを特徴とする請求項１１に記載の固体撮像装置。
13. 前記カラム処理回路は、
    前記リセット信号用レジスタから出力されるリセット信号と前記受光信号用レジスタから出力される受光信号の差を求める減算回路
    を更に含むことを特徴とする請求項１２に記載の固体撮像装置。
14. 前記初段デジタル積分器は、
    第１レジスタと、
    該第１レジスタの出力を該第１レジスタの入力に加算する第１加算器と、
    第２レジスタと、
    該第２レジスタの出力を該第２レジスタの入力に加算する第２加算器
    とを備えることを特徴とする請求項１１〜１３のいずれか１項に記載の固体撮像装置。
15. 前記２段目デジタル積分器は、
    前記第２レジスタの出力を入力する第３レジスタと、
    該第３レジスタの出力を該第３レジスタの入力に加算する第３加算器
    とを備えることを特徴とする請求項１４に記載の固体撮像装置。
    
    

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