JPH037426A - ディザ回路 - Google Patents
ディザ回路Info
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- JPH037426A JPH037426A JP1142793A JP14279389A JPH037426A JP H037426 A JPH037426 A JP H037426A JP 1142793 A JP1142793 A JP 1142793A JP 14279389 A JP14279389 A JP 14279389A JP H037426 A JPH037426 A JP H037426A
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- 238000005070 sampling Methods 0.000 claims description 3
- 230000000694 effects Effects 0.000 abstract description 6
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- 238000000034 method Methods 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0634—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale
- H03M1/0636—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the amplitude domain
- H03M1/0639—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the amplitude domain using dither, e.g. using triangular or sawtooth waveforms
- H03M1/0641—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the amplitude domain using dither, e.g. using triangular or sawtooth waveforms the dither being a random signal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディザ回路に係り、特に光ディスク等のディ
ジタル信号を記録情報としてもつ記録媒体の情報再生に
好適なディザ回路に関する。
ジタル信号を記録情報としてもつ記録媒体の情報再生に
好適なディザ回路に関する。
ＣＤプレーヤ等のディジタルオーディオ機器においては
、ＣＤ等の記録媒体に記録されたディジタル信号をアナ
ログ信号に変換してオーディオ再生するためにＤ／Ａ変
換回路が用いられる。
、ＣＤ等の記録媒体に記録されたディジタル信号をアナ
ログ信号に変換してオーディオ再生するためにＤ／Ａ変
換回路が用いられる。
一般に、Ｄ／Ａ変換回路は理想的な変換特性を有すると
は限らない。たいていの場合、変換誤差が生じ、また変
換に伴う量子化雑音が含まれる。
は限らない。たいていの場合、変換誤差が生じ、また変
換に伴う量子化雑音が含まれる。
このようなノイズ成分は再生信号の歪の原因となるため
、ディザ信号をディジタル信号に加える手法が公知であ
る。
、ディザ信号をディジタル信号に加える手法が公知であ
る。
第１１図に従来知られているディザを使用したＤ／Ａ変
換回路の例を示す。この第１１図に示すように、記録媒
体からピックアップされたディジタル信号処理ＬＳ１１
を介してディジタルフィルタ２によりＮ倍のｆ にサン
プリングレートが変換される。次いでＤ／Ａコンバータ
４によりアナログ信号に変換される。
換回路の例を示す。この第１１図に示すように、記録媒
体からピックアップされたディジタル信号処理ＬＳ１１
を介してディジタルフィルタ２によりＮ倍のｆ にサン
プリングレートが変換される。次いでＤ／Ａコンバータ
４によりアナログ信号に変換される。
ディジタルフィルタ２とＤ／Ａコンバータ４の間には加
算器３が介在され、この加算器３でディザ発生装置７か
らのランダムなＭ系列のディザ（ノイズ）を加算してデ
ィジタル信号に重畳させ、量子化雑音の白色化、変換誤
差の抑制が図られている。−旦加えたディザは再び除去
する必要があるので、Ｄ／Ａコンバータ４の後段に減算
器５を置き、ディザ発生装置７からのディザを別のＤ／
Ａコンバータ８によりアナログ信号に変換し、アナログ
信号段階で減算器５によって減算（すなわち除去）する
ようにしている。除去されたアナログ信号はアナログロ
ーパスフィルタ６を介して出力される。アナログローパ
スフィルタ６ ｉｎｋ Ｎ 倍オーバサンプリングした
場合のオーバサンプリング周波数Ｎｆ の信号成分を
カットするためのものである。
算器３が介在され、この加算器３でディザ発生装置７か
らのランダムなＭ系列のディザ（ノイズ）を加算してデ
ィジタル信号に重畳させ、量子化雑音の白色化、変換誤
差の抑制が図られている。−旦加えたディザは再び除去
する必要があるので、Ｄ／Ａコンバータ４の後段に減算
器５を置き、ディザ発生装置７からのディザを別のＤ／
Ａコンバータ８によりアナログ信号に変換し、アナログ
信号段階で減算器５によって減算（すなわち除去）する
ようにしている。除去されたアナログ信号はアナログロ
ーパスフィルタ６を介して出力される。アナログローパ
スフィルタ６ ｉｎｋ Ｎ 倍オーバサンプリングした
場合のオーバサンプリング周波数Ｎｆ の信号成分を
カットするためのものである。
上記従来のＤ／Ａ変換回路において、Ｄ／Ａコンバータ
４は本来信号入力がなければ動作せず、何らスイッチン
グ動作に伴うノイズを発生することはなく、したがって
良好なＳ／Ｎ比特性を有する。しかし、ディザ発生装置
７が゛らのディザ信号は加算器３に対して無信号入力時
であるにもがかわらず、常に一定レベルで出力されつづ
けている。
４は本来信号入力がなければ動作せず、何らスイッチン
グ動作に伴うノイズを発生することはなく、したがって
良好なＳ／Ｎ比特性を有する。しかし、ディザ発生装置
７が゛らのディザ信号は加算器３に対して無信号入力時
であるにもがかわらず、常に一定レベルで出力されつづ
けている。
その結果、混入されるディザ信号により、Ｄ／Ａコンバ
ータ４は不必要にスイッチング動作を行ない、そのスイ
ッチング動作に伴うノイズを発生することとなって、無
信号時のＳ／Ｎ比を悪化させることとなる。この点を解
消するために無信号時の雑音を量子化雑音のみに抑制す
るようにした例が公知である（特公昭６２−２１４２０
号）。
ータ４は不必要にスイッチング動作を行ない、そのスイ
ッチング動作に伴うノイズを発生することとなって、無
信号時のＳ／Ｎ比を悪化させることとなる。この点を解
消するために無信号時の雑音を量子化雑音のみに抑制す
るようにした例が公知である（特公昭６２−２１４２０
号）。
しかしながら、上記公知例においては、雑音の抑制はす
るものの、依然として無信号時の雑音は存在しているわ
けであり、完全にディザ信号の影響が除去されてはいな
い。
るものの、依然として無信号時の雑音は存在しているわ
けであり、完全にディザ信号の影響が除去されてはいな
い。
また、上記課題は、Ｄ／Ａ変換回路のみならず、Ａ／Ｄ
変換回路においても同様であり、量子化誤差の問題とと
もに無信号時におけるディザ信号の影響は無視できない
。
変換回路においても同様であり、量子化誤差の問題とと
もに無信号時におけるディザ信号の影響は無視できない
。
本発明は、無信号時においてディザ信号による雑音の発
生を完全に阻止し、良好なＳ／Ｎ比特性が得られるディ
ザ回路を提供することを目的とする。
生を完全に阻止し、良好なＳ／Ｎ比特性が得られるディ
ザ回路を提供することを目的とする。
上記課題を解決するために、本願第１の発明は、入力信
号にディザ信号を混入する加算器と、この加算器に前記
ディザ信号を出力するディザ発生器と、を備えたディザ
回路において、前記入力信号の信号レベルを検出するレ
ベル検出回路と、前記入力信号レベルがゼロのとき前記
ディザ信号の加算器への入力を停止するディザ制御回路
と、を備えて構成した。
号にディザ信号を混入する加算器と、この加算器に前記
ディザ信号を出力するディザ発生器と、を備えたディザ
回路において、前記入力信号の信号レベルを検出するレ
ベル検出回路と、前記入力信号レベルがゼロのとき前記
ディザ信号の加算器への入力を停止するディザ制御回路
と、を備えて構成した。
第２の発明は、所定の棟木化周波数でサンプリングされ
たディジタル信号中のディジタルノイズを除去するディ
ジタルフィルタと、このディジタルフィルタの出力信号
にディザ信号を混入する加算器と、この加算器に前記デ
ィザ信号を出力するディザ発生器と、前記加算器の出力
信号をアナログ信号に変換するＤ／Ａコンバータと、を
備えたディザ回路において、前記ディジタルフィルタの
出力信号の信号レベルを検出するレベル検出回路と、前
記信号レベルがゼロのとき前記ディザ信号の加算器への
入力を停止するディザ制御回路と、を備えて構成した。
たディジタル信号中のディジタルノイズを除去するディ
ジタルフィルタと、このディジタルフィルタの出力信号
にディザ信号を混入する加算器と、この加算器に前記デ
ィザ信号を出力するディザ発生器と、前記加算器の出力
信号をアナログ信号に変換するＤ／Ａコンバータと、を
備えたディザ回路において、前記ディジタルフィルタの
出力信号の信号レベルを検出するレベル検出回路と、前
記信号レベルがゼロのとき前記ディザ信号の加算器への
入力を停止するディザ制御回路と、を備えて構成した。
第３の発明は、アナログ入力信号にディザ信号を混入す
る加算器と、この加算器に前記ディザ信号を出力するデ
ィザ発生器と、前記加算器の出力信号をディジタル信号
に変換するＡ／Ｄコンバータと、を備えたディザ回路に
おいて、前記アナログ入力信号の信号レベルを検出する
レベル検出回路と、前記アナログ入力信号レベルがゼロ
のとき前記ディザ信号の加算器への入力を停止するディ
ザ制御回路と、を備えて構成した。
る加算器と、この加算器に前記ディザ信号を出力するデ
ィザ発生器と、前記加算器の出力信号をディジタル信号
に変換するＡ／Ｄコンバータと、を備えたディザ回路に
おいて、前記アナログ入力信号の信号レベルを検出する
レベル検出回路と、前記アナログ入力信号レベルがゼロ
のとき前記ディザ信号の加算器への入力を停止するディ
ザ制御回路と、を備えて構成した。
第１発明によれば、レベル検出回路は入力信号の信号レ
ベルを検出する。前記入力信号レベルがゼロのとき（す
なわち、無信号入力時）、ディザ制御回路はディザ信号
の加算器への入力を停止させる。その結果、無信号時に
はディザ信号が混入されず、その量子化雑音が混入する
ことがなく、ディザ信号に伴う雑音の発生を阻止するこ
とが可能となる。
ベルを検出する。前記入力信号レベルがゼロのとき（す
なわち、無信号入力時）、ディザ制御回路はディザ信号
の加算器への入力を停止させる。その結果、無信号時に
はディザ信号が混入されず、その量子化雑音が混入する
ことがなく、ディザ信号に伴う雑音の発生を阻止するこ
とが可能となる。
第２の発明によれば、レベル検出回路はディジタルフィ
ルタ出力信号の信号レベルを検出する。
ルタ出力信号の信号レベルを検出する。
前記入力信号レベルがゼロのとき、ディザ制御回路はデ
ィザ信号の加算器への入力を停止させる。
ィザ信号の加算器への入力を停止させる。
その結果、無信号時にはディザ信号が混入されず、その
量子化雑音が混入することもなければ、Ｄ／Ａコンバー
タが不要なスイッチング動作を行うことがなく、ディザ
信号に伴う雑音の発生を阻止することが可能となる。
量子化雑音が混入することもなければ、Ｄ／Ａコンバー
タが不要なスイッチング動作を行うことがなく、ディザ
信号に伴う雑音の発生を阻止することが可能となる。
第３の発明によれば、アナログ入力信号の信号レベルを
検出する。前記入力信号レベルがゼロのとき、ディザ制
御回路はディザ信号の加算器への入力を停止させる。そ
の結果、無信号時にはディザ信号が混入されず、その量
子化、雑音が混入することがなく、ディザ信号に伴う雑
音の発生を阻止することが可能となる。
検出する。前記入力信号レベルがゼロのとき、ディザ制
御回路はディザ信号の加算器への入力を停止させる。そ
の結果、無信号時にはディザ信号が混入されず、その量
子化、雑音が混入することがなく、ディザ信号に伴う雑
音の発生を阻止することが可能となる。
次に本発明の実施例を図面に基づいて説明する。
第１実施例
第１図に本発明の第１実施例を示す。この第１図におい
て第１０図と重複する部分には同一の符号を附してその
詳細な説明は省略する。
て第１０図と重複する部分には同一の符号を附してその
詳細な説明は省略する。
第１図において第１０図と異なる部分は、ディジタルフ
ィルタ２の出力信号の信号レベルを検出するレベル検出
回路１１と、このレベル検出回路１１により無信号状態
が検出されたとき、ディザ発生装置７の動作を停止させ
てディザ信号の発生を禁止するディザ制御回路１２を設
けた点である。
ィルタ２の出力信号の信号レベルを検出するレベル検出
回路１１と、このレベル検出回路１１により無信号状態
が検出されたとき、ディザ発生装置７の動作を停止させ
てディザ信号の発生を禁止するディザ制御回路１２を設
けた点である。
次に動作を説明する。
第２図に示すように、ディジタルフィルタ２の出力信号
、すなわち音楽信号Ｍが入力されている状態ではディザ
制御回路１２から出力されるディザ制御信号Ｃが“Ｈ”
レベルとなり、ディザＤＴＩ！ 発生装置７はディザ信号Ｖ を発生し、加算器ＤＴＩ
＋ ３に出力する。
、すなわち音楽信号Ｍが入力されている状態ではディザ
制御回路１２から出力されるディザ制御信号Ｃが“Ｈ”
レベルとなり、ディザＤＴＩ！ 発生装置７はディザ信号Ｖ を発生し、加算器ＤＴＩ
＋ ３に出力する。
しかし、音楽信号Ｍがなくなり、無信号時になると、デ
ィザ制御信号ＣＤＴＩＩが“Ｌ″レベルなり、ディザ発
生装置７はＯＦＦ状態となるので、ディザ信号Ｖ の
出力が停止する。その結果、ＴＩＩ 加算器３にはディジタルフィルタ２およびディザ発生装
置７のいずれからも信号（ないしは雑音）が入力されず
、したがってＤ／Ａコンバータ４は動作しない。よって
、ディザ信号Ｖ による影Ｔ１１ 響を完全に除去することができ、出力端子１０における
Ｓ／Ｎ比が高くなる。
ィザ制御信号ＣＤＴＩＩが“Ｌ″レベルなり、ディザ発
生装置７はＯＦＦ状態となるので、ディザ信号Ｖ の
出力が停止する。その結果、ＴＩＩ 加算器３にはディジタルフィルタ２およびディザ発生装
置７のいずれからも信号（ないしは雑音）が入力されず
、したがってＤ／Ａコンバータ４は動作しない。よって
、ディザ信号Ｖ による影Ｔ１１ 響を完全に除去することができ、出力端子１０における
Ｓ／Ｎ比が高くなる。
第２実施例
第３図に本発明の第２実施例を示す。
この第２実施例は、ディザ信号Ｖ の制御をＴ１１
第１図のようにディザ発生装置７自体の動作をＯＮ・Ｏ
ＦＦさせて行なうのではなく、加算器３とディザ発生装
置７との間におよび減算器５とＤ／Ａコンバータ８との
間にディザ制御信号ＣによってＯＮ・ＯＦＦするスイッ
チ手段Ｔｌ１ １３．１４を介在させ、ディザ発生装置７からのディザ
信号Ｖ の伝達を制御するようにしたちＴ１１ のである。したがって、本実施例の場合、ディザ発生装
置７はディザ信号Ｖ を常時出力していＤＴＩ＋ る。他の構成は第１図と同様である。
ＦＦさせて行なうのではなく、加算器３とディザ発生装
置７との間におよび減算器５とＤ／Ａコンバータ８との
間にディザ制御信号ＣによってＯＮ・ＯＦＦするスイッ
チ手段Ｔｌ１ １３．１４を介在させ、ディザ発生装置７からのディザ
信号Ｖ の伝達を制御するようにしたちＴ１１ のである。したがって、本実施例の場合、ディザ発生装
置７はディザ信号Ｖ を常時出力していＤＴＩ＋ る。他の構成は第１図と同様である。
本実施例によれば、音楽信号Ｍの無信号時と有信号時と
の切換り時点において、第１実施例のようにその都度デ
ィザ発生装置７の起動・停止を行うことがないのでディ
ザ信号Ｖ の混入時の立Ｔ１１ 上りが円滑に行われる。
の切換り時点において、第１実施例のようにその都度デ
ィザ発生装置７の起動・停止を行うことがないのでディ
ザ信号Ｖ の混入時の立Ｔ１１ 上りが円滑に行われる。
第３実施例
第４図に本発明の第３実施例を示す。
この実施例は、従来のディジタル・アナログ変換回路（
第９図）および第１実施例（第１図）において、ディジ
タル信号をアナログ信号に変換するために必要な本来の
Ｄ／Ａコンバータ４以外にディザを除去するためのＤ／
Ａコンバータ８が必要となる点を改良し、簡単な構成で
ディザを完全に除去し、正しく原信号を再生しうるＤ／
Ａ変換回路を提供するために、ディザ発生装置として、
正弦波ディザ発生装置９を用い、第９図のような減算器
５、Ｄ／Ａコンバータ８を除去したディジタル・アナロ
グ変換回路に本発明を適用したものである。
第９図）および第１実施例（第１図）において、ディジ
タル信号をアナログ信号に変換するために必要な本来の
Ｄ／Ａコンバータ４以外にディザを除去するためのＤ／
Ａコンバータ８が必要となる点を改良し、簡単な構成で
ディザを完全に除去し、正しく原信号を再生しうるＤ／
Ａ変換回路を提供するために、ディザ発生装置として、
正弦波ディザ発生装置９を用い、第９図のような減算器
５、Ｄ／Ａコンバータ８を除去したディジタル・アナロ
グ変換回路に本発明を適用したものである。
すなわち、第１図や第９図のようにＤ／Ａコンバータ４
以外にＤ／Ａコンバータ８を用いることは１．Ｄ ／
Ａ変換回路の回路構成を大型化し、かつｍｈｔ化するこ
ととなる。また、特性面においてはＤ／Ａコンバータ４
とＤ／Ａコンバータ８との変換特性に差があった場合に
、完全にディザを除去することができず、ノイズを含ん
だ信号を再生してしまうおそれがあり、この点を改良し
たものである。
以外にＤ／Ａコンバータ８を用いることは１．Ｄ ／
Ａ変換回路の回路構成を大型化し、かつｍｈｔ化するこ
ととなる。また、特性面においてはＤ／Ａコンバータ４
とＤ／Ａコンバータ８との変換特性に差があった場合に
、完全にディザを除去することができず、ノイズを含ん
だ信号を再生してしまうおそれがあり、この点を改良し
たものである。
第４図において、信号処理ＬＳＩＩから出力されたディ
ジタル信号はディジタルフィルタ２に入力される。
ジタル信号はディジタルフィルタ２に入力される。
ディジタルフィルタ２ではＮ倍オーバサンプリングする
ことによりディジタル信号に含まれる折り返し雑音や量
子化雑音等を可聴周波数帯域外にシフトさせ、その出力
を加算器３に出力する。また、ディジタルフィルタ２の
出力信号はレベル検出回路１１に出力される。ここで、
第５図にオーバサンプリングの場合の周波数スペクトル
図を示す。この例では、サンプリング周波数ｆ の８倍
（すなわち、Ｎ−８）のオーバサンプリング周波数Ｆ
を用いた例を示している。
ことによりディジタル信号に含まれる折り返し雑音や量
子化雑音等を可聴周波数帯域外にシフトさせ、その出力
を加算器３に出力する。また、ディジタルフィルタ２の
出力信号はレベル検出回路１１に出力される。ここで、
第５図にオーバサンプリングの場合の周波数スペクトル
図を示す。この例では、サンプリング周波数ｆ の８倍
（すなわち、Ｎ−８）のオーバサンプリング周波数Ｆ
を用いた例を示している。
一方、正弦波ディザ発生装置９からは正弦波ディザ信号
が加算器３に出力される。ここで、正弦波ディザ信号は
、第５図に示すように、例えば３．２ｆ （−０，４
Ｆ ）のような周波数で与Ｓ えられる。このディザ周波数は、第５図かられがるよう
に、可聴帯域外でなおかつ、折り返し雑音で急峻な減衰
特性をもつローパスフィルタを作ることは困難が多いた
め、比較的ローパスフィルタの減衰カーブがなたらがで
よいように可聴周波数帯域外でなおかつ１・Ｎｆ に
なるべく近い周波Ｓ 数に選択するのが実用上好ましい。このような特性をも
つ正弦波ディザ信号は、加算器３においてディジタルフ
ィルタ２からの出力と加算される。
が加算器３に出力される。ここで、正弦波ディザ信号は
、第５図に示すように、例えば３．２ｆ （−０，４
Ｆ ）のような周波数で与Ｓ えられる。このディザ周波数は、第５図かられがるよう
に、可聴帯域外でなおかつ、折り返し雑音で急峻な減衰
特性をもつローパスフィルタを作ることは困難が多いた
め、比較的ローパスフィルタの減衰カーブがなたらがで
よいように可聴周波数帯域外でなおかつ１・Ｎｆ に
なるべく近い周波Ｓ 数に選択するのが実用上好ましい。このような特性をも
つ正弦波ディザ信号は、加算器３においてディジタルフ
ィルタ２からの出力と加算される。
ただし、ディジタルフィルタ２の出力信号の無信号時に
おいては、レベル検出回路１１の検出信号によりディザ
制御回路１２からディザ制御信号Ｃが正弦波ディザ発生
装置９に出力され、第Ｔ１１ ２図に示すように正弦波ディザ発生装置９の動作が停止
し、ディザ信号■ は加算器３に出力さＤＴＩ＋ れない。よって、無信号時にはディザ信号ＶＤＴＩＩハ
Ｄ ／ Ａコンバータ４に対し、何ら影響を与えない。
おいては、レベル検出回路１１の検出信号によりディザ
制御回路１２からディザ制御信号Ｃが正弦波ディザ発生
装置９に出力され、第Ｔ１１ ２図に示すように正弦波ディザ発生装置９の動作が停止
し、ディザ信号■ は加算器３に出力さＤＴＩ＋ れない。よって、無信号時にはディザ信号ＶＤＴＩＩハ
Ｄ ／ Ａコンバータ４に対し、何ら影響を与えない。
加算されたディジタル信号は、ディジタルフィルタ２か
らのディジタル信号にディザ信号が合成された状態とな
り、Ｄ／Ａコンバータ４に入力される。
らのディジタル信号にディザ信号が合成された状態とな
り、Ｄ／Ａコンバータ４に入力される。
Ｄ／Ａコンバータ４においては入力された合成ディジタ
ル信号をアナログ信号に変換する。
ル信号をアナログ信号に変換する。
Ｄ／Ａ変換の回路構成は問わない。このＤ／Ａ変換に際
し、変換すべきディジタル信号には正弦波ディザ信号が
含まれているため、固定点に変換誤りが生じることがな
く、Ｄ／Ａコンバータ４の変換誤差は分散、平均化され
るため全体としてのＤ／Ａ変換は変換誤差の低減された
ものとなる。
し、変換すべきディジタル信号には正弦波ディザ信号が
含まれているため、固定点に変換誤りが生じることがな
く、Ｄ／Ａコンバータ４の変換誤差は分散、平均化され
るため全体としてのＤ／Ａ変換は変換誤差の低減された
ものとなる。
かくして変換されたアナログ信号はローパスフィルタに
入力され、不要成分である高域ノイズが除去され、出力
端子１０から原波形が出力される。
入力され、不要成分である高域ノイズが除去され、出力
端子１０から原波形が出力される。
ここで、ローパスフィルタは第５図に示す特性を有し、
正弦波ディザ信号は３，２ｆ に選択されているため、
Ｄ／Ａコンバータ４の出力アナログ信号に含まれている
正弦波ディザ信号はローパスフィルタにより除去される
。したがって、従来のように、加算したのと同じディザ
信号を減算処理によって除去する必要がなく、簡単に除
去することができる。よって、第１０図のようなり／Ａ
コンバータ８、減算器５は不要となる。
正弦波ディザ信号は３，２ｆ に選択されているため、
Ｄ／Ａコンバータ４の出力アナログ信号に含まれている
正弦波ディザ信号はローパスフィルタにより除去される
。したがって、従来のように、加算したのと同じディザ
信号を減算処理によって除去する必要がなく、簡単に除
去することができる。よって、第１０図のようなり／Ａ
コンバータ８、減算器５は不要となる。
以上のように、本実施例によれば、適当な周波数に選択
された正弦波ディザ信号を加算するだけで、正しく Ｄ
／Ａ変換でき、その場合のディザ信号の減算をローパス
フィルタのみで行うことができるため、回路構成を単純
化することができ、特性面、コスト面で有利なものとな
る。また、正弦波ディザ信号は、その周波数が可変であ
り、ローパスフィルタの減衰カーブに合せて調整するの
みて特に急峻な減衰特性を有するローパスフィルタを用
いる必要がないことからローパスフィルタ自体の構成の
簡素化ならびに回路全体のコンパクト化が可能となる。
された正弦波ディザ信号を加算するだけで、正しく Ｄ
／Ａ変換でき、その場合のディザ信号の減算をローパス
フィルタのみで行うことができるため、回路構成を単純
化することができ、特性面、コスト面で有利なものとな
る。また、正弦波ディザ信号は、その周波数が可変であ
り、ローパスフィルタの減衰カーブに合せて調整するの
みて特に急峻な減衰特性を有するローパスフィルタを用
いる必要がないことからローパスフィルタ自体の構成の
簡素化ならびに回路全体のコンパクト化が可能となる。
加えて、無信号時におけるディザ信号Ｖ によるＳ／
Ｎ比の劣化を防止できる。
Ｎ比の劣化を防止できる。
Ｔ１１
第４実施例
次に、第６図に本発明の第４実施例を示す。この実施例
は、第４図におけるディジタルフィルタ２、加算器３、
および正弦波ディザ発生装置９をＬＳＩ内に内蔵させて
１チツプ化したものである。
は、第４図におけるディジタルフィルタ２、加算器３、
および正弦波ディザ発生装置９をＬＳＩ内に内蔵させて
１チツプ化したものである。
このように、１つのＬＳＩ内に内蔵させることにより、
汎用化することができ、既存のＤ／Ａ変換器に適用して
改良化を図ることが容易となる。また、正弦波ディザ発
生装置９のディザ周波数を調整可能な構成としておくこ
とにより、任意のＤ／Ａ変換器に用いることができ、使
用に当っての自由度を増すことが可能となる。
汎用化することができ、既存のＤ／Ａ変換器に適用して
改良化を図ることが容易となる。また、正弦波ディザ発
生装置９のディザ周波数を調整可能な構成としておくこ
とにより、任意のＤ／Ａ変換器に用いることができ、使
用に当っての自由度を増すことが可能となる。
なお、上記各実施例においてはディザ信号を正弦波ノイ
ズとしたが、三角波ノイズとしても同等の効果が得られ
る。要は周期関数で表わされる信号を用いることである
。
ズとしたが、三角波ノイズとしても同等の効果が得られ
る。要は周期関数で表わされる信号を用いることである
。
また、ディザ信号の減算は単なるアナログローパスフィ
ルタとしたが、可聴帯域は通過させディザ信号を減衰さ
せるフィルタであればどのようなフィルタを使用しても
良いのはもちろんである。
ルタとしたが、可聴帯域は通過させディザ信号を減衰さ
せるフィルタであればどのようなフィルタを使用しても
良いのはもちろんである。
第５実施例
第７図に本発明の第５実施例を示す。
この第５実施例は、第２実施例（第３図）と同様に正弦
波ディザ発生装置９と加算器３との間にディザ制御信号
Ｃによって０Ｎ−ＯＦＦ制御ＴＩＩ されるスイッチ手段１３を介在させ、正弦波ディザ発生
装置９自体をＯＮ・ＯＦＦ動作させるのではなく、ディ
ザ信号Ｖ の伝達を制御するようＤＴｌｌ にしたものである。その他の構成は第４図と同様である
。
波ディザ発生装置９と加算器３との間にディザ制御信号
Ｃによって０Ｎ−ＯＦＦ制御ＴＩＩ されるスイッチ手段１３を介在させ、正弦波ディザ発生
装置９自体をＯＮ・ＯＦＦ動作させるのではなく、ディ
ザ信号Ｖ の伝達を制御するようＤＴｌｌ にしたものである。その他の構成は第４図と同様である
。
第６実施例
第８図に本発明の第６実施例を示す。
この第６実施例は入力ディジタル信号のオーバフロ一対
策としてアッテネータを用いたディジタル・アナログ変
換回路に本発明を適用した例である。
策としてアッテネータを用いたディジタル・アナログ変
換回路に本発明を適用した例である。
すなわち、ディザ法を用いた場合、入力ディジタル信号
のオーバフロー時にディザ信号を加算した分だけ再生シ
ステムのヘッドルームを越えてしまう点が問題となる。
のオーバフロー時にディザ信号を加算した分だけ再生シ
ステムのヘッドルームを越えてしまう点が問題となる。
具体的には、第９図（ａ）に示すように、入力信号ＶＩ
ｎ自体がオーバフローレベルＬｏＦにあるとき、これに
ディザ信号”ＤＴｌｌを加算すると当該ディザ信号Ｖ
のレベルデイＤＴ＋！ ザレベルＬ 分だけオーバフローしてしまうこＴ１１ とになる。この実施例は、簡単な構成でオーバフロー時
に波形歪が生じることのないディザ装置を備えたディジ
タル・アナログ変換回路を提供するべく、加算器３との
間にアッテネータ１４を設け、この構成に本発明を゛適
用したものである。
ｎ自体がオーバフローレベルＬｏＦにあるとき、これに
ディザ信号”ＤＴｌｌを加算すると当該ディザ信号Ｖ
のレベルデイＤＴ＋！ ザレベルＬ 分だけオーバフローしてしまうこＴ１１ とになる。この実施例は、簡単な構成でオーバフロー時
に波形歪が生じることのないディザ装置を備えたディジ
タル・アナログ変換回路を提供するべく、加算器３との
間にアッテネータ１４を設け、この構成に本発明を゛適
用したものである。
すなわち、アッテネータ１４は、第２図（ｂ）に示すよ
うに、ディジタルフィルタ２からの入力信号Ｖ のレベ
ルをディザレベルＬ 分だけ低Ｉｎ
ＤＴｌｌ減させたアッテネーションレベルＬ
にする。
うに、ディジタルフィルタ２からの入力信号Ｖ のレベ
ルをディザレベルＬ 分だけ低Ｉｎ
ＤＴｌｌ減させたアッテネーションレベルＬ
にする。
ＴＴ
その結果、加算器３においてディザ発生装置７からのデ
ィザ信号Ｖ が加算されてもＤ／ＡコンＤＴ１１ バーク４に入力される際にオーバフローが生じることが
ない。このアッテネーシヨンは、入力信号Ｖ１ｎ全体に
かけられるもので、局部的にクリップするものではない
から信号の波形歪を引き起すことはない。
ィザ信号Ｖ が加算されてもＤ／ＡコンＤＴ１１ バーク４に入力される際にオーバフローが生じることが
ない。このアッテネーシヨンは、入力信号Ｖ１ｎ全体に
かけられるもので、局部的にクリップするものではない
から信号の波形歪を引き起すことはない。
この場合において、無信号時には正弦波ディザ発生装置
９のディザ信号Ｖ の出力をレベル検ＤＴＩ＋ 出回路１１により禁止するため、無信号時のディザ信号
Ｖ による影響を排除できるため、ＴＨ ３／Ｎ比を向上しつる。
９のディザ信号Ｖ の出力をレベル検ＤＴＩ＋ 出回路１１により禁止するため、無信号時のディザ信号
Ｖ による影響を排除できるため、ＴＨ ３／Ｎ比を向上しつる。
第７実施例
第１０図に本発明の第７実施例を示す。この実施例は、
本発明をＡ／Ｄ変換回路に適用したものである。
本発明をＡ／Ｄ変換回路に適用したものである。
第１０図において、アナログ入力信号ｖＡが入力される
と、そのアナログ入力信号ＶＡには加算器３において正
弦波ディザ発生装置９からのディザ信号Ｖ が混入さ
れる。その信号はＡ／ＤコＴ１１ ンバータ１５によりディジタル量に変換され、ディジタ
ル出力信号ＶＤとして出力される。いま、アナログ入力
信号ＶＡがゼロレベル（無信号時）になると、この状態
はレベル検出回路１１により検出される。その検出信号
によりディザ制御回路には制御信号Ｃを出力し、正弦波
ディザ発生ＤＴＩ＋ 装置９からのディザ信号Ｖ の出力を停止させＤＴＩ
＋ る。このようにして、無信号時においてはディザ信号Ｖ
を混入しないので不要なノイズの発生Ｔ１１ を素子でき、Ｓ／Ｎ比の向上が可能である。
と、そのアナログ入力信号ＶＡには加算器３において正
弦波ディザ発生装置９からのディザ信号Ｖ が混入さ
れる。その信号はＡ／ＤコＴ１１ ンバータ１５によりディジタル量に変換され、ディジタ
ル出力信号ＶＤとして出力される。いま、アナログ入力
信号ＶＡがゼロレベル（無信号時）になると、この状態
はレベル検出回路１１により検出される。その検出信号
によりディザ制御回路には制御信号Ｃを出力し、正弦波
ディザ発生ＤＴＩ＋ 装置９からのディザ信号Ｖ の出力を停止させＤＴＩ
＋ る。このようにして、無信号時においてはディザ信号Ｖ
を混入しないので不要なノイズの発生Ｔ１１ を素子でき、Ｓ／Ｎ比の向上が可能である。
なお、この実施例に限らず、第１図〜第９図に示す実施
例におけるＤ／Ａコンバータ４等をＡ／Ｄコンバータに
転用しても適用が可能であり、本発明の範囲に属するも
のであるとは明らかである。
例におけるＤ／Ａコンバータ４等をＡ／Ｄコンバータに
転用しても適用が可能であり、本発明の範囲に属するも
のであるとは明らかである。
以上の通り、本発明によれば、無信号時にディザ信号の
混入を禁止するため、Ｄ／Ａコンバータにおいて不要な
スイッチング動作を引き起すことがなく、ディザ信号に
よるＳ／Ｎ比への影響を完全に阻止できる。
混入を禁止するため、Ｄ／Ａコンバータにおいて不要な
スイッチング動作を引き起すことがなく、ディザ信号に
よるＳ／Ｎ比への影響を完全に阻止できる。
第１図は本発明の第１実施例のブロック図、第２図は各
部の動作波形図、 第３図は本発明の第２実施例のブロック図、第４図は本
発明の第３実施例のブロック図、第５図はオーバサンプ
リングの説明図、第６図は本発明の第４実施例の説明図
、第７図は本発明の第５実施例の説明図、第８図は本発
明の第６実施例の説明図、第９図はオーバフローの説明
図、 第１０図は本発明の第７実施例の説明図、第１１図は従
来のＤ／Ａ変換回路のブロック図である。 １・・・信号処理ＬＳＩ ２・・・ディジタルフィルタ ３・・・加算器 ４・・・Ｄ／Ａコンバータ ６・・・ローパスフィルタ ９・・・正弦波ディザ発生装置 １０・・・出力端子 １１・・・レベル検出回路 １２・・・ディザ制御回路 １３・・・スイッチ手段 １４・・・アッテネータ
部の動作波形図、 第３図は本発明の第２実施例のブロック図、第４図は本
発明の第３実施例のブロック図、第５図はオーバサンプ
リングの説明図、第６図は本発明の第４実施例の説明図
、第７図は本発明の第５実施例の説明図、第８図は本発
明の第６実施例の説明図、第９図はオーバフローの説明
図、 第１０図は本発明の第７実施例の説明図、第１１図は従
来のＤ／Ａ変換回路のブロック図である。 １・・・信号処理ＬＳＩ ２・・・ディジタルフィルタ ３・・・加算器 ４・・・Ｄ／Ａコンバータ ６・・・ローパスフィルタ ９・・・正弦波ディザ発生装置 １０・・・出力端子 １１・・・レベル検出回路 １２・・・ディザ制御回路 １３・・・スイッチ手段 １４・・・アッテネータ
Claims (1)
- 【特許請求の範囲】 １、入力信号にディザ信号を混入する加算器と、この加
算器に前記ディザ信号を出力するディザ発生器と、を備
えたディザ回路において、前記入力信号の信号レベルを
検出するレベル検出回路と、 前記入力信号レベルがゼロのとき前記ディザ信号の加算
器への入力を停止するディザ制御回路と、を備えたこと
を特徴とするディザ回路。 ２、所定の標本化周波数でサンプリングされたディジタ
ル信号中のディジタルノイズを除去するディジタルフィ
ルタと、このディジタルフィルタの出力信号にディザ信
号を混入する加算器と、この加算器に前記ディザ信号を
出力するディザ発生器と、前記加算器の出力信号をアナ
ログ信号に変換するＤ／Ａコンバータと、を備えたディ
ザ回路において、 前記ディジタルフィルタの出力信号の信号レベルを検出
するレベル検出回路と、 前記信号レベルがゼロのとき前記ディザ信号の加算器へ
の入力を停止するディザ制御回路と、を備えたことを特
徴とするディザ回路。 ３、アナログ入力信号にディザ信号を混入する加算器と
、この加算器に前記ディザ信号を出力するディザ発生器
と、前記加算器の出力信号をディジタル信号に変換する
Ａ／Ｄコンバータと、を備えたディザ回路において、 前記アナログ入力信号の信号レベルを検出するレベル検
出回路と、 前記アナログ入力信号レベルがゼロのとき前記ディザ信
号の加算器への入力を停止するディザ制御回路と、を備
えたことを特徴とするディザ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1142793A JP2801644B2 (ja) | 1989-06-05 | 1989-06-05 | ディザ回路 |
| US07/440,175 US4937576A (en) | 1989-06-05 | 1989-11-22 | Dither circuit responsive to zero input signal level |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1142793A JP2801644B2 (ja) | 1989-06-05 | 1989-06-05 | ディザ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH037426A true JPH037426A (ja) | 1991-01-14 |
| JP2801644B2 JP2801644B2 (ja) | 1998-09-21 |
Family
ID=15323745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1142793A Expired - Fee Related JP2801644B2 (ja) | 1989-06-05 | 1989-06-05 | ディザ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4937576A (ja) |
| JP (1) | JP2801644B2 (ja) |
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- 1989-06-05 JP JP1142793A patent/JP2801644B2/ja not_active Expired - Fee Related
- 1989-11-22 US US07/440,175 patent/US4937576A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2801644B2 (ja) | 1998-09-21 |
| US4937576A (en) | 1990-06-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |