JP2011024190A - 分解能の低コストでの改善および低雑音信号の雑音の低減 - Google Patents

Abstract

【課題】アナログ／デジタル変換回路内の低雑音信号の分解能を改善するシステムおよび方法を提供すること。
【解決手段】Ａ／Ｄ変換回路の信号処理回路に接続されるとアナログ入力電圧信号に疑似雑音を追加する、簡単で低コストの疑似雑音生成回路が開示される。追加の疑似雑音は、後の変換処理動作でオーバーサンプリングおよび加算または平均化が使用されるとき、アナログ／デジタル変換の分解能を改善するのに有益である。この回路は、少なくとも２つの並列分岐で構成された複数の抵抗から構成される。各分岐には、個々に切替え可能な電圧源出力が接続される。その結果得られるアナログ電圧は、オンになった切替え可能な電圧源出力の組合せおよび電圧出力が印加される分岐に応じて、これらの分岐に対する共通の終端点で測定することができる。時間が経つにつれて、オンになった切替え可能な電圧源出力の組合せを変化させることによって、知られているアナログ疑似雑音信号が生成される。
【選択図】図１

Description

政府の権益
本明細書に記載の発明は、米国海軍に対する米国政府の契約第Ｎ０００３０−０８−Ｃ−００１０に基づく業務の実行においてなされた。政府は、本発明の一部に対する権利を有することができる。

Ａ／Ｄ変換器の無雑音コード分解能とは、それを超えると個々のコードを明瞭に分解することができなくなる分解能のビット数である。言い換えれば、これは本質的に、入力による雑音のための分解能の損失を補正した後に実際に利用可能なデジタルコードレベルの数である。別の言い方をすれば、これは、変換中に追加された雑音のために互いに区別できないとしてデジタルコードが一緒にまとめられる程度であり、量子化雑音と呼ばれる。

この分解能の損失に対処するために、デジタル出力信号の平均化を使用することができる。平均化は、十分な数のデジタル出力サンプルを収集することによって、雑音分解能を決定するサンプリングされた出力の分布がますます厳密に規定されるようになるので効果的である。その効果は、より少ないサンプルの分布と比較すると、高さの増大およびサンプリングされた出力の分布のくびれた部分の狭まりとして見ることができる。これにより、分布の標準偏差が減少し、したがって無雑音コード分解能が減少する。

しかし、分布を発展させるには、得られる信号の変動性が最小レベルでなければならない。これは、矛盾した要件を招く。Ａ／Ｄ変換器の分解能を引き上げるには、デジタル平均化を使用することができるが、この技法には、信号の雑音を実際に最小レベルにする必要が伴う。適切な雑音信号が利用可能でない場合、雑音信号または同じ結果を与えるものを意図的に生成しなければならない。

一般的な雑音信号は１つの可能性であるが、ほとんどの場合、回路のうちのＡ／Ｄ変換器より前の回路段でフィルタリングされているために選択されないことが多く、または不十分な雑音レベルである。白色雑音は別の選択肢であるが、かなりの回路を追加することなく導入するのが非常に厄介であり、欠点を有する。

本発明は、アナログ／デジタル変換器の分解能を改善する回路および方法を提供する。この方法では、アナログ繰返し可能確定信号を、アナログ入力電圧信号と故意に加算してから、加算された信号をアナログデジタル変換器に渡す。アナログ繰返し可能確定信号は、少なくとも２つの回路分岐を構成する複数の抵抗と共通の接続点とを含む回路によって生成される。この共通の接続点は、電流加算抵抗を通って接地接続に接続される。共通の接続点は、増幅器入力で信号処理回路に接続される。最後に、２つ以上の回路分岐は、複数の切替え可能な電圧源出力に接続される。

本発明の一態様では、複数の切替え可能な電圧源出力は、様々な組合せでオンおよびオフに切り替えられる。繰返し確定信号出力ノードとも呼ばれる共通の接続点では、電圧は、オンに切り替えられる切替え可能な電圧源出力の組合せ、およびこの電圧が印加される回路分岐に応じて変動する。この確定的な変動する電圧は、アナログ入力信号も受け取っている信号処理増幅器入力に確定信号出力ノードを接続することによって、アナログ入力電圧信号に追加される。

本発明の別の態様では、３つの切替え可能な電圧源出力が含まれる。これらの３つの電圧源出力に対して、８つの可能な切替えの組合せが存在する。８つの可能な組合せをそれぞれ実行してから、任意の組合せを２回目に繰り返す。さらなる改良形態では、組合せのこのシーケンスを周期的に繰り返すことによって、知られている周期的な疑似雑音信号が、アナログ／デジタル変換器の信号処理回路で利用可能になる。

前述の繰返し確定信号生成回路を信号処理回路の増幅器入力に接続すると、アナログ確定信号がＡ／Ｄ変換器回路の信号処理回路で利用可能になる。生成された確定信号をアナログ入力電圧信号に追加し、その結果得られるデジタル出力信号をオーバーサンプリングおよび平均化することで、アナログ／デジタル変換器の分解能を増大させることができる。データ平均化周期より短い適当な周期の繰返し率で繰返し確定信号を追加することによって、これを完全にフィルタリングすることができ、また導入されるあらゆる直流オフセットが知られており、取り去ることができる。

本発明の好ましい実施形態および代替実施形態について、次の図面を参照して以下に詳細に説明する。

本発明の一実施形態によって形成される繰返し確定信号加算を有するアナログ／デジタル信号変換回路の電気的流れ図である。 繰返し確定信号加算をアナログ／デジタル変換器に提供する回路の回路図である。 本発明の一実施形態によって形成される繰返し確定信号生成回路の回路図である。 図４−１〜８は図３に示す回路の可能な切替え構成を表示する図である。 図４の切替え可能な電圧源出力の組合せのシーケンスに対する図３内の繰返し確定信号生成回路からのアナログ電圧出力信号を示す図である。 繰返し確定信号生成回路と、繰返し確定信号をアナログ電圧入力信号に追加するアナログ信号処理回路とを含む温度監視回路の回路図である。

図１は、繰返し確定加算を含むアナログ／デジタル（Ａ／Ｄ）信号変換回路の機能動作の電気的流れ図を示す。第１に、アナログ信号加算ステップ２４−１で、アナログ繰返し確定信号３４がアナログ入力電圧信号２８に追加される。アナログ信号加算ステップ２４−１の出力は、強化された繰返し確定センサ信号１６であり、センサ信号１６はＡ／Ｄ信号変換ステップ２２−１に送達され、したがってデジタル出力電圧信号３２を生成する。オーバーサンプル＆平均ブロック３５（図２の処理装置２５）で、オーバーサンプリングおよび平均化または追加などのデジタル後処理装置動作３５をデジタル出力電圧信号３２に適用して、追加されたアナログ繰返し確定信号３４を利用する。生成されたアナログ繰返し確定信号３４をアナログ入力電圧信号２８に追加し、その結果得られるデジタル出力信号３２をオーバーサンプリングおよび平均化することで、アナログ／デジタル変換ステップ２２−１の分解能を増大させることができる。

図２は、Ａ／Ｄ変換回路２０を示す。この実施形態では、回路２０は、Ａ／Ｄ変換器２２と、アナログ信号処理回路２４と、処理装置２５と、センサ２６と、繰返し確定信号生成回路４５とを含む温度監視回路である。センサ２６は、アナログ信号処理回路２４によってＡ／Ｄ変換器２２に接続される。センサ２６はアナログ入力電圧信号２８を出力し、アナログ入力電圧信号２８は信号処理回路２４に送達される。信号処理回路２４は、疑似雑音が強化されたセンサ信号１６を出力し、センサ信号１６はＡ／Ｄ変換器２２に送達される。Ａ／Ｄ変換器２２はデジタル出力電圧信号３２を出力し、デジタル出力電圧信号３２は処理装置２５に送達される。繰返し確定信号生成回路４５は、アナログ繰返し確定信号３４をアナログ信号処理回路２４に提供する。

一実施形態では、信号処理回路２４は、容量性フィルタ３６と、動作増幅器３８と、フィードバック抵抗４０と、複数の回路抵抗４２−１、４２−２、４２−３と、基準電圧源４４と、接地接続４６とを含む。動作増幅器３８は、正入力ポート３８−１と、負入力ポート３８−２と、出力ポート３８−３とを含む。

この実施形態では、アナログ信号処理回路２４の電気構成要素は、アナログ信号処理の当業者には一般的な形で接続される。これは、次の電気構成要素接続を含めて、差動動作増幅器フィルタおよび増幅回路を構築することを含む。容量性フィルタ３６はアナログ信号処理回路２４の入力の両端間に接続され、一方の脚部はセンサ２６の出力に、他方の脚部は接地接続４６に接続される。動作増幅器の出力ポート３８−３は、Ａ／Ｄ変換器２２の入力に接続される。フィードバック抵抗４０は、動作増幅器の負入力ポート３８−２および動作増幅器の出力ポート３８−３の両端間に接続される。動作増幅器の負入力ポート３８−２は、回路抵抗４２−１によって接地接続４６から分離され、また回路抵抗４２−２によって基準電圧源４４から分離される。動作増幅器の正入力ポート３８−１は、センサ２６の出力に接続され、回路抵抗４２−３によって基準電圧源４４から分離される。

アナログ信号処理回路２４は、差動動作増幅器の信号処理回路であり、センサ２６から受け取ったアナログ入力電圧信号２８をフィルタリングして増幅してから、それをＡ／Ｄ変換器２２の入力に送達する。アナログ信号処理回路２４は、本発明の趣旨からそれることなく、同じフィルタリングおよび増幅機能を実現する複数の回路構成をとりうることが理解される。

図３は、簡単な繰返し確定生成回路４５を示す。繰返し確定生成回路４５は、図２の信号処理回路２４内のアナログ入力電圧信号２８に追加されるアナログ繰返し確定信号３４に対する信号源である。繰返し確定信号生成回路４５は、複数の切替え可能な電圧源出力４８と、抵抗回路網５０と、電流加算抵抗５２とを含む。抵抗回路網５０は、第１の抵抗５０−１と、第２の抵抗５０−２と、第３の抵抗５０−３と、第４の抵抗５０−４とを含む。一実施形態では、複数の切替え可能な電圧源出力４８は、複数の出力ピンを有する特定用途向け集積回路（ＡＳＩＣ）である。

複数の個々の抵抗５０−１、５０−２、５０−３、５０−４は、直列接続および並列接続の組合せで接続されて複数の分岐を与える。各並列分岐の一方の端部は、複数の切替え可能な電圧源出力４８のうちの１つに接続される。各並列分岐の他方の端部では、複数の分岐は、共通の繰返し確定信号出力ノード５３で一緒に接続される。繰返し確定信号出力ノード５３は、電流加算抵抗５２を通って接地接続４６に接続される。一実施形態では、切替え可能な電圧源出力４８は共通の電圧源に接続され、また切替え可能な電圧源出力４８はスイッチである。別の実施形態では、複数の出力ピンを有するＡＳＩＣは、各ピンで固定電圧を提供する。ＡＳＩＣのデジタル制御により、各出力ピンを独立してオンおよびオフに切り替えることができる。これにより、出力で電圧を有する出力ピンの複数の組合せが可能になる。

一実施形態では、抵抗回路網５０の第１の抵抗５０−１、第２の抵抗５０−２、および第３の抵抗５０−３は共通の抵抗値を共用し、また第４の抵抗５０−４は、第１の抵抗５０−１、第２の抵抗５０−２、および第３の抵抗５０−３の抵抗値の２分の１の値を有する。さらに、第１の抵抗５０−１と第２の抵抗５０−２は直列に接続される。抵抗回路網５０は、３つの分岐を含む。第１の分岐は、第１の抵抗５０−１と第２の抵抗５０−２の直列接続を含む。第２の分岐は、第３の抵抗５０−３を含む。第３の分岐は、第４の抵抗５０−４を含む。抵抗回路網５０の３つの分岐それぞれの一方の端部は、３つの切替え可能な源出力４８のうちの異なる１つに接続される。

繰返し確定信号出力ノード５３、すなわち抵抗回路網５０の分岐と電流加算抵抗５２の接続で測定される出力は、アナログ繰返し確定信号３４と規定される。繰返し確定信号生成回路４５によってアナログ繰返し確定信号３４に対して実現可能な値は、切替え可能な電圧源出力４８で利用可能な電圧の値、抵抗回路網５０を構成する複数の抵抗５０−１、５０−２、５０−３、５０−４に対して選択される個々の抵抗値、抵抗回路網５０を構成する複数の抵抗５０−１、５０−２、５０−３、５０−４の構成、および電流加算抵抗５２の値に依存する。

個々の抵抗値およびこれらを接続する構成が選択され、切替え可能な電圧源出力４８で利用可能な電圧の値が選択された後、切替え可能な電圧源出力４８の１又は複数がオンに切り替えられることによって、アナログ繰返し確定信号３４の出力が調整される。図４は、３つの出力を有する一実施形態で利用可能な切替え可能な電圧源出力４８の組合せを示す。各組合せは、デジタル電圧レベル［０００］、［００１］、［０１０］、［０１１］、［１００］、［１０１］、［１１０］、および［１１１］のうちの１つによって表される。ＡＳＩＣを使用する実施形態では、これらは３つの出力ピンを有するＡＳＩＣで利用可能な組合せである。

図５は、繰返し確定信号生成回路４５によって生成されるアナログ繰返し確定信号３４の一実施形態を示す。繰返し確定信号３４のグラフでは、時間を独立変数軸１２に、電圧を応答変数軸１４に示す。アナログ繰返し確定信号３４は、図３に示す繰返し確定信号生成回路４５によって生成される例示的な繰返し確定信号である。デジタル電圧レベル［０００］、［００１］、［０１０］、［０１１］、［１００］、［１０１］、［１１０］、および［１１１］で表される３つの切替え可能な電圧源出力４８の８つの可能な組合せを順次切り替えることによって、アナログ繰返し確定信号３４において８つの異なる電圧レベルを実現することができる。

一実施形態では、雑音の低減を最大にするために、確定信号３４が電圧レベルを変化させる周波数は、デジタル出力電圧信号３２の１つの平均化周期の長さを、確定信号３４内の電圧レベルの数の整数倍で割った値に整合する。精度より速度を重視する適用分野では、整数倍が引き上げられ、デジタル出力電圧信号３２の１つの周期の一部分だけにわたって平均化が実行される。上昇し次いで下降する電圧出力レベルでこれらを順序づけると、図５の実施形態の信号が得られるが、デジタル出力電圧信号３２の分解能を改善するために、確定信号３４の電圧レベルに対して可算の代替の順序を追加することができる。

代替実施形態では、切替え可能な電圧源出力４８が活動化される順序を変化させることによって、波形の異なる繰返し確定信号または疑似雑音信号が実現可能である。アナログ電圧信号３４の波形の周波数および周期性も可変である。実現可能な固有の電圧レベルの最大数は、抵抗回路網５０内の分岐の数を調整することによって、抵抗回路網５０を構成する複数の抵抗５０−１、５０−２、５０−３、５０−４の数もしくは値を調整することによって、抵抗回路網５０の抵抗を異なる構成で接続して抵抗値の異なる分岐をもたらすことによって、または切替え可能な電圧源出力４８を調整して１つもしくは複数の異なる電圧を提供することによって調整可能である。異なる数のサンプルを平均することができる。

図６は、以前は信号処理回路２４内の動作増幅器の負入力ポート３８−２が接地接続４６に接続されていた点で繰返し確定信号出力ノード５３を信号処理回路２４に接続することによってアナログ信号処理回路２４に接続された繰返し確定信号生成回路４５を示す。これにより、動作増幅器３８の基準電圧が変化し、アナログ繰返し確定信号３４がアナログ入力電圧信号２８に追加されるようになる。動作増幅器３８による増幅後、入力電圧２８と繰返し確定信号３４の合計が、アナログＡ／Ｄ入力電圧信号１６としてＡ／Ｄ変換器２２の入力に送達される。アナログ繰返し確定信号３４をアナログ入力電圧信号２８に追加することで、アナログＡ／Ｄ入力電圧信号１６は十分な疑似雑音を含み、したがってＡ／Ｄ変換に続いて、デジタル出力電圧信号３２のオーバーサンプリングおよび平均化によってＡ／Ｄ変換器２２の実効分解能を増大させるのに十分なほど、デジタル出力電圧信号３２が分布される。

疑似雑音信号生成回路４５の利益は、安くかつ簡単に、追加の回路をほとんど使わないで、Ａ／Ｄ変換器２２の分解能を増大できることである。一実施形態では、切替え可能な電圧源出力４８は、他の目的のためにアナログＡ／Ｄ信号変換回路２０ですでに利用可能なフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）と一体化される。この実施形態では、唯一の追加で必要とされる構成要素は、抵抗回路網５０内の複数の抵抗５０−１、５０−２、５０−３、５０−４およびこれらの抵抗間の接続、ならびにアナログ信号処理回路２４への接続である。したがって、この解決策には、その簡単さ、より低いコスト、および純粋な受動構成要素の使用という点で、白色雑音、通常の雑音、または組み込まれたデジタル−アナログ変換器を追加するなどの他の方法に勝る利益がある。他の雑音源に勝る疑似雑音のさらなる利益は、疑似雑音のすべての周波数成分がデジタル出力信号の平均化周期の最高周波数を超えているため、追加の雑音がデジタル出力電圧信号３２を妨害しないことである。

上記のとおり、本発明の好ましい実施形態について図示および説明したが、本発明の精神および範囲から逸脱することなく、多くの変更を加えることができる。たとえば、代替実施形態では、複数の抵抗５０−１、５０−２、５０−３、５０−４の抵抗値に対する異なる値もしくは比、抵抗回路網５０内の異なる抵抗分岐構成、異なる数の切替え可能な電圧源出力４８、または完全に異なる信号処理回路２４への繰返し確定信号生成回路４５の接続を使用することができる。したがって、本発明の範囲は、好ましい実施形態の開示に限定されるものではない。逆に、本発明は、次の特許請求の範囲を参照することによって完全に決定されるべきである。

排他的所有権または特権が主張される本発明の実施形態が次に規定される。

１２ 独立軸
１４ 応答軸
１６ 強化された繰返し確定センサ信号
２０ Ａ／Ｄ変換回路
２２ Ａ／Ｄ変換器
２２−１ Ａ／Ｄ信号変換ステップ、アナログ／デジタル変換ステップ
２４ アナログ信号処理回路
２４−１ アナログ信号加算ステップ
２５ 処理装置
２６ センサ
２８ アナログ入力電圧信号
３２ デジタル出力電圧信号
３４ アナログ繰返し確定信号
３５ オーバーサンプル＆平均ブロック、デジタル後処理装置動作
３６ 容量性フィルタ
３８ 動作増幅器
３８−１ 正入力ポート
３８−２ 負入力ポート
３８−３ 出力ポート
４０ フィードバック抵抗
４２−１、４２−２、４２−３ 回路抵抗
４４ 基準電圧源
４５ 繰返し確定信号生成回路、疑似雑音信号生成回路
４６ 接地接続
４８ 複数の切替え可能な電圧源出力
５０ 抵抗回路網
５０−１ 第１の抵抗
５０−２ 第２の抵抗
５０−３ 第３の抵抗
５０−４ 第４の抵抗
５２ 電流加算抵抗
５３ 繰返し確定信号出力ノード

Claims (3)

1. 入力信号を受け取り、疑似雑音信号を生成し、そして前記疑似雑音信号を前記受け取った信号に追加するように構成された構成要素と、
   前記加算された信号をデジタル化するように構成されたアナログ／デジタル変換器と
   を備える装置。
2. 請求項１に記載の装置において、前記構成要素が、
   前記疑似雑音信号を提供するように構成された共通のノードと、
   前記共通のノードに結合された２つ以上の疑似雑音ユニットであって、疑似雑音信号を別々に生成するように構成されたユニットと、をさらに備える装置。
3. 請求項２に記載の装置において、各疑似雑音ユニットが、
   １つまたは複数の抵抗群と、
   切替え可能な電圧源とをさらに備え、前記１つまたは複数の抵抗群がそれぞれ、第１の端部で前記共通のノードに接続され、第２の端部で前記切替え可能な電圧源に接続される装置。

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