JPS5979633A - 荷重抵抗回路による電流加算形デジタル／アナログ局部変換回路 - Google Patents
荷重抵抗回路による電流加算形デジタル／アナログ局部変換回路Info
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- JPS5979633A JPS5979633A JP18981382A JP18981382A JPS5979633A JP S5979633 A JPS5979633 A JP S5979633A JP 18981382 A JP18981382 A JP 18981382A JP 18981382 A JP18981382 A JP 18981382A JP S5979633 A JPS5979633 A JP S5979633A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
仁の発明はコード化されたデジタル信号の各ビット対応
して荷重を持つ抵抗を複数並列接続し、これら各抵抗に
蹄れる電流値に荷重を付加した荷重抵抗回路による電蒲
加算形デジタル／アナログ局部変換回路に関する。
して荷重を持つ抵抗を複数並列接続し、これら各抵抗に
蹄れる電流値に荷重を付加した荷重抵抗回路による電蒲
加算形デジタル／アナログ局部変換回路に関する。
荷重抵抗回路による電流加算形デジタル／アナログ局部
変換回路（以下、Ｄ 、／ Ａ局部変換回路と称する）
の基本回路を第１図に示す。図に於いて、（８１）〜（
８ｎ）はコード化されたデジタル信号の各ビットデータ
（Ｄｌ ）〜（Ｄｎ ）に対応して開閉するスイッチ、
（Ｒ１）〜（Ｒｎ）は荷重抵抗、（Ｅ））は電源、（Ｒ
Ｏ）は出力抵抗、（Ｅｉ）は電源（Ｅｌ）の電圧、（ｅ
ｏ ）はアナログ出力電圧である。
変換回路（以下、Ｄ 、／ Ａ局部変換回路と称する）
の基本回路を第１図に示す。図に於いて、（８１）〜（
８ｎ）はコード化されたデジタル信号の各ビットデータ
（Ｄｌ ）〜（Ｄｎ ）に対応して開閉するスイッチ、
（Ｒ１）〜（Ｒｎ）は荷重抵抗、（Ｅ））は電源、（Ｒ
Ｏ）は出力抵抗、（Ｅｉ）は電源（Ｅｌ）の電圧、（ｅ
ｏ ）はアナログ出力電圧である。
デジタル信号の最上位ビット（以下、Ｍ８Ｂと称する）
のデータＤ１に対応するスイッチ（Ｓｌ）と直列に挿入
されている荷重抵抗（Ｒ１）の抵抗値をＲａとすると、
各ビットに対応する荷重抵抗（Ｒ２）〜（ＲＤ）の抵抗
値は、２’ｓＲａ 、２” ｓＲａ 、−，２”−１・
Ｒａというように重みが付けられている。このときのデ
ジタル信号に対するアナ日グ出力電圧（ｅｏ ）は抵抗
（ＲＯ）の電圧降下として得られ、その値は次式（１）
のように求まる。
のデータＤ１に対応するスイッチ（Ｓｌ）と直列に挿入
されている荷重抵抗（Ｒ１）の抵抗値をＲａとすると、
各ビットに対応する荷重抵抗（Ｒ２）〜（ＲＤ）の抵抗
値は、２’ｓＲａ 、２” ｓＲａ 、−，２”−１・
Ｒａというように重みが付けられている。このときのデ
ジタル信号に対するアナ日グ出力電圧（ｅｏ ）は抵抗
（ＲＯ）の電圧降下として得られ、その値は次式（１）
のように求まる。
１−７２”
但し、（Ｒｈ）は出力抵抗（ＲＯ）の抵抗値である。こ
の回路では、ｎ、ｂ ＜ Ｒａ の条件が満たされて
いなければ、荷重電流値に誤差が生ずる。つまり、Ｒｈ
ＣＲａ の条件が満たされて吟なければ、上式（１
）に於いて、分母のＲｂ項を無視できなくなるわけであ
る。
の回路では、ｎ、ｂ ＜ Ｒａ の条件が満たされて
いなければ、荷重電流値に誤差が生ずる。つまり、Ｒｈ
ＣＲａ の条件が満たされて吟なければ、上式（１
）に於いて、分母のＲｂ項を無視できなくなるわけであ
る。
しかしながら、（Ｒｈ ）を小さくすると、ア゛ す
四グ出力電圧（ｅｏ ）が低下してしまい、実用に興さ
ない回路となる為、実用的には、２接点スイッチを用い
た第２図に示すようか回路が考えられている。図に於い
て、（Ｒ１）〜（Ｒｎ）は荷重抵抗、（８Ｊ ） 〜（
８ｎ ）は固−、定接点がそれぞれ電源（ＥＪ）、アー
スに接続され、可動接点がデジタル信号の各ビットデー
タにより切り換えられるスイッチ、（Ｑｌ）は電流増幅
用トランジスタ、（ＲＬ）はトランジスタＣＱＩ ）の
負荷抵抗、（Ｖｃｃ ）はトランジスタ（Ｑｌ）に電源
電圧を供給する電源である。
四グ出力電圧（ｅｏ ）が低下してしまい、実用に興さ
ない回路となる為、実用的には、２接点スイッチを用い
た第２図に示すようか回路が考えられている。図に於い
て、（Ｒ１）〜（Ｒｎ）は荷重抵抗、（８Ｊ ） 〜（
８ｎ ）は固−、定接点がそれぞれ電源（ＥＪ）、アー
スに接続され、可動接点がデジタル信号の各ビットデー
タにより切り換えられるスイッチ、（Ｑｌ）は電流増幅
用トランジスタ、（ＲＬ）はトランジスタＣＱＩ ）の
負荷抵抗、（Ｖｃｃ ）はトランジスタ（Ｑｌ）に電源
電圧を供給する電源である。
この回路はスイッチ（８Ｊ）〜（８ｎ ）の切換え状態
に応じて、荷重抵抗（Ｒ１）〜（Ｒｎ ）が電源（Ｅｌ
）側に接続されるものとアース側に接続されるものとに
分けられ、トランジスタ（Ｑｌ）のベースに電源（Ｅ
Ｊ ）、の電圧（Ｂｓ）を適宜分圧した電圧が得られる
ようにしたものである。このような構成の場合、アナロ
グ出力電圧（ｅｏ）は次式（２）で示されるようになり
、充分なレベルの電圧が得られる。
に応じて、荷重抵抗（Ｒ１）〜（Ｒｎ ）が電源（Ｅｌ
）側に接続されるものとアース側に接続されるものとに
分けられ、トランジスタ（Ｑｌ）のベースに電源（Ｅ
Ｊ ）、の電圧（Ｂｓ）を適宜分圧した電圧が得られる
ようにしたものである。このような構成の場合、アナロ
グ出力電圧（ｅｏ）は次式（２）で示されるようになり
、充分なレベルの電圧が得られる。
但し、（ＶＢＩ ）はトランジスタ（Ｑｌ）のベース・
エミッタ間順方向降下電圧である。
エミッタ間順方向降下電圧である。
ところで、第１図、第２図に示すような回路を構成する
場合、デジタル信号の各ビットデータに対応したスイッ
チ（８１）〜（８ｎ）はデジタル信号を発生する装置と
ともに集積回路（以下、ＩＯと称する）化されることが
多い。
場合、デジタル信号の各ビットデータに対応したスイッ
チ（８１）〜（８ｎ）はデジタル信号を発生する装置と
ともに集積回路（以下、ＩＯと称する）化されることが
多い。
スイッチ（Ｓｌ）〜（８ｎ）を工０化す°る場合の代表
的な構造として、第３図１ａ）〜Ｉｃ）に示すようなＭ
Ｏａ形ＦＥＴを用いる構造が掲げられる。
的な構造として、第３図１ａ）〜Ｉｃ）に示すようなＭ
Ｏａ形ＦＥＴを用いる構造が掲げられる。
第３図（ａｔはＮチャンネルＭＣ１形ＦＥＴを示し。
同図（ｂ）はＰチャンネルＭＯ８形ＦＢＴを示し、同図
（ｃｌは相補形Ｍ０８（以下、０ＭＯ８と称する）形Ｆ
Ｆ１Ｔを示す。これら各ＰＥＴはファンアウト形態がそ
れぞれ異なるプロセスで製造されるものであり、使用す
るＰＲ’ｌ’に応じていずれかのプロセスが選択される
。そして、各ファンアウト形態がそのまま前記スイッチ
の構造に対応するようになり、等価回路で表わすとそれ
ぞれ第４図１８１〜ｔｅｌに示すようになる。
（ｃｌは相補形Ｍ０８（以下、０ＭＯ８と称する）形Ｆ
Ｆ１Ｔを示す。これら各ＰＥＴはファンアウト形態がそ
れぞれ異なるプロセスで製造されるものであり、使用す
るＰＲ’ｌ’に応じていずれかのプロセスが選択される
。そして、各ファンアウト形態がそのまま前記スイッチ
の構造に対応するようになり、等価回路で表わすとそれ
ぞれ第４図１８１〜ｔｅｌに示すようになる。
さて％第１図で説明した回路に使用しているスイッチ（
８１） 〜（８’ｎ ）は第３図ｉｂｌに示すＰチャン
ネルＭＯ８形ＦＥＴで構成することができる。この場合
、電源端子（Ｖｓｓ ）に電源（Ｅｌ）を接続し、入力
端子（ＩＮ）にデジタル信号の各ビットデータを供給し
、出力端子（ＯＵＴ）を工０の出力端子とすればこれに
そのまま、荷重抵抗（Ｒ１）〜（Ｒｎ）を接続すること
ができる。また、第２図で説明した回路に使用している
スイッチ（Ｓｌ）〜（８ｎ）は第３図（ｃｌで示す０Ｍ
Ｏ８形ＦＥＴで構成するととができ、電源端子（ｖＤＤ
）に電源（Ｅｌ）を接続し、電源端子（Ｖｓｓ ）をア
ースに接続し、入力端子（ＩＮ）にビットデータを供給
し、出力端子（ＯＵＴ）に荷重抵抗（Ｒ１）〜（Ｒｎ）
を接続すればよい。
８１） 〜（８’ｎ ）は第３図ｉｂｌに示すＰチャン
ネルＭＯ８形ＦＥＴで構成することができる。この場合
、電源端子（Ｖｓｓ ）に電源（Ｅｌ）を接続し、入力
端子（ＩＮ）にデジタル信号の各ビットデータを供給し
、出力端子（ＯＵＴ）を工０の出力端子とすればこれに
そのまま、荷重抵抗（Ｒ１）〜（Ｒｎ）を接続すること
ができる。また、第２図で説明した回路に使用している
スイッチ（Ｓｌ）〜（８ｎ）は第３図（ｃｌで示す０Ｍ
Ｏ８形ＦＥＴで構成するととができ、電源端子（ｖＤＤ
）に電源（Ｅｌ）を接続し、電源端子（Ｖｓｓ ）をア
ースに接続し、入力端子（ＩＮ）にビットデータを供給
し、出力端子（ＯＵＴ）に荷重抵抗（Ｒ１）〜（Ｒｎ）
を接続すればよい。
しかしながら、第２図に示すような構成では、高いレベ
ルのアナログ出力電圧（ｅｏ ）を得ることができると
いう利点を有する反面、スイッチ（Ｓｌ）〜（Ｓｎ）を
２接点スイッチで構成する必要があり、これをＩＯ化に
際してＭＯ８形ＦＥＴで構成するとすると、使用可能カ
ＭＯ８形ＦＩＴが０ＭＯ８形ＦＥＴに駆足されてしまう
という欠点がある。
ルのアナログ出力電圧（ｅｏ ）を得ることができると
いう利点を有する反面、スイッチ（Ｓｌ）〜（Ｓｎ）を
２接点スイッチで構成する必要があり、これをＩＯ化に
際してＭＯ８形ＦＥＴで構成するとすると、使用可能カ
ＭＯ８形ＦＩＴが０ＭＯ８形ＦＥＴに駆足されてしまう
という欠点がある。
この発明は上記の事情に対処すべくなされたもので、扁
レベルのアナログ出力着圧を得ることができることは勿
論、デジタル信号の各ビットデータに応じて切換えられ
るスイッチ手段として１接点スイッチを用いることが可
能な荷重抵抗回路による電流加算形Ｄ／Ａ局部変換回路
を提供することを目的とする。
レベルのアナログ出力着圧を得ることができることは勿
論、デジタル信号の各ビットデータに応じて切換えられ
るスイッチ手段として１接点スイッチを用いることが可
能な荷重抵抗回路による電流加算形Ｄ／Ａ局部変換回路
を提供することを目的とする。
この発明はコード化されたデジタル信号の各ビット毎に
設けられる第１及び第２の抵抗の直列回路を、第１の基
準電位点とアナログ出力゛電圧の出力股間に挿入し、両
抵抗の接続部をデジタル信号のビットデータに従って第
２の基準電位点に選択的に接続可能なスイッチ手段を設
け、前記接続部が前記第２の基準゛電位点に接続されな
い場合の前記出力段と前記第１の基準電位点間の抵抗値
と、接続される場合の前記出力段と前記の第２の基準電
位点間の抵抗の抵抗値とが等しくなるように構成される
ものである。
設けられる第１及び第２の抵抗の直列回路を、第１の基
準電位点とアナログ出力゛電圧の出力股間に挿入し、両
抵抗の接続部をデジタル信号のビットデータに従って第
２の基準電位点に選択的に接続可能なスイッチ手段を設
け、前記接続部が前記第２の基準゛電位点に接続されな
い場合の前記出力段と前記第１の基準電位点間の抵抗値
と、接続される場合の前記出力段と前記の第２の基準電
位点間の抵抗の抵抗値とが等しくなるように構成される
ものである。
以下、図面を参照してこの発明の一実施例を詳細に説明
する。第５図は一実施例の回路図である。図に於いて、
１１はＩＯ化されたデジタル信号発生回路である。この
デジタル信号発生回路Ｊ１の出力段には、デジタル信号
の各ピットデータ（Ｄ、）〜（Ｄｎ、）によってオン、
オフされるＮチャンネルＭＯ８形ＦＢＴ（Ｔｚ）〜（Ｔ
ｎ ）が設けられている。各ＮチャンネルＭＯａ形Ｆ
Ｅ Ｔ （Ｔ Ｉ ） 〜（Ｔ ｎ ）のゲートには対
応するビットデータ（Ｄ、）〜（Ｄｎ ）が供給され、
ソースはアースに接続され、ドレインにはそれぞれ出力
端子（ＯＵＴＪ）〜（ＯＵＴｎ）が設けられている。１
２は第１の荷重抵抗群で、デジタル信号の各ビットに対
応して重み付けされた複数の荷重抵抗（ＴｔＡｌ）〜（
Ｒ入ｎ）を有する。各荷重抵抗（ＲＡｚ）〜（ＲＡｎ）
の一端は電源（Ｅ、）に接続され、他端は対応するＮチ
ャンネルＭＯ８形Ｆ Ｆ！ Ｔ （Ｔ Ｉ ） 〜（Ｔ
’ ｎ ）の出力端子（ＯＵ Ｔ ｌ ） 〜（ＯＵ
Ｔ ｎ ）に接続されている。１３は第２の荷重抵抗群
で、デジタル信号の各ビットに対応して重み付けされた
複数の荷重抵抗（ＲＢ Ｊ ）〜（ＲＢｎ）を有する。
する。第５図は一実施例の回路図である。図に於いて、
１１はＩＯ化されたデジタル信号発生回路である。この
デジタル信号発生回路Ｊ１の出力段には、デジタル信号
の各ピットデータ（Ｄ、）〜（Ｄｎ、）によってオン、
オフされるＮチャンネルＭＯ８形ＦＢＴ（Ｔｚ）〜（Ｔ
ｎ ）が設けられている。各ＮチャンネルＭＯａ形Ｆ
Ｅ Ｔ （Ｔ Ｉ ） 〜（Ｔ ｎ ）のゲートには対
応するビットデータ（Ｄ、）〜（Ｄｎ ）が供給され、
ソースはアースに接続され、ドレインにはそれぞれ出力
端子（ＯＵＴＪ）〜（ＯＵＴｎ）が設けられている。１
２は第１の荷重抵抗群で、デジタル信号の各ビットに対
応して重み付けされた複数の荷重抵抗（ＴｔＡｌ）〜（
Ｒ入ｎ）を有する。各荷重抵抗（ＲＡｚ）〜（ＲＡｎ）
の一端は電源（Ｅ、）に接続され、他端は対応するＮチ
ャンネルＭＯ８形Ｆ Ｆ！ Ｔ （Ｔ Ｉ ） 〜（Ｔ
’ ｎ ）の出力端子（ＯＵ Ｔ ｌ ） 〜（ＯＵ
Ｔ ｎ ）に接続されている。１３は第２の荷重抵抗群
で、デジタル信号の各ビットに対応して重み付けされた
複数の荷重抵抗（ＲＢ Ｊ ）〜（ＲＢｎ）を有する。
各荷重抵抗（ＲＢＪ）〜（ＲＢｎ）の一端はバッファア
ンプ用のトランジスタＣＱＩＩ）のベースに接続され、
他端は対応するＮチャン ０ ネルＭＯ８形Ｆ Ｂ Ｔ （Ｔ Ｉ ） 〜（Ｔ ｎ
）の出力端子（ＯＵ Ｔ １ ） 〜（ＯＵ Ｔ ｎ
）に接続されている。さらに、第２の抵抗群１３は各荷
重抵抗（ＲＢＪ ）〜（ＲＢｎ）に並列接続されるスイ
ッチングダイオード（ｄｌ）〜（ｄｎ）を有する。この
場合、各ダイオード（ｄｌ）〜（ｃＬｎ）のアノードは
出力端子（ＯＵ Ｔ １ ） 〜（ＯＵＴｎ）側に接続
され、カソードはトランジスタ（ＱＪＪ）のベース伸に
接続される。トランジスタ（Ｑｌｌ）のエミッタは負荷
抵抗（ＲＬ）を介して電源（Ｅ））に接続され、コレク
タはアースに接続されている。アナログ出力電圧（ｅ、
）の出力端子（ＯＵＴ）はトランジスタ（Ｑｌｌ ）の
エミッタに設けられている。
ンプ用のトランジスタＣＱＩＩ）のベースに接続され、
他端は対応するＮチャン ０ ネルＭＯ８形Ｆ Ｂ Ｔ （Ｔ Ｉ ） 〜（Ｔ ｎ
）の出力端子（ＯＵ Ｔ １ ） 〜（ＯＵ Ｔ ｎ
）に接続されている。さらに、第２の抵抗群１３は各荷
重抵抗（ＲＢＪ ）〜（ＲＢｎ）に並列接続されるスイ
ッチングダイオード（ｄｌ）〜（ｄｎ）を有する。この
場合、各ダイオード（ｄｌ）〜（ｃＬｎ）のアノードは
出力端子（ＯＵ Ｔ １ ） 〜（ＯＵＴｎ）側に接続
され、カソードはトランジスタ（ＱＪＪ）のベース伸に
接続される。トランジスタ（Ｑｌｌ）のエミッタは負荷
抵抗（ＲＬ）を介して電源（Ｅ））に接続され、コレク
タはアースに接続されている。アナログ出力電圧（ｅ、
）の出力端子（ＯＵＴ）はトランジスタ（Ｑｌｌ ）の
エミッタに設けられている。
上記構成に於いて動作を説明する。アナログ出力電圧（
ｅｏ）はトランジスタ（ＱＪ １ ）のベース電圧（Ｖ
Ｂ）に依存し、トランジスタ（Ｑｒｔ）のベース・エミ
ッタ間順方向降下電圧を（ＶｌｌＢ ）とすると、出力
端子（ＯＵＴ）にはＶＢ＋Ｖｎｉｉのアナログ出力電圧
（ｅｏ ）が得ら１ れる。トランジスタ（Ｑｌｌ）のベース電圧（ＶＢ）は
第１．笛２＋７）荷重抵抗群１２゜１３の抵抗分圧比に
よって決定される。つまり。
ｅｏ）はトランジスタ（ＱＪ １ ）のベース電圧（Ｖ
Ｂ）に依存し、トランジスタ（Ｑｒｔ）のベース・エミ
ッタ間順方向降下電圧を（ＶｌｌＢ ）とすると、出力
端子（ＯＵＴ）にはＶＢ＋Ｖｎｉｉのアナログ出力電圧
（ｅｏ ）が得ら１ れる。トランジスタ（Ｑｌｌ）のベース電圧（ＶＢ）は
第１．笛２＋７）荷重抵抗群１２゜１３の抵抗分圧比に
よって決定される。つまり。
デジタル信号発生回路１ノの出力段に設けられたｎチャ
ンネルＭＯａ形ＦＥＴ（ＴＩ）〜（Ｔｎ ）がオンして
いるビットでは、トランジスタ（Ｑｌｌ ）のベースと
アース間に第２の荷重抵抗群１３の荷重抵抗が挿入され
、ＭＯａ形ＦＥＴ （Ｔ Ｉ ） 〜（Ｔｎ ）がオフ
しているビットでは、トランジスタ（Ｑｌｌ）のベース
が電源（Ｅｌ）側に接続されるようになる。この場合、
スイッチングダイオードがオンして対応する抵抗の両端
が短絡されるから、トランジスタ（Ｑｌ））のベースと
電源（Ｅｌ）間には第１の荷重抵抗群Ｊ２の荷重抵抗が
挿入される。例えば、ＮチャンネルＭＯ８形ＦＥＴ（Ｔ
Ｉ）はビットデータ（Ｄｌ ）がｕｌ”の場合オンし、
その結果、トランジスタ（ＱＪ Ｊ ）のベースは荷重
抵抗（ＲＢＪ）を介してアースに接続される。−万、ビ
ットデータ（Ｄｌ）がｕｏ”の場 ２ 合は、ＮチャンネルＭＯ８形ＰＥＴ（ＴＪ）がオフする
ので、トランジスタ（Ｑｌｌ）のベースは荷重抵抗（Ｒ
ＡＪ）を介して電源（Ｅｌ）に接続される。このように
、第１の抵抗群１２と第２の抵抗群１３とによって電源
（Ｅ））とアース間に電源電圧（Ｅｓ ）の分圧回路が
形成され、その分圧出力がトランジスタＣＱＩ Ｊ ’
）のベース電圧（ＶＢ）となる。そして、分圧回路の分
圧比はビットデータ（Ｄｌ）〜（Ｄｎ ）の値に応じて
制御される。
ンネルＭＯａ形ＦＥＴ（ＴＩ）〜（Ｔｎ ）がオンして
いるビットでは、トランジスタ（Ｑｌｌ ）のベースと
アース間に第２の荷重抵抗群１３の荷重抵抗が挿入され
、ＭＯａ形ＦＥＴ （Ｔ Ｉ ） 〜（Ｔｎ ）がオフ
しているビットでは、トランジスタ（Ｑｌｌ）のベース
が電源（Ｅｌ）側に接続されるようになる。この場合、
スイッチングダイオードがオンして対応する抵抗の両端
が短絡されるから、トランジスタ（Ｑｌ））のベースと
電源（Ｅｌ）間には第１の荷重抵抗群Ｊ２の荷重抵抗が
挿入される。例えば、ＮチャンネルＭＯ８形ＦＥＴ（Ｔ
Ｉ）はビットデータ（Ｄｌ ）がｕｌ”の場合オンし、
その結果、トランジスタ（ＱＪ Ｊ ）のベースは荷重
抵抗（ＲＢＪ）を介してアースに接続される。−万、ビ
ットデータ（Ｄｌ）がｕｏ”の場 ２ 合は、ＮチャンネルＭＯ８形ＰＥＴ（ＴＪ）がオフする
ので、トランジスタ（Ｑｌｌ）のベースは荷重抵抗（Ｒ
ＡＪ）を介して電源（Ｅｌ）に接続される。このように
、第１の抵抗群１２と第２の抵抗群１３とによって電源
（Ｅ））とアース間に電源電圧（Ｅｓ ）の分圧回路が
形成され、その分圧出力がトランジスタＣＱＩ Ｊ ’
）のベース電圧（ＶＢ）となる。そして、分圧回路の分
圧比はビットデータ（Ｄｌ）〜（Ｄｎ ）の値に応じて
制御される。
ＮチャンネルＭＯ８形Ｆ’ＥＴ（ＴＭ）〜（Ｔｎ）の飽
和電圧とスイッチングダイオード（ｄ））〜（ｄｎ）の
順方向降下電圧は電源電圧（Ｅｌ）に比べ充分小さく、
かつ両者が略同じ値であることから、上記荷重抵抗によ
る分圧出力を計算する上ではとれら訓電圧を無視して差
し支えない。したがって、第１、第２の荷重抵抗群１２
．１３に於いて、対応する荷重抵抗同志の抵抗値を同じ
値にすることができる。デジタル信号のビットデータを
ＭＳＢのデータか３ らＤＪ 、Ｄ２ 、ＤＪ−Ｄｎとし、ＭＳＢに対応する
荷重抵抗（ＲＡＪ）、（ＦＬＢＪ）の抵抗値をＲとする
と、トランジスタ（Ｑｌ １ ）のベース電圧（ＶＢ）
は次式（３）で表わされる。
和電圧とスイッチングダイオード（ｄ））〜（ｄｎ）の
順方向降下電圧は電源電圧（Ｅｌ）に比べ充分小さく、
かつ両者が略同じ値であることから、上記荷重抵抗によ
る分圧出力を計算する上ではとれら訓電圧を無視して差
し支えない。したがって、第１、第２の荷重抵抗群１２
．１３に於いて、対応する荷重抵抗同志の抵抗値を同じ
値にすることができる。デジタル信号のビットデータを
ＭＳＢのデータか３ らＤＪ 、Ｄ２ 、ＤＪ−Ｄｎとし、ＭＳＢに対応する
荷重抵抗（ＲＡＪ）、（ＦＬＢＪ）の抵抗値をＲとする
と、トランジスタ（Ｑｌ １ ）のベース電圧（ＶＢ）
は次式（３）で表わされる。
したがって、アナログ出力電圧（ｅ、）は次式１式％
式（４）からこの実施例の回路では先の第２図の回路と
同等の特性を得られることがわかる。しかも、この実施
例の回路では、スイッチとしてＮチャンネルＭＯ８形Ｆ
ＥＴ （Ｔ Ｉ ） 〜（Ｔ ｎ ）のよりな１接点
スイッチを用いることができる。
同等の特性を得られることがわかる。しかも、この実施
例の回路では、スイッチとしてＮチャンネルＭＯ８形Ｆ
ＥＴ （Ｔ Ｉ ） 〜（Ｔ ｎ ）のよりな１接点
スイッチを用いることができる。
第６図はこの発明の第２の実施例を示す回路である。々
お、第６図に於いて、先の第５図と同一部には同一符号
を付して説明する。第６図に於いて、先の詔５図と異な
る点は、デジタル信号の下位ビットに於いて、第５図で
説明した４ ような電源（Ｅｌ）側に接続される抵抗を荷重抵抗の代
わりに抵抗値の小さなプルアップ抵抗にしている点と、
さらにこの下位ビットに於いて、第２の荷重抵抗群Ｊ３
の荷重抵抗に並列に挿入されるスイッチングダイオード
を削除している点である。第６図の回路では、例えば、
電１Ｗ（ＥＪ）側に接続される抵抗は上位２ビツトに対
応するものだけ荷重抵抗（ＲＡｚ ）。
お、第６図に於いて、先の第５図と同一部には同一符号
を付して説明する。第６図に於いて、先の詔５図と異な
る点は、デジタル信号の下位ビットに於いて、第５図で
説明した４ ような電源（Ｅｌ）側に接続される抵抗を荷重抵抗の代
わりに抵抗値の小さなプルアップ抵抗にしている点と、
さらにこの下位ビットに於いて、第２の荷重抵抗群Ｊ３
の荷重抵抗に並列に挿入されるスイッチングダイオード
を削除している点である。第６図の回路では、例えば、
電１Ｗ（ＥＪ）側に接続される抵抗は上位２ビツトに対
応するものだけ荷重抵抗（ＲＡｚ ）。
（ＲＡｚ）とされ、残りの下位ビットに対応する抵抗は
抵抗値の小さなプルアップ抵抗（Ｒｐ）とされている。
抵抗値の小さなプルアップ抵抗（Ｒｐ）とされている。
なお、符号１４はプルアップ抵抗群を示す。また、トラ
ンジスタ（ＱＪＪ）のペースに接続される抵抗は先の第
５図と同じように全て荷重抵抗（ＲＢ ｌ ）〜（ＲＢ
ｎ）であるが、これら荷重抵抗（ＦＬＢＪ）〜（ＲＢｎ
）に並列接続されるダイオードは上位２ビット分に対し
てだけ設けられ、残りのビット分に対しては削除されて
いる。
ンジスタ（ＱＪＪ）のペースに接続される抵抗は先の第
５図と同じように全て荷重抵抗（ＲＢ ｌ ）〜（ＲＢ
ｎ）であるが、これら荷重抵抗（ＦＬＢＪ）〜（ＲＢｎ
）に並列接続されるダイオードは上位２ビット分に対し
てだけ設けられ、残りのビット分に対しては削除されて
いる。
このような構成の場合、デジタル信号の上位２ビツトに
対応する部分の動作は先の第５図と５ 同じであるが、残りの３ビツトからＬＳＢｔでの各ビッ
トに対応する部分の動作は次のようになる。これを３ビ
ツト目に対応する部分を代表として説明すると、ビット
データ（Ｄ３）が”１”でＮチャンネルＭＯ８形Ｆ’Ｅ
Ｔ（ＴＪ）がオンの場合は、トランジスタ（ＱＪＪ）の
ベースは荷重抵抗（Ｅ、 Ｂ Ｓ ）を介してアースに
接続される。逆にビットデータ（Ｄ３）が６０〃でＮチ
ャンネルＭＯ８形ＦＥＴ（Ｔ、９）がオフの場合は、ト
ランジスタ（ＱＪＺ）のペースは荷重抵抗（ＲＢ、９）
と対応するプルアップ抵抗（Ｒｐ）との直列接続を介し
て電源（Ｅｌ）に接続される。このように、ビットデー
タ（Ｄ、）の値に応じて、トランジスタ（ＱＪＪ）のベ
ースに接続される抵抗値が変化するが、荷重抵抗（ＲＢ
Ｊ）〜（ＲＥｎ）はデジタル信号の下位ビットになるに
つれて抵抗値が２のべき乗倍ずつ増加するので、プルア
ップ抵抗（Ｒｐ ）の抵抗値は、荷重抵抗（ＲＢＪ）に
対して無視することができる。したがって、ビットデー
タ６ （Ｄ３）がｔ′１”の場合と６０”の場合とで、トラン
ジスタ（Ｑｌｌ＞のペースには略同じ値の抵抗が接続さ
れるものとみなしても差し支えない。なお、詳細な説明
は省略するか、４ビツトからＬＳＢまでのビットに対応
する部分の動作も３ビツトに対応する部分と動作と同じ
である。このように、３ビツトからＬＳＢまでのビット
に関しては、スイッチングダイオードを設けなくても、
ＮチャンネルＭＯ８形ＦＥＴ（ＴＪ）〜（Ｔｎ）がオフ
した場合に、トランジスタ（ＱＪＪ）のベースは実質的
に各荷重抵抗（ＲＢ ３ ） 〜（ＲＢ ｎ ）を介し
て電源（Ｅ））に接続されるものとみなすことができる
。したがって、アナログ出力電圧（ｅｏ ）としては、
先の式（４）に示すものと略同じものを得ることができ
る。なお、プルアップ抵抗（Ｒｐ）の抵抗値は、Ｎチャ
ンネｋＭＯ８形Ｆ’ＥＴ（ＴＪ）〜（ＴＮ）に済れる電
流がその許容電流を越えない範囲で設定されることは勿
論である。
対応する部分の動作は先の第５図と５ 同じであるが、残りの３ビツトからＬＳＢｔでの各ビッ
トに対応する部分の動作は次のようになる。これを３ビ
ツト目に対応する部分を代表として説明すると、ビット
データ（Ｄ３）が”１”でＮチャンネルＭＯ８形Ｆ’Ｅ
Ｔ（ＴＪ）がオンの場合は、トランジスタ（ＱＪＪ）の
ベースは荷重抵抗（Ｅ、 Ｂ Ｓ ）を介してアースに
接続される。逆にビットデータ（Ｄ３）が６０〃でＮチ
ャンネルＭＯ８形ＦＥＴ（Ｔ、９）がオフの場合は、ト
ランジスタ（ＱＪＺ）のペースは荷重抵抗（ＲＢ、９）
と対応するプルアップ抵抗（Ｒｐ）との直列接続を介し
て電源（Ｅｌ）に接続される。このように、ビットデー
タ（Ｄ、）の値に応じて、トランジスタ（ＱＪＪ）のベ
ースに接続される抵抗値が変化するが、荷重抵抗（ＲＢ
Ｊ）〜（ＲＥｎ）はデジタル信号の下位ビットになるに
つれて抵抗値が２のべき乗倍ずつ増加するので、プルア
ップ抵抗（Ｒｐ ）の抵抗値は、荷重抵抗（ＲＢＪ）に
対して無視することができる。したがって、ビットデー
タ６ （Ｄ３）がｔ′１”の場合と６０”の場合とで、トラン
ジスタ（Ｑｌｌ＞のペースには略同じ値の抵抗が接続さ
れるものとみなしても差し支えない。なお、詳細な説明
は省略するか、４ビツトからＬＳＢまでのビットに対応
する部分の動作も３ビツトに対応する部分と動作と同じ
である。このように、３ビツトからＬＳＢまでのビット
に関しては、スイッチングダイオードを設けなくても、
ＮチャンネルＭＯ８形ＦＥＴ（ＴＪ）〜（Ｔｎ）がオフ
した場合に、トランジスタ（ＱＪＪ）のベースは実質的
に各荷重抵抗（ＲＢ ３ ） 〜（ＲＢ ｎ ）を介し
て電源（Ｅ））に接続されるものとみなすことができる
。したがって、アナログ出力電圧（ｅｏ ）としては、
先の式（４）に示すものと略同じものを得ることができ
る。なお、プルアップ抵抗（Ｒｐ）の抵抗値は、Ｎチャ
ンネｋＭＯ８形Ｆ’ＥＴ（ＴＪ）〜（ＴＮ）に済れる電
流がその許容電流を越えない範囲で設定されることは勿
論である。
このように、抵抗値の小さなプルアップ抵抗７
（１％ｐ）を付けてスイッチングダイオードを削除する
構成の場合、アナログ出力電圧（ｅ、）の許容誤差を考
慮する必要があるが、先の第５図の回路に比べ構成を簡
素化できる利点がある。
構成の場合、アナログ出力電圧（ｅ、）の許容誤差を考
慮する必要があるが、先の第５図の回路に比べ構成を簡
素化できる利点がある。
なお、以上の説明では、ＮチャンネルＭＯ８形ＦＥＴ（
Ｔ））〜（Ｔｎ）をアース側に接続し、第１の荷重抵抗
群１２やプルアンプ抵抗群１４を電源（Ｅｌ）側に接続
する場合を説明したが、第７図に示すようにこの接続を
逆にしてもよい。なお、第７図はデジタル信号の３ビツ
ト目に対応する部分を代表として示すものである。この
場合、スイッチングダイオード（ｄ３）を用いるような
構成にするとすれば、このダイオード（ｄ３）の向きは
先の第５図及び第６図のものとは逆になる。
Ｔ））〜（Ｔｎ）をアース側に接続し、第１の荷重抵抗
群１２やプルアンプ抵抗群１４を電源（Ｅｌ）側に接続
する場合を説明したが、第７図に示すようにこの接続を
逆にしてもよい。なお、第７図はデジタル信号の３ビツ
ト目に対応する部分を代表として示すものである。この
場合、スイッチングダイオード（ｄ３）を用いるような
構成にするとすれば、このダイオード（ｄ３）の向きは
先の第５図及び第６図のものとは逆になる。
このようにこの発明によれば、高レベルのアナログ出力
電圧を得ることができることは勿論、デジタル信号の各
ビットデータに応じて切換えられるスイッチ手段として
１接点スイッチを用８ いることが可能な荷重抵抗回路による電流加算形Ｄ／Ａ
局部変換回路を提供することができる。
電圧を得ることができることは勿論、デジタル信号の各
ビットデータに応じて切換えられるスイッチ手段として
１接点スイッチを用８ いることが可能な荷重抵抗回路による電流加算形Ｄ／Ａ
局部変換回路を提供することができる。
第１図は荷重抵抗回路による電流加算形Ｄ／人局部変換
回路の基本回路を示す回路図、第２図は実用化されてい
る荷重抵抗回路による電蹄加算形り／Ａ局部変換回路の
一例を示す回路図、第３図（ａ） ＊ ｌｂｌ 、 （
ｃ）は荷重抵抗をスイッチングする為のスイッチを構成
する場合に使用されるＭＯ８形ＦＥＴを示す図、第４図
（ａ） ＋ ｌｂ＞ ＃ ｔｃ）はそれぞれ第３図（ａ
ｌ ＠ （ｂ） ＠ （Ｃ１に示すＭＯｇ形ＦＦ１Ｔの
スイッチとしての等価回路を示す図、第５図はこの発明
に係る荷重抵抗回路による電流加算形Ｄ／入局部変換回
路の第１の実施例を示す回路図、第６図はこの発明の第
２の実施例を示す回路図、第７図はこの発明の第３の実
施例の要部を示す回路図である。 １１・・・デジタル信号発生回路、１２・・・第１の荷
重抵抗群、１３・・・鮪２の荷重抵抗群、１４・・・プ
ルアップ抵抗群、Ｔ１〜Ｔｎ・・・Ｎチャンネル９ ＭＯ８形ＦＢＴ、Ｒ人１〜’ＲＡ ｎ−第１の荷重抵抗
、ＲＢＪ〜ＲＢｎ・・・第２の荷重抵抗、ｄ１〜ｄｎ・
・・スイッチングダイオード、Ｑｌｌ・・・トランジス
タ、ＲＬ・・・負荷抵抗、Ｅｌ・・・電源、Ｒｐ・・・
プルアップ抵抗。 出願人代理人 弁理士 鈴 江 武 彦０ 第１図 第４図 第５図
回路の基本回路を示す回路図、第２図は実用化されてい
る荷重抵抗回路による電蹄加算形り／Ａ局部変換回路の
一例を示す回路図、第３図（ａ） ＊ ｌｂｌ 、 （
ｃ）は荷重抵抗をスイッチングする為のスイッチを構成
する場合に使用されるＭＯ８形ＦＥＴを示す図、第４図
（ａ） ＋ ｌｂ＞ ＃ ｔｃ）はそれぞれ第３図（ａ
ｌ ＠ （ｂ） ＠ （Ｃ１に示すＭＯｇ形ＦＦ１Ｔの
スイッチとしての等価回路を示す図、第５図はこの発明
に係る荷重抵抗回路による電流加算形Ｄ／入局部変換回
路の第１の実施例を示す回路図、第６図はこの発明の第
２の実施例を示す回路図、第７図はこの発明の第３の実
施例の要部を示す回路図である。 １１・・・デジタル信号発生回路、１２・・・第１の荷
重抵抗群、１３・・・鮪２の荷重抵抗群、１４・・・プ
ルアップ抵抗群、Ｔ１〜Ｔｎ・・・Ｎチャンネル９ ＭＯ８形ＦＢＴ、Ｒ人１〜’ＲＡ ｎ−第１の荷重抵抗
、ＲＢＪ〜ＲＢｎ・・・第２の荷重抵抗、ｄ１〜ｄｎ・
・・スイッチングダイオード、Ｑｌｌ・・・トランジス
タ、ＲＬ・・・負荷抵抗、Ｅｌ・・・電源、Ｒｐ・・・
プルアップ抵抗。 出願人代理人 弁理士 鈴 江 武 彦０ 第１図 第４図 第５図
Claims (3)
- （１） コード化されたデジタル信号の各ビットに対
応して設けられ一端が第１の基準電位点側に接続された
複数の第１の抵抗と、前記デジタル信号の各ビットに対
応して重み付けられ一端が前記第１の抵抗の他端に接続
され他端′ がアナログ出力電圧の出力段側に接続さ
れる複数の第２の抵抗と、前記デジタル信号の各ビット
に対応して前記第１の抵抗及び第２の抵抗の接続部と第
２の基準電位点間に挿入され対応するビットデータのレ
ベルに応じて前記接続部を選択的に前記第２の基準電位
点に接続可能な複数のスイッチ手段と、前記第１の抵抗
と前記第２の抵抗との接続部が前記スイッチ手段によっ
て前記第２の基準電位点に接続されない場合の前記アナ
ログ出力電圧の出力段と前記第１の基準電位点間の抵抗
値と、接続された場合の前記アナログ出力電圧の出力段
と前記第２の基準電位点間の抵抗値とが等しくなるよう
にする抵抗値制御手段とを具備した荷重抵抗回路による
電済加算形デジタル／アナログ局部変換回路。 - （２） 前記抵抗値制御手段は、前記第１の抵抗の抵
抗値を対応する前記第２の抵抗の抵抗値と等しくし、前
記第１の抵抗と第２の抵抗との接続部が前記スイッチ手
段によって前記第２の基準電位点に接続されないときは
前記第２の抵抗に並列に挿入されるダイオードによって
該第２の抵抗の両端を短絡するように構成されることを
特徴とする荷重抵抗回路による電流加算形デジタル／ア
ナログ局部変換回路。 - （３） 前記抵抗値制御手段は、前記第２の抵抗のう
ち抵抗値の大きなものに対しては前記第１の抵抗として
その抵抗値が対応する第２の抵抗の抵抗値に比べほとん
ど無視できるようなものを接続し、抵抗値の小さなもの
に対しては前記第１の抵抗としてその抵抗値が対応する
第２の抵抗の抵抗値と略等しいものを接続するとともに
、該第２の抵抗に対して前記接続部が前記第２の基準電
位点に接続されない状態に於いてこの第２の抵抗の両端
を短絡するようなダイオードを並列接続するように構成
されることを特徴とする荷重抵抗回路による電流加算形
デジぞル／アナログ局部変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18981382A JPS5979633A (ja) | 1982-10-28 | 1982-10-28 | 荷重抵抗回路による電流加算形デジタル／アナログ局部変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18981382A JPS5979633A (ja) | 1982-10-28 | 1982-10-28 | 荷重抵抗回路による電流加算形デジタル／アナログ局部変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5979633A true JPS5979633A (ja) | 1984-05-08 |
Family
ID=16247635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18981382A Pending JPS5979633A (ja) | 1982-10-28 | 1982-10-28 | 荷重抵抗回路による電流加算形デジタル／アナログ局部変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5979633A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02104025A (ja) * | 1988-06-09 | 1990-04-17 | Precision Monolithics Inc | ダイオード制御デイジタル・アナログ・コンバータ |
| JP2011024190A (ja) * | 2009-07-14 | 2011-02-03 | Honeywell Internatl Inc | 分解能の低コストでの改善および低雑音信号の雑音の低減 |
-
1982
- 1982-10-28 JP JP18981382A patent/JPS5979633A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02104025A (ja) * | 1988-06-09 | 1990-04-17 | Precision Monolithics Inc | ダイオード制御デイジタル・アナログ・コンバータ |
| JP2011024190A (ja) * | 2009-07-14 | 2011-02-03 | Honeywell Internatl Inc | 分解能の低コストでの改善および低雑音信号の雑音の低減 |
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