JP7252492B2 - 同期検波装置、同期検波方法及びプログラム - Google Patents

同期検波装置、同期検波方法及びプログラム Download PDF

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Description

本発明は、同期検波装置、同期検波方法及びプログラムに関する。
雑音中の微弱信号を検出する同期検波回路(例えば、ロックインアンプ)が、広く用いられている。例えば、同期検波回路は、無線信号の復調等に広く用いられている。また、同期検波回路は、制御対象(装置)の出力を安定させるためのフィードバックシステムにも広く用いられている。
図13は、DC(Direct Current)電源と制御対象との例を示す図である。DC電源は、制御電圧を制御対象に出力する。制御対象は、制御電圧に応じて、所定の正値の出力(例えば、熱量、光強度)を生成する。
図14は、制御電圧と制御対象の出力との関係を示す図である。横軸は、制御電圧を示す。縦軸は、制御対象の出力を示す。制御対象の出力は、制御電圧に応じて、実線に示されているように変化する。図14では、制御対象の出力が最大に保たれることが目標とされる。制御対象の動作が安定しており外部環境の変化に影響をほとんど受けない場合、DC電源は、目標として定められた電圧を、制御対象に出力する。DC電源が制御電圧を制御対象に出力し続けることによって、制御対象は最大出力を維持する。
しかしながら、環境温度及び経時劣化によって、制御対象(多くの場合、工業製品)の出力の特性は変化することが多い。図14の破線に示されているように、最大出力を得ることができる制御電圧は、目標に対して微妙に変化する。最大出力を制御対象が維持するという目標が達成されるために、図15に示すような同期検波回路を備えるフィードバックシステムが広く用いられている。
図15は、フィードバックシステム300の構成の例を示す図である。フィードバックシステム300は、デジタル回路又はアナログ回路を用いて実現可能である。以下では、フィードバックシステムは、一例としてデジタル回路を用いて実現される。
フィードバックシステム300は、演算部と、ディザ信号発生器と、加算部と、デジタル・アナログ・コンバータ(DAC)と、制御対象と、タップと、モニタ部と、ADCと、同期検波回路(乗算部、ローパス・フィルタ(LPF))とを備える。
演算部は、同期検波回路の出力に応じて、制御信号を生成する。ディザ信号発生器は、ディザリングを制御信号に対して実行する際に用いられるディザ信号を生成する。ディザ信号では、特定の周波数で正値と負値との2値が入れ替わる。ディザ信号の周波数は「fd」である。加算部は、ディザ信号の周波数「fd」のタイミングで制御信号に加算する。制御信号及びディザ信号がデジタルデータの信号であるため、加算部は、数値演算によって加算処理を実行する。加算部は、加算処理の結果をDACに出力する。DACは、加算処理の結果に応じて制御電圧を生成する。DACは、制御電圧を制御対象に出力する。制御対象が例えば光源である場合、制御対象は、制御電圧に応じて光を出力する。タップは、制御対象の出力の一部をモニタ部に出力する。
制御電圧には、周波数「fd」で変化するディザ信号が重畳されている。このため、制御対象の出力には、周波数「fd」で変化するディザ信号による微小な変調が加わる。通常では、変調の振幅は、実用上問題にならない程度に小さく抑えられている。以下、ディザ信号の周波数成分を「ディザ成分」という。
ディザ信号発生器は、ディザ信号を連続的に生成する。ディザ信号が連続的に生成されている場合でも、ディザ成分は、制御対象の状態に応じて、制御対象の出力において消失することがある。また、ディザ成分の位相は、制御対象の状態に応じて反転することもある。
図16は、制御電圧に対する制御対象の依存性の例を示す図である。横軸は、制御電圧を示す。縦軸は、制御対象の出力を示す。図17は、ディザ信号と、制御対象の出力波形との例を示す図である。図16に示された「A」「B」「C」の各範囲は、図17に示された「A」「B」「C」の各波形に対応付けられている。
通常のフィードバックシステムでは、ディザ成分の振幅は、実用上問題にならない程度に小さいが、図17では、理解を容易にするため、ディザ成分の振幅が誇張して示されている。ディザ信号の位相と、制御対象の出力に重畳するディザ成分の位相とには、制御対象の応答時間に応じて、僅かな位相遅延が生じることがある。位相遅延が大きければ位相遅延を補正する必要が生じるが、以下では位相遅延の補正は本質ではないので、特に断らない限り、位相遅延を無視をして説明が行われる。
制御電圧が目標よりも低い場合(「A」の場合)、制御対象の出力に、周波数「fd」のディザ成分が生じる。ディザ信号の位相に対して、ディザ成分の位相は同じである。制御電圧が目標に一致している場合(「B」の場合)、制御対象の出力にディザ成分が生じない代わりに、折り返しに起因する周波数「2fd」の成分(2倍波)が制御対象の出力に生じる。制御電圧が目標より高い場合(「C」の場合)、制御対象の出力に、周波数「fd」のディザ成分が生じる。制御電圧が目標より高い場合(「C」の場合)、ディザ信号の位相に対して、ディザ成分の位相は逆である。
図15に戻り、フィードバックシステム300の構成の例の説明を続ける。制御対象の出力は、モニタ部(モニタ回路)によって検出される。制御対象(熱源機)の出力が熱である場合、モニタ部には温度計が用いられてもよい。制御対象(例えば、光通信機、光源)の出力が光である場合、制御対象の出力の一部は、光導波路を有するタップによって分岐され、モニタ部に入力されてもよい。以下では、タップを用いたモニタ系における説明が行われる。制御対象の出力におけるディザ成分又は2倍波は、モニタ部によって検出される。
モニタ部によって検出されたディザ成分又はディザ成分の2倍波は、アナログディジタルコンバータ(ADC)に送られ、ディジタルデータに変換された上で、ディジタルコントローラの一部を成す同期検波回路に入力される。
ディザ信号発生器は、同期検波のリファレンスクロック(RefClk)の発生器としても用いられる。制御対象の応答時間に応じてディザ成分の位相が遅延した場合には、リファレンスクロックに対してスキュー処理が実行されてもよい。ディザ信号発生器は、リファレンスクロックを、同期検波回路の乗算部に出力する。フィードバックシステム300では、乗算部は、ADCの出力にリファレンスクロックを乗算する。ADCの出力とリファレンスクロックとがデジタルデータであるため、乗算は、数値演算によって乗算処理を実行する。
リファレンスクロックは、図17に示されたディザ信号と同様に、正及び負に均等に変動する。このため、乗算処理の結果も正及び負に変動する。しかし、乗算処理の結果は、正及び負に均等には変動しない。なぜなら、ADCの出力は、図17に示された制御対象の出力に比例して常に正値であっても、ADCの出力の大きさが一様ではないためである。すなわち、乗算処理の結果の絶対値は一様でない。
図17に示された「A」の場合、乗算処理の結果の絶対値は、乗算処理の結果が正値である場合に大きい。図17に示された「B」の場合、乗算処理の結果の絶対値は、概ね均等になる。ただし、制御対象の出力の波形において折り返しに起因する突出部分は、均等にはならない。図17に示された「C」の場合、乗算処理の結果の絶対値は、乗算処理の結果が負値である場合に大きい。
デジタル・ローパスフィルタ(Digital LPF)は、乗算処理の結果を平均化する。演算部(演算処理回路)は、同期検波の結果をデジタル・ローパスフィルタから取得する。図17に示された「A」の場合、演算部は、正値をデジタル・ローパスフィルタから取得する。図17に示された「B」の場合、演算部は、0をデジタル・ローパスフィルタから取得する。図17に示された「C」の場合、演算部は、負値をデジタル・ローパスフィルタから取得する。
演算部は、フィードバック制御によって、制御対象の出力を最大値に維持する。演算部は、同期検波の結果が正値である場合、制御信号の値を大きくする。演算部は、同期検波の結果が0である場合、制御信号の値を維持する。演算部は、同期検波の結果が負である場合、制御信号の値を小さくする。
フィードバック系では、同期検波の結果の位相(符号)は、同期検波の結果の絶対値の大きさよりも重要である。フィードバックゲインの最適化のためには、ディザ成分の振幅に比例した同期検波の結果が得られることが望ましい。しかし仮に、ディザ成分の振幅と同期検波の結果との間に非線形性がある場合でも、同期検波の結果の符号が正しく得られていれば、制御信号の過不足は正確に判定される。制御信号の過不足が正確に判定された場合、ディザ成分の振幅と同期検波の結果との間に非線形性があっても、フィードバック制御は可能である(特許文献1参照)。
特開2000-22258号公報
実際のフィードバック系では、制御対象に対する擾乱とモニタ部の回路雑音とに応じて、制御対象の出力には雑音が常に重畳されている。このため、ADCの出力にも雑音が常に重畳されている。
図18は、リファレンスクロックと、制御対象の出力と、ADCの出力との例を示す図である。デジタル回路は、離散的な量の変化を処理することができても、連続的な量の変化を処理することができない。図18において黒丸印で示されているように、ADCの出力は、一定の時間間隔でサンプリングされる。デジタル回路は、サンプリングデータに対してデータ処理を実行する。
図18では、ディザリングの周波数「fd」の逆数に相当する周期「Td」で、ADCの出力における6個のサンプリングデータが取得される。しかしながら、一般にディザ成分の振幅は、非常に小さく、回路雑音の振幅と同レベルである。そこで、同期検波が精度よく行われるためには、乗算処理が多数回行われることと、ディジタルLPFによる長時間にわたる平滑化とが重要となる。デジタル・ローパスフィルタは、長時間の乗算処理の結果を平滑化する。このため、同期検波の精度の向上と処理時間の短縮とには、トレードオフの関係がある。このように、同期検波の精度を一定以上にするための処理時間を短縮することができないという問題がある。
上記事情に鑑み、本発明は、同期検波の精度を一定以上にするための処理時間を短縮することが可能である同期検波装置、同期検波方法及びプログラムを提供することを目的としている。
本発明の一態様は、ディザ信号が重畳された波形のサンプリングデータを、前記ディザ信号の周期に応じたリファレンス信号の周期ごとに補正する補正部と、前記リファレンス信号のレベルごとに異なる重み係数であって、前記リファレンス信号のタイミングに対応付けられた前記重み係数を、補正された前記サンプリングデータに乗算する乗算部と、補正された前記サンプリングデータと前記重み係数との乗算結果の平均を検波結果として導出する平均化部とを備える同期検波装置である。
本発明により、同期検波の精度を一定以上にするための処理時間を短縮することが可能である。
第1実施形態における、フィードバックシステムの構成の例を示す図である。 第1実施形態における、同期検波装置のハードウェア構成の例を示す図である。 第1実施形態における、波形の補正の第1例を示す図である。 第1実施形態における、波形の補正の第2例を示す図である。 第1実施形態における、同期検波装置の動作の例を示すフローチャートである。 第2実施形態における、フィードバックシステムの構成の例を示す図である。 第2実施形態における、ディザ信号と、リファレンスクロックと、制御対象の出力と、ADCの出力との例を示す図である。 第2実施形態における、波形の補正の第1例を示す図である。 第2実施形態における、波形の補正の第2例を示す図である。 第2実施形態における、波形の補正の第3例を示す図である。 第3実施形態における、フィードバックシステムの構成の例を示す図である。 第3実施形態における、ディザ信号と、ディザ信号のパターンを表す信号と、ADCの出力との例を示す図である。 DC電源と制御対象との例を示す図である。 制御電圧と制御対象の出力との関係を示す図である。 フィードバックシステムの構成の例を示す図である。 制御電圧に対する制御対象の依存性の例を示す図である。 ディザ信号と、制御対象の出力波形との例を示す図である。 リファレンスクロックと、制御対象の出力と、ADCの出力との例を示す図である。
本発明の実施形態について、図面を参照して詳細に説明する。
(第1実施形態)
図1は、フィードバックシステム1aの構成の例を示す図である。フィードバックシステム1aは、同期検波装置10a(同期検波回路)を備える。
同期検波装置10aは、ディザ成分を雑音中から検出する装置である。
第1実施形態では、同期検波装置10aは、第1条件及び第2条件のうちの少なくとも一つが成立した場合、制御対象の出力(波形)に対して波形補正処理を実行する。これによって、同期検波装置10aは、制御対象の出力における雑音成分に対するディザ成分の比率を高くすることができる。
波形補正を実行するか否かの判断基準となる第1条件は、リファレンスクロック(リファレンス信号)の強度変化とは無相関な強度変化が制御対象の出力(波形)において検出されるという条件である。このような強度変化は、ディザ成分ではなく雑音であると判定可能である。このため、乗算処理が実行される前に、同期検波装置10aは強度変化(雑音)を抑圧する。
波形補正を実行するか否かの判断基準となる第2条件は、リファレンスクロックとの強い相関又は逆相関(予め定められた値以上の相関又は逆相関)を有する強度変化が制御対象の出力(波形)において検出されるという条件である。このような強度変化は、雑音ではなくディザ成分であると判定可能である。乗算処理が実行される前に、同期検波装置10aは、デジタル処理によって強度変化(ディザ成分)を強調する。同期検波装置10aは、雑音に対してディザ成分が大きくなるようすることができる。第3の条件は、リファレンス信号のパターンに対して矛盾する強度変化が検出されることである。矛盾する強度変化はディザ成分ではなく雑音と判断できるので、乗算処理が行われる前において、矛盾する強度変化がディジタル処理によって抑圧される。
同期検波装置10aは、乗算処理が実行される前に、第1条件から第3条件までのうちの少なくとも一つに応じて波形補正処理を実行する。これによって、同期検波装置10aは、短い処理時間で、同期検波の信号対雑音比を一定以上にすることができる。
フィードバックシステム1aは、同期検波装置10aと、DAC11と、制御対象12と、タップ13と、モニタ部14aと、ADC15とを備える。同期検波装置10aは、演算部100と、ディザ信号発生器101aと、加算部102と、逓倍器103と、同期検波部104とを備える。同期検波部104は、データストレージ105と、波形補正部106とを備える。波形補正部106は、補正部400と、乗算部401と、平均化部402とを備える。
なお、信号の遅延(制御系の応答時間の遅延)のレベルが無視できないレベルである場合、同期検波装置10aは、ディザ信号発生器101aと逓倍器103との間に、スキュー補償のための遅延回路を備えてもよい。
図2は、同期検波装置10aのハードウェア構成の例を示す図である。同期検波装置10aは、プロセッサ200と、メモリ201と、記憶装置202とを備える。
図1に示された各機能部は、CPU(Central Processing Unit)等のプロセッサ200が、不揮発性の記録媒体(非一時的な記録媒体)である記憶装置202からメモリ201に展開されたプログラムを実行することにより、ソフトウェアとして実現される。
図1に示されたデータストレージ105は、例えば記憶装置202を用いて実現される。プログラムは、コンピュータ読み取り可能な記録媒体に記録されてもよい。コンピュータ読み取り可能な記録媒体とは、例えばフレキシブルディスク、光磁気ディスク、ROM(Read Only Memory)、CD-ROM(Compact Disc Read Only Memory)等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置202などの非一時的な記録媒体である。プログラムは、電気通信回線を経由して送信されてもよい。
同期検波装置10aの一部又は全部は、例えば、LSI(Large Scale Integration circuit)、ASIC(Application Specific Integrated Circuit)、PLD(Programmable Logic Device)又はFPGA(Field Programmable Gate Array)等を用いた電子回路(electronic circuit又はcircuitry)を含むハードウェアを用いて実現されてもよい。
演算部100(演算処理回路)は、同期検波の結果を波形補正部106から取得する。図16に示された「A」の場合、演算部100は、正値を波形補正部106から取得する。「B」の場合、演算部100は、0を波形補正部106から取得する。「C」の場合、演算部100は、負値を波形補正部106から取得する。演算部100は、同期検波の結果に応じて制御信号を生成する。
ディザ信号発生器101aは、ディザリングを制御信号に対して実行する際に用いられるディザ信号を生成する。ディザ信号では、特定の周波数で正値と負値との2値が入れ替わる。ディザ信号の周波数は、「fd」である。ディザ信号発生器101aは、周波数「fd」のリファレンスクロック(RefClk)を生成する。リファレンスクロックの位相は、ディザ信号の位相に同期している。
加算部102は、ディザ信号をディザ信号発生器101aから取得する。加算部102は、正値と負値との2値を持つディザ信号を、ディザ信号発生器101aによって生成された周波数「fd」のタイミングで制御信号に加算する。
DAC11は、加算処理の結果に応じて、制御電圧を生成する。制御対象12は、予め定められた装置であり、例えば、熱源機、光通信機、光源である。制御対象12は、制御電圧に応じて、所定の正値の出力(例えば、熱量、光強度)を生成する。制御対象12(光源)の出力が光である場合、制御対象12の出力の一部は、光導波路を有するタップ13によって分岐されてもよい。タップ13は、制御対象12の出力の一部を、所定の外部装置及びモニタ部14aに出力する。モニタ部14aは、制御対象12の出力におけるディザ成分を検出する。
逓倍器103は、周波数「fd」のリファレンスクロックを、ディザ信号発生器101aから取得する。逓倍器103は、ディザ信号発生器101aによって生成された周波数「fd」(=1/Td)のリファレンスクロックを、「n」逓倍する。以下では、一例として、逓倍器103は、ディザ信号発生器101aによって生成された周波数「fd」のリファレンスクロックを、「n=6」逓倍する。逓倍器103は、逓倍された周波数のリファレンスクロックを、ADC15に出力する。
ADC15は、逓倍されたリファレンスクロックを参照して、「Td/6」の時間間隔でデータをサンプリングすることによって、サンプリングデータ(デジタルデータ)を生成する。ADC15は、サンプリングデータをデータストレージ105に出力する。
データストレージ105は、サンプリングデータを記憶する。リファレンスクロックの「p」周期分のサンプリングデータである「6×p個」のサンプリングデータがデータストレージ105に記憶された時点で、データストレージ105は、「p」周期分のサンプリングデータを、波形補正部106に出力する。ここで、「p」は自然数である。
データストレージ105は、波形補正部106に出力された「p」周期分のサンプリングデータを、データストレージ105から消去する。次の「p」周期において、データストレージ105は、「p」周期分の「6×p個」のサンプリングデータを記憶する。データストレージ105は、このように作業を繰り返す。
波形補正部106の補正部400は、ADC15の出力(ディザ成分又は2倍波)の波形を補正する。波形補正部106の乗算部401は、波形が補正されたディザ成分又は2倍波に対して、数値演算によって乗算処理を実行する。波形補正部106は、乗算処理の結果に対して、ローパス・フィルタ処理等の平均化処理を実行する。
以下では、波形補正部106に出力されたサンプリングデータ「d」の値は、添字「K」と添字「L」とを用いて、「dK_L」と表記される。以下では、添字「K」は、一例として1から「p」までの値である。第1実施形態では、添字「L」は、一例として1から6までの値である。
添字「K」の値は、リファレンスクロックの周期ごとに、1増える。つまり、添字「K」は、リファレンスクロックの周期の識別子である。添字「L」の値は、サンプリングが実行されるごとに、1増える。つまり、添字「L」は、サンプリングデータの識別子である。添字「K」の値が1増加した場合(リファレンスクロックの1周期が経過した場合)、添字「L」の値は、1にリセットされる。
ADC15のサンプリングは、リファレンスクロックに同期している。このため、「dK_1」から「dK_6」までの各サンプリングデータに関して、リファレンスクロックが正値である期間において取得されたサンプリングデータであるか、リファレンスクロックが負値である期間において取得されたサンプリングデータであるかを、波形補正部106は同定可能である。
第1実施形態では、添字「L」が1から3までのサンプリングデータは、リファレンスクロックが正値である期間において取得されたサンプリングデータである。添字「L」が4から6までのサンプリングデータは、リファレンスクロックが負値である期間において取得されたサンプリングデータである。
図3は、第1実施形態における、波形の補正の第1例を示す図である。図3には、リファレンスクロック(RefClk)と、ADCの出力と、波形補正処理とが表されている。図3では、図18に示された「A」の場合と同様に、リファレンスクロックの位相とADC15の出力の位相とは概ね同相であるが、図3では、ランダム雑音に起因する不確定性によって、位相関係は不明確になる。
波形補正部106は、式(1)で示された演算(平均化処理)を、波形補正処理の後で実行する。
Σ{(dK_1+dK_2+dK_3-dK_4-dK_5-dK_6)×W}/(6×p) …(1)
ここで、Σは、「K=1」から「K=p」までの総和を表す。自然数「p」の大きさは、ADC15の出力における雑音の大きさに応じて定まる。雑音が一定以上である場合、自然数「p」は、所定の大きな値に定められる。係数「W」の初期値は1である。第1条件及び第2条件のうちの少なくとも一つが満たされた場合、波形補正部106は、係数「W」を変更してもよい。
波形補正部106は、式(1)で示された演算を実行する前に、以下の手順によって、係数「W」を添字「K」ごとに変更する。又は、波形補正部106は、式(1)で示された演算を実行する前に、以下の波形補正処理によって、サンプリングデータ「dK_L」の値を変更してもよい。
図3では、外部環境の変化又は回路雑音に起因して、ADC15の出力のサンプリングデータ「d3_5」及び「d3_6」が突出して大きくなっている。サンプリングデータ「d3_5」及び「d3_6」の強度変化の位相は、リファレンスクロックの強度変化の位相とは異なる。したがって、第1条件が満たされるので、波形補正部106は、サンプリングデータ「d3_5」及び「d3_6」の強度変化が雑音であると判定する。
この判定は具体的には次の手順で行われ、かつ対処がなされる。波形補正部106は、式(1)で示された演算を実行する前に、添字「K」と添字「L」とを変更しながら、ADC15によるサンプリング時刻が隣り合うサンプリングデータ「dK_L-dK_(L+1)」を導出する。図3に示された例では、添字「K」が2以下である場合、「dK_L-dK_(L+1)」は、概ね小さい値である。
これに対して、添字「L=3」では、「dK_3-dK_4」の絶対値は、比較的大きい。しかし、添字「L=3」から「L=4」までの範囲のサンプリングデータにおいて、リファレンスクロックの大きさが切り替わることは既知である。このため、波形補正部106は、添字「L=3」から「L=4」までの範囲においてサンプリングデータの大きさが切り替わることを、正常な変動として認識する。
これに対して、添字「K=3」及び「L=4」のサンプリングデータのタイミングでは、リファレンスクロックの大きさが切り替わる瞬間ではない。それにもかかわらず、図3では、「d3_4-d3_5」で表されるサンプリングデータの差の絶対値は大きくなっている。予め定められた閾値「th1」をサンプリングデータの差「d3_4-d3_5」の絶対値が超えている場合、第1条件が満たされるので、雑音が発生したと判定される。
添字「K=3」に対応する期間において雑音が生じたと判定された場合、波形補正部106は、添字「K=3」に対応する期間中に取得されたサンプリングデータに対して、同期検波処理を実行しない。
例えば、添字「K=3」である場合のみ、波形補正部106は、式(1)に示された係数「W」の値を0にすることで、添字「K=3」のリファレンスクロックの期間中に取得されたサンプリングデータに対して、同期検波処理を実行しない。
又は、波形補正部106は、「d3_1」からd3_6」までのサンプリングデータを破棄し、「d3_1」から「d3_6」までの各サンプリングデータを全て同一の値に更新してもよい。図3の下段において白丸印を用いて示されているサンプリングデータに関して、式(1)における分子は、添字「K=3」において0となる。このため、白丸印を用いて示されている期間の「d3_1」から「d3_6」までのサンプリングデータは、同期検波処理には寄与しない。
このように、波形補正部106は、サンプリングデータ「dK_L」の添字「K」に、所定の整数「k」を代入したうえで、「n×m」個の連続するサンプリングデータ「dk_1」から「dk_(n×m)」までの変動(強度変化)を検出する。波形補正部106は、リファレンス信号発生器の出力がハイレベルであった期間に取得されたサンプリングデータにおいて第1閾値「th1」を超える変動がある場合、第1フラグ(第1条件の第1判定フラグ)を立てる。波形補正部106は、リファレンス信号発生器の出力がローレベルであった期間に取得されたサンプリングデータにおいて第1閾値「th1」を超える変動がある場合、第2フラグ(第1条件の第2判定フラグ)を立てる。波形補正部106は、第1フラグ又は第2フラグが立てられている場合、「n×m」個の全てのサンプリングデータ「dk_L」が雑音であると判定する。雑音であると判定されたサンプリングデータ「dk_L」は、同期検波には用いられない。なお、波形補正部106は、雑音であると判定された全てのサンプリングデータ「dk_L」を同一の値に変更することによって、該当期間の同期検波結果を0にしてもよい。
図4は、第1実施形態における、波形の補正の第2例を示す図である。図4には、リファレンスクロック(RefClk)と、ADCの出力と、波形補正処理とが表されている。図4の中段に示されている波形は、ADC15の出力の波形の例である。添字「K=1」から「K=2」までの範囲のサンプリングデータにおいて、振幅の大きな低周波成分が、雑音としてサンプリングデータに重畳されている。しかし、添字「K=1」から「K=2」までの範囲では、「dK_L-dK_(L+1)」のサンプリングデータの絶対値が閾値「th1」を超えることがない。したがって、第1条件は満たされない。
図4では、サンプリングデータの波形において雑音が多いので、添字「K=1」から「K=2」までの範囲のサンプリングデータにおいてディザ成分が検出されたと判定することは困難である。図4の中段において、添字「K=3」の各サンプリングデータの強度変化は、リファレンスクロックとの強い相関(一定値以上の相関)を有する。これによって、第2条件が満たされているので、ディザ成分が検出されたと判定される。ディザ成分は、数値演算によって強調(拡大)される。
波形補正部106は、式(1)に示された演算を実行する前に、添字「K」を変更しながら、「(dK_1+dK_2+dK_3)-(dK_4+dK_5+dK_6)」を導出する。第1項「dK_1+dK_2+dK_3」は、リファレンスクロックが正値である期間に取得されたサンプリングデータである。第2項「dK_4+dK_5+dK_6」は、リファレンスクロックが負値である期間に取得されたサンプリングデータである。
添字「K=1,2,4」の各サンプリングデータの絶対値は、比較的小さい。これに対して、添字「K=3」のサンプリングデータの絶対値は、比較的大きい。添字「K=3」のサンプリングデータに関して、リファレンスクロックが正値である期間に取得されたサンプリングデータの合計値と、リファレンスクロックが負値である期間に取得されたサンプリングデータの合計値との差の絶対値が、予め定められた閾値「th2」を超えている場合、波形補正部106は、添字「K=3」のサンプリングデータにおいてディザ成分が検出されたと判定する。図4では、「(d3_1+d3_2+d3_3)-(d3_4+d3_5+d3_6)>th2」が成立している。
添字「K=3」のサンプリングデータにおいてディザ成分が検出されたと判定された場合、波形補正部106は、添字「K=3」のサンプリングデータにおけるディザ成分を、デジタル処理によって強調する。
例えば、添字「K=3」である場合のみ、波形補正部106は、式(1)に示された係数「W」の値を1よりも大きい値とすることで、添字「K=3」のリファレンスクロックの期間中に取得されたサンプリングデータにおけるディザ成分を、デジタル処理によって強調する。
例えば、波形補正部106は、「d3_1,d3_2,d3_3」のサンプリングデータを破棄し、「d3_1,d3_2,d3_3」の各サンプリングデータを全て同一の定数「dmax」に更新してもよい。波形補正部106は、、「d3_4,d3_5,d3_6」のサンプリングデータを破棄し、「d3_4,d3_5,d3_6」の各サンプリングデータを全て同一の定数「dmin」に更新してもよい。図4の下段において白丸印を用いて示されているように、定数「dmax」は、定数「dmin」よりも大きい。例えば、定数「dmax」はADC15の出力の最大値であり、定数「dmin」はADC15の出力の最小値又は0でもよい。
なお、「(d3_1+d3_2+d3_3)-(d3_4+d3_5+d3_6)<(-th2)」が成立しており、かつ、定数「dmax」及び定数「dmin」を用いてディザ成分が強調される場合、波形補正部106は、「d3_1,d3_2,d3_3」の各サンプルデータを定数「dmin」に変更し、「d3_4,d3_5,d3_6」を各サンプルデータを定数「dmax」に変更する。
回路雑音はランダムに生じる。このため、閾値「th2」が小さすぎると誤判定が生じ易くなり、リファレンスクロックの位相に対して逆位相の期間において、ディザ成分が拡大されてしまう確率が高くなる。逆位相の期間においてディザ成分が拡大されてしまう確率が低くなるように、閾値「th2」の値は、例えば実験結果に基づいて、所定の大きな値に定められる。
波形補正部106の平均化部402は、波形補正処理の結果に対して、式(1)に示された演算を実行する。式(1)に示された演算は平均化処理であり、ローパス・フィルタとほぼ同等の処理である。式(1)に示された演算結果は、同期検波信号として用いられる。式(1)に示された演算を波形補正部106が実行するので、同期検波部104は、図15に示されているようなローパス・フィルタ「LPF」を備えなくてもよい。
第2条件に基づく波形補正ではディザ成分が真値よりも拡大されるので、同期検波されたサンプリングデータの値は、ADC15の出力の真値よりも大きくなる。しかし、フィードバック制御では、同期検波の結果の位相(符号)は、同期検波の結果の絶対値の大きさよりも重要である。したがって、第2条件に基づく波形補正は有効な方法である。
このように、波形補正部106は、サンプリングデータ「dK_L」の添字「K」に、所定の整数「k」を代入したうえで、「n×m」個の連続するサンプリングデータ「dk_1」から「dk_(n×m)」までの変動(強度変化)を検出する。波形補正部106は、リファレンス信号発生器の出力がハイレベルであった期間に取得された全てのサンプリングデータの合計(総和)「SumH」を導出する。波形補正部106は、リファレンス信号発生器の出力がローレベルであった期間に取得された全てのサンプリングデータの合計(総和)「SumL」を導出する。波形補正部106は、「SumH」と「SumL」との差の絶対値を導出する。波形補正部106は、「SumH」と「SumL」との差の絶対値が第2閾値「th2」を超えている場合、第3フラグ(第2条件の判定フラグ)を立てる。波形補正部106は、第3フラグが立てられている場合、「n×m」個の全てのサンプリングデータ「dk_L」に対して、第2の正の重み係数又は第2の負の重み係数を乗算する。これによって、波形補正部106は、ディザリングとの相関又は逆相関を有する変動(ディザ成分)を強調するという波形補正処理を実行することができる。
波形補正部106は、第3フラグが立てられている場合、「n×m」個の全てのサンプリングデータ「dk_L」を破棄してもよい。波形補正部106は、破棄されたサンプリングデータ「dk_L」の代わりのサンプリングデータ(例えば、「dmax」の値、「dmin」の値)を、波形補正処理として生成してもよい。これによって、波形補正部106は、ディザリングとの相関又は逆相関を有する変動(ディザ成分)を強調するという波形補正処理を実行することができる。
第1実施形態では、第1条件及び第2条件のうちの少なくとも一つを判定基準として、波形補正を実行するか否かを波形補正部106が判定することができる。第1条件及び第2条件の両方を用いて波形補正処理が実行される場合、第1条件及び第2条件が同時に成立することもある。この場合、波形補正部106は、例えば第1条件を第2条件よりも優先してもよい。
次に、フィードバックシステム1aの動作の例を説明する。
図5は、フィードバックシステム1aの動作の例を示すフローチャートである。波形補正部106の補正部400は、ディザ信号が重畳された波形(モニタ部14aの出力)のサンプリングデータを、ディザ信号の周期「Td」に応じたリファレンスクロック(RefClk)の周期「Td/m」(mは、自然数であり、例えば「3」)ごとに補正する(ステップS101)。
波形補正部106の乗算部401は、リファレンスクロックのレベルごとに異なる重み係数「W」であって、リファレンスクロックのタイミングに対応付けられた重み係数を、補正されたサンプリングデータに乗算する(ステップS102)。波形補正部106の平均化部402は、補正されたサンプリングデータと重み係数との乗算結果の平均を検波結果として導出する(ステップS103)。演算部100は、検波結果に応じて制御信号を生成する(ステップS104)。
以上のように、第1実施形態の同期検波装置10aは、波形補正部106を備える。波形補正部106の補正部400は、ディザ信号が重畳された波形(アナログ信号)のサンプリングデータを、ディザ信号の周期「Td」に応じたリファレンスクロック(リファレンス信号)の周期「Td/m」ごとに補正する。波形補正部106の乗算部401は、リファレンスクロックのレベルごとに異なる重み係数「W」であって、リファレンスクロックのタイミングに対応付けられた重み係数を、補正されたサンプリングデータに乗算する。波形補正部106の平均化部402は、補正されたサンプリングデータと重み係数「W」との乗算結果の平均を検波結果として導出する。波形補正部106は、リファレンスクロックの強度変化とは相関しない強度変化がADC15の出力(サンプリングデータ)において検出された場合、サンプリングデータの強度変化を抑圧してもよい。波形補正部106は、リファレンス信号との一定値以上の相関又は逆相関を有する強度変化がADC15の出力において検出された場合、ADC15の出力に重畳されているディザ信号の周波数成分を強調してもよい。
これによって、同期検波の精度を一定以上にするための処理時間を短縮することが可能である。
ディザ信号発生器101aは、周期「Td」のディザ信号を、連続して生成する。リファレンス信号発生器(ディザ信号発生器101aの逓倍器103への出力側)は、リファレンスクロック(リファレンス信号)を生成する。リファレンスクロックは、ハイレベル及びローレベルで表現される二つの状態を有する。リファレンスクロックの周期は、「Td/m」(mは、自然数)である。データ取得部(タップ13、逓倍器103)は、ディザ信号発生器101aによってディザリングが実行された信号を取得する。データ取得部(ADC15)は、ディザ信号発生器101aによってディザリングが実行された信号(ディザ成分が重畳された信号)を、「p×Td」の時間範囲にわたって、一定の時間間隔「Td/(n×m)」でサンプリングする。データ取得部(ADC15)は、「p×n×m」個のサンプリングデータを生成する。「p×n×m」個のサンプリングデータのうち、K番目(Kは、1以上、p以下)のディザリングの周期で得られたL番目(Lは、1以上、「n×m」以下)のデータは、「dK_L」と表記される。波形補正部106は、第1の正の重み係数又は第1の負の重み係数の乗算処理と、乗算処理の結果の平均を導出する乗算処理の結果の平均を導出する処理との前段で、波形補正部106は、「n×m」個のサンプリングデータ「dK_L」の波形補正処理を、K番目のディザリングの周期において実行する。波形補正部106(データ処理回路)は、リファレンスクロック(RefClk)のハイレベルである時刻にサンプリングデータ「dK_L」がサンプリングされた場合、波形が補正されたサンプリングデータ「dK_L」に第1の正の重み係数を乗算する。波形補正部106は、リファレンスクロックがローレベルである時刻にサンプリングデータ「dK_L」がサンプリングされた場合、波形が補正されたサンプリングデータ「dK_L」に第1の負の重み係数を乗算する。波形補正部106は、乗算処理の結果の平均を導出する平均化処理を実行し、平均化処理を実行結果を同期検波の結果として出力する。
(第2実施形態)
第2実施形態では、周波数「fd」ではなくm次(mは、奇数の自然数)の高調波「m×fd」のディザ成分が同期検波される点が、第1実施形態と相違する。第2実施形態では、第1実施形態との相違点を説明する。
波形補正を実行するか否かの判断基準となる第3条件は、リファレンスクロックの符号パターン(正及び負のパターン)に対して矛盾する強度変化が、ADC15又は制御対象12の出力において検出されるという条件である。リファレンスクロックの符号パターンに対して矛盾する強度変化は、ディザ成分ではなく雑音であると判定可能である。乗算処理が実行される前に、同期検波装置10aは、デジタル処理によって強度変化(雑音)を抑圧する。
図6は、フィードバックシステム1bの構成の例を示す図である。フィードバックシステム1bは、同期検波装置10bと、DAC11と、制御対象12と、タップ13と、モニタ部14bと、ADC15とを備える。同期検波装置10bは、演算部100と、ディザ信号発生器101bと、加算部102と、逓倍器107と、逓倍器108と、同期検波部104とを備える。
なお、信号の遅延のレベルが無視できないレベルである場合、同期検波装置10bは、ディザ信号発生器101bと逓倍器107との間に、スキュー補償のための遅延回路を備えてもよい。同期検波装置10bは、逓倍器107と逓倍器108との間に、スキュー補償のための遅延回路を備えてもよい。
逓倍器107は、周波数「fd」のリファレンスクロックを、ディザ信号発生器101bから取得する。逓倍器107は、ディザ信号発生器101bによって生成された周波数「fd」(=1/Td)のリファレンスクロックを、「n」逓倍する。
逓倍器108は、「n」逓倍された周波数「fd」のリファレンスクロックを、逓倍器107から取得する。逓倍器108は、逓倍器108によって生成された周波数「n×fd」のリファレンスクロックを、「m」逓倍する。逓倍器108は、周波数「n×m×fd」のリファレンスクロックを、ADC15に出力する。
モニタ部14bは、制御対象12の出力におけるディザ成分のm次の高調波を検出する。ADC15のサンプリングレートは、「m×fd」の「n」倍の値(=n×m×fd)である。
第1実施形態では、ディザ信号として方形波が用いられている。このため、第1実施形態における制御対象12の出力には、周波数「fd」のディザ成分だけでなく、m次(奇数次)の高調波成分も重畳されている。
第2実施形態では、回路雑音等に起因する周波数「fd」のディザ成分の検出が困難である場合において、同期検波装置10bは、m次の高調波を同期検波し、フィードバック制御を実行する。また、何らかの非線形性を制御対象12の出力が有している場合、ADC15の出力において、ディザ成分の周波数成分が生じるよりも、高次成分(奇数次だけでなく、偶数次を含む)がより顕著に生じることがある。このような場合、同期検波装置10bは、m次の高調波を同期検波し、フィードバック制御を実行してもよい。
図7は、ディザ信号と、リファレンスクロック(RefClk)と、制御対象の出力と、ADC15の出力との例を示す図である。図7では、相対的な位相関係を図示することが目的であるため、雑音は表されていない。ADC15のサンプリングの時間間隔は、「Td/(m×n)=Td/12」である。ここで、「m」は3であり、「n」は4である。第2実施形態では、添字「L」は、1から12までの値である。図7では、図18に示された「A」の場合と同様に、リファレンスクロックの位相とADC15の出力の位相とは、概ね同相である。
第2実施形態では、サンプリングデータ「dK_L」における添字「K」は、1からpまでの値である。添字「L」は、1から12までの値である。逓倍器107は、周波数「3fd」のリファレンスクロックを生成する。逓倍器108は、周波数「3fd」のリファレンスクロックを4逓倍する。逓倍器108は、周波数「12fd」のリファレンスクロックを、データサンプリング用のクロックとして生成する。
制御対象12の出力には周波数「fd」のディザ成分が重畳されている。制御対象12の出力の波形が方形波であるため、制御対象12の出力にはディザ成分の3次の高調波も重畳されている。モニタ部14bは、制御対象12の出力におけるディザ成分を検出する。モニタ部14bは、検出されたディザ成分をADC15に出力する。モニタ部14bは、制御対象12の出力におけるディザ成分の3次の高調波を検出してもよい。モニタ部14bは、ディザ成分の3次の高調波をADC15に出力してもよい。
データストレージ105は、サンプリングデータを記憶する。リファレンスクロックの「p」周期分のサンプリングデータである「12×p個」のサンプリングデータがデータストレージ105に記憶された場合、データストレージ105は、「p」周期分のサンプリングデータを、波形補正部106に出力する。
データストレージ105は、波形補正部106に出力された「p」周期分のサンプリングデータを、データストレージ105から消去する。データストレージ105は、リファレンスクロックの次の「p」周期分のサンプリングデータである「12×p個」のサンプリングデータを記憶する。
ADC15のサンプリングは、リファレンスクロックに同期している。このため、「dK_1」から「dK_12」までの各サンプリングデータに関して、リファレンスクロックが正値である期間において取得されたサンプリングデータであるか、リファレンスクロックが負値である期間において取得されたサンプリングデータであるかを、波形補正部106は同定可能である。
第2実施形態では、添字「L」が「1」から「6」までのサンプリングデータは、リファレンスクロックが正値である期間において取得されたサンプリングデータである。添字「L」が「7」から「12」までのサンプリングデータは、リファレンスクロックが負値である期間において取得されたサンプリングデータである。
第1実施形態における式(1)は、第2実施形態では、式(2)のように表される。波形補正部106は、式(2)で示された演算(平均化処理)を、波形補正処理の後で実行する。式(2)に示された「Σ」は、「K=1」から「K=p」までの総和を表す。
Σ{(dK_1+dK_2+dK_5+dK_6+dK_9+dK_10-dK_3-dK_4-dK_7-dK_8-dK_11-dK_12)×W}/(12×p) …(2)
図8は、第2実施形態における、波形の補正の第1例を示す図である。図8には、リファレンスクロック(RefClk)と、ADCの出力と、波形補正処理とが表されている。波形補正部106は、第2条件を用いた波形補正を実行することができる。波形補正部106は、式(2)に示された演算を実行する前に、添字「K」ごとに、式(3)の値を導出する。
(dK_1+dK_2+dK_5+dK_6+dK_9+dK_10)
-(dK_3+dK_4+dK_7+dK_8+dK_11+dK_12)
…(3)
第1項「dK_1+dK_2+dK_5+dK_6+dK_9+dK_10」は、リファレンスクロックが正値である期間に取得されたサンプリングデータである。第2項「dK_3+dK_4+dK_7+dK_8+dK_11+dK_12」は、リファレンスクロックが負値である期間に取得されたサンプリングデータである。
添字「K=1」の「d1_L」のサンプリングデータに関して、リファレンスクロックが正値である期間に取得されたサンプリングデータの合計値と、リファレンスクロックが負値である期間に取得されたサンプリングデータの合計値との差の絶対値が、閾値「th2」を超えている。予め定められた閾値「th2」を合計値の差の絶対値が超えている場合、第2条件が満たされるので、波形補正部106は、3逓倍されたディザ信号(3倍波)が検出されたと判定する。
波形補正部106は、添字「K=1」のサンプリングデータを破棄し、添字「K=1」である「d1_L」の各サンプリングデータを全て同一の定数「dmax」に更新してもよい。波形補正部106は、「d1_L」のサンプリングデータを破棄し、「d1_L」の各サンプリングデータを全て同一の定数「dmin」に更新してもよい。図8の下段において白丸印を用いて示されているように、定数「dmax」は、定数「dmin」よりも大きい。なお、図8では、式(2)に示された係数「W」の値は、初期値「1」のまま変更されなくてもよい。
添字「K=2」である「d2_L」のサンプリングデータに関して、リファレンスクロックが正値である期間に取得されたサンプリングデータの合計値と、リファレンスクロックが負値である期間に取得されたサンプリングデータの合計値との差の絶対値が、閾値「th2」を超えていない。予め定められた閾値「th2」を合計値の差の絶対値が超えていない場合、第2条件が満たされないので、波形補正部106は、3倍波が検出されたと判定せず、判定を保留する。波形補正部106は、波形補正処理を実行せず、「d2_L」のサンプリングデータを、そのまま式(2)に代入する。
図9は、第2実施形態における、波形の補正の第2例を示す図である。図9には、リファレンスクロック(RefClk)と、ADCの出力と、波形補正処理とが表されている。添字「K=1」である「d1_L」のサンプリングデータでは、図9に示されたADC15の出力波形の振幅は、図8に示されたADC15の出力波形の振幅と同じである。これに対して、添字「K=2」である「d2_L」のうちの「d2_1,d2_2,d2_9,d2_10」のサンプリングデータでは、図9に示されたADC15の出力波形の振幅は、図8に示されたADC15の出力波形の振幅よりも大きい。
「d1_L」のサンプリングデータに関して、リファレンスクロックが正値である期間に取得されたサンプリングデータの合計値と、リファレンスクロックが負値である期間に取得されたサンプリングデータの合計値との差の絶対値が、閾値「th2」を超えている。
「d2_L」のサンプリングデータの絶対値に関して、リファレンスクロックが正値である期間に取得されたサンプリングデータの合計値と、リファレンスクロックが負値である期間に取得されたサンプリングデータの合計値との差の絶対値が、閾値「th2」を超えている。予め定められた閾値「th2」を合計値の差の絶対値が超えている場合、第2条件が満たされるので、波形補正部106は、3逓倍されたディザ信号(3倍波)が検出されたと判定する。
波形補正部106は、添字「K=1」のサンプリングデータを破棄し、添字「K=1」である「d1_L」の各サンプリングデータを全て同一の定数「dmax」に更新してもよい。波形補正部106は、「d1_L」のサンプリングデータを破棄し、「d1_L」の各サンプリングデータを全て同一の定数「dmin」に更新してもよい。「d2_L」のサンプリングデータについても同様である。
「d2_5」及び「d2_6」の各サンプリングデータの値は、波形補正処理が実行される前において定数「dmax」よりも小さい。それにもかかわらず、波形補正部106は、「d2_5」及び「d2_6」の各サンプリングデータの値を、波形補正処理によって定数「dmax」に補正している。このような補正は、以下の理由によって妥当な補正である。
添字「K=2」の期間に取得された12個のサンプリングデータを、波形補正部106は、閾値を用いて、ハイレベル「Hi」又はローレベル「Lo」に識別する。
図9におけるADC15の出力の中央値が閾値である場合、添字「K=2」の期間に取得されたADC15の出力(「d2_1」から「d2_12」まで)では、「Hi-Hi-Lo-Lo-Lo-Lo-Lo-Lo-Hi-Hi-Lo-Lo」と識別される。理論上では、3逓倍されたディザ信号(3倍波)のマーク率(「Hi」の出現確率)は0.5である。したがって、「Hi-Hi-Lo-Lo-Lo-Lo-Lo-Lo-Hi-Hi-Lo-Lo」という識別結果が誤っていることは確実である。しかし、この識別結果の誤りには、第1の解釈と第2の解釈とが成り立つ。
・第1の解釈
正しい識別結果は「Hi-Hi-Lo-Lo-Hi-Hi-Lo-Lo-Hi-Hi-Lo-Lo」であるが、「d2_5」及び「d2_6」の識別結果が誤りである。
・第2の解釈
正しい識別結果は「Lo-Lo-Hi-Hi-Lo-Lo-Hi-Hi-Lo-Lo-Hi-Hi」であるが、「d2_5」及び「d2_6」以外の各識別結果が誤りである。
第2の解釈が正しい確率よりも第1の解釈が正しい確率のほうが、確率論的に高いので、波形補正部106は、識別結果を「Hi-Hi-Lo-Lo-Hi-Hi-Lo-Lo-Hi-Hi-Lo-Lo」と推定する。したがって、波形補正部106は、「d2_5」及び「d2_6」の各サンプリングデータの値を、波形補正処理によって定数「dmax」に補正する。
なお、第1の解釈の識別結果が誤りである可能性もある。このため、誤判定の発生回数が無視できる程度まで低くなるように、閾値「th2」の値は、大きな値に定められる。
図10は、第2実施形態における、波形の補正の第3例を示す図である。図10には、リファレンスクロック(RefClk)と、ADCの出力と、波形補正処理とが表されている。添字「K=1」である「d1_L」のサンプリングデータでは、図10に示されたADC15の出力の波形は、図8に示されたADC15の出力の波形と同じである。添字「K=2」である「d2_L」のサンプリングデータでは、図10に示されたADC15の出力の波形に、単調増加する雑音が重畳されている。
波形補正部106は、式(2)に示された演算を実行する前に、リファレンスクロックの符号が切り替わる前におけるADC15の出力の合計値と、リファレンスクロックの符号が切り替わった後におけるADC15の出力の合計値との差を導出する。すなわち、波形補正部106は、リファレンスクロックが正値である期間における各サンプリングデータの合計値と、リファレンスクロックが負値である期間における各サンプリングデータの合計値との差を導出する。
添字「K=1」である「d1_L」のサンプリングデータに関して、「(d1_1+d1_2)-(d1_3+d1_4)」は、正値である。「(d1_5+d1_6)-(d1_7+d1_8)」は、正値である。「(d1_9+d1_10)-(d1_11+d1_12)」は、正値である。
添字「K=2」である「d2_L」のサンプリングデータに関して、「(d2_1+d2_2)-(d2_3+d2_4)」は、正値である。「(d2_5+d2_6)-(d2_7+d2_8)」が0に近いため、「(d2_5+d2_6)-(d2_7+d2_8)」の符号は判然としない。「(d2_9+d2_10)-(d2_11+d2_12)」は、負値である。
添字「K=2」である「d2_L」のサンプリングデータにおける、「L=1」から「L=4」までの期間では、波形補正部106は、リファレンスクロックの位相とADC15の出力の位相とが概ね同相であると判定する。「L=5」から「L=8」までの期間では、3倍波が検出されたか否かの判定が困難あるため、波形補正部106は判定を保留する。「L=9」から「L=12」までの期間では、波形補正部106は、リファレンスクロックの位相とADC15の出力の位相とが逆相であると判定する。
これらの判定結果は、相互に矛盾している。すなわち、リファレンスクロックの符号パターンに対して矛盾する強度変化が、ADC15の出力において検出されている。このため、添字「K=2」である「d2_L」のサンプリングデータでは、第3条件が満たされているので、3倍波の検出に失敗したと波形補正部106は判定する。
波形補正部106は、予め定められた閾値「th3」を用いて、「(d2_1+d2_2)-(d2_3+d2_4)>th3」という結果を得る。合計値の差「(d2_1+d2_2)-(d2_3+d2_4)」の符号は、正である。波形補正部106は、予め定められた閾値th3を用いて、「|(d2_5+d2_6)-(d2_7+d2_8)|<th3」という結果を得て、判定を保留する。波形補正部106は、予め定められた閾値「th3」を用いて、「(d2_9+d2_10)-(d2_11+d2_12)<(-th3)」という結果を得る。合計値の差「(d2_9+d2_10)-(d2_11+d2_12)」の符号は、負である。
予め定められた閾値「th3」を第1合計値の差の絶対値が超えており、予め定められた閾値「th3」を第2合計値の差の絶対値が超えており、かつ、第1合計値の差の符号と第2合計値の差の符号とが互いに逆である。このため、第3条件が満たされていると、波形補正部106は判定する。
添字「K=2」のリファレンスクロックの期間(周期「Td」)において第3条件が満たされていると判定された場合、波形補正部106は、添字「K=2」のリファレンスクロックの期間中に取得されたサンプリングデータに対して、同期検波処理を実行しない。例えば、「K=2」である場合のみ、波形補正部106は、式(2)に示された係数「W」の値を0とすることで、添字「K=2」のリファレンスクロックの期間中に取得されたサンプリングデータに対して、同期検波処理を実行しない。添字「K=2」以外である場合、波形補正部106は、式(2)に示された係数「W」の値を1とする。
「K=2」である場合のみ、波形補正部106は、「d2_1」から「d2_12」までのサンプリングデータを破棄してもよい。「K=2」である場合のみ、波形補正部106は、図10の下段において白丸印を用いて示されているように、「d2_1」から「d2_12」までの各サンプリングデータを、全て同一の値(例えば、サンプリングデータの平均値)に更新してもよい。
波形補正部106は、波形補正処理の結果に対して、式(2)に示された演算を実行する。これによって、波形補正部106は、第1実施形態と同様に、同期検波の結果を導出する。
第2実施形態では、第1条件、第2条件及び第3条件のうちの少なくとも一つを判定基準として、波形補正を実行するか否かを波形補正部106が判定する。第1条件及び第3条件のうちの少なくとも一つと、第2条件とを用いて波形補正処理が実行される場合、第1条件及び第3条件のうちの少なくとも一つと第2条件とが同時に成立することもある。この場合、波形補正部106は、第1条件又は第3条件を、第2条件(ディザ成分を強調する処理のための条件)よりも優先してもよい。第1条件及び第3条件は、波形補正処理の内容が同一であるため、第1条件及び第3条件のうちのどちらの判定が優先されても、波形補正処理の結果は変わらない。
以上のように、第2実施形態の波形補正部106は、リファレンスクロック(リファレンス信号)の符号パターンに対して矛盾する強度変化が、ADC15の出力において検出された場合、強度変化を抑圧してもよい。
これによって、同期検波の精度を一定以上にするための処理時間を短縮することが可能である。
ディザ信号発生器101bは、周期「Td」のディザ信号を、連続して生成する。リファレンス信号発生器(ディザ信号発生器101cの逓倍器107への出力側)は、リファレンスクロック(リファレンス信号)を生成する。ディザ信号の周期「Td」において、リファレンス信号発生器の出力(リファレンスクロック)には、「q(qは、1以上の自然数)」個のハイレベルの期間と、「q」個のローレベルの期間とが存在する。波形補正部106は、サンプリングデータ「dK_L」の添字「K」に、所定の整数「k」を代入したうえで、「n×m」個の連続するサンプリングデータ「dk_1」から「dk_(n×m)」までの変動(強度変化)を検出する。波形補正部106は、リファレンス信号発生器の出力がハイレベルであった期間ごとに取得されたサンプリングデータの合計を表すq個の第1合計値(「SumH1」から「SumHq」まで)を導出する。波形補正部106は、リファレンス信号発生器の出力がローレベルであった期間ごとに取得されたサンプリングデータの合計を表すq個の第2合計値(「SumL1」から「SumLq」まで)を導出する。波形補正部106は、q個の第1合計値(「SumH1」から「SumHq」まで)と、q個の第2合計値(「SumL1」から「SumLq」まで)とにおける、隣り合う期間の第1合計値及び第2合計値(例えば、SumH1及びSumL1)の差の絶対値を導出する。波形補正部106は、ディザ信号の周期「Td」において、隣り合う期間の第1合計値及び第2合計値の差の絶対値が第3閾値「th3」を超えている期間が複数存在している場合、隣り合う期間の第1合計値及び第2合計値の大小関係がリファレンス信号発生器の出力の大小関係との相関又は逆相関を有しているか否かを判定する。波形補正部106は、隣り合う期間の第1合計値及び第2合計値の大小関係がリファレンス信号発生器の出力の大小関係との相関又は逆相関を有していない場合、第4フラグ(第3条件の判定フラグ)を立てる。波形補正部106は、第4フラグが立っている場合、「n×m」個のサンプリングデータ「dk_L」を、ディザ成分ではなく雑音であると判定する。雑音であると判定されたサンプリングデータ「dk_L」は、同期検波には用いられない。波形補正部106は、雑音であると判定されたサンプリングデータ「dk_L」の代わりのサンプリングデータ(例えば、「dmax」の値、「dmin」の値)を、波形補正処理として生成してもよい。
(第3実施形態)
第3実施形態では、ディザ信号発生器の出力が、正値と負値とを交互に繰り返す信号(交番信号)ではなく、特定パターンを繰り返す信号である点が、第1実施形態及び第2実施形態と相違する。第3実施形態では、第1実施形態及び第2実施形態との相違点を説明する。
図11は、フィードバックシステム1cの構成の例を示す図である。フィードバックシステム1cは、同期検波装置10cと、DAC11と、制御対象12と、タップ13と、モニタ部14cと、ADC15とを備える。同期検波装置10cは、演算部100と、ディザ信号発生器101cと、加算部102と、逓倍器103と、同期検波部104と、クロック発振器109とを備える。
なお、信号の遅延のレベルが無視できないレベルである場合、同期検波装置10cは、クロック発振器109とADC15との間に、スキュー補償のための遅延回路を備えてもよい。
クロック発振器109は、周波数「8×fd」のクロック信号を生成する。クロック発振器109は、周波数「8×fd」のクロック信号を、ディザ信号発生器101c及びADC15に出力する。
ディザ信号発生器101cは、周波数「8×fd」のクロックを用いて、ディザ信号のパターンを表す信号(RefPattern)を生成する。ディザ信号発生器101cは、ディザ信号のパターンを表す信号を、加算部102及び波形補正部106に出力する。ディザ信号発生器101cは、ディザ信号を加算部102に出力する。ディザ信号発生器101cは、ディザ信号のパターンを表す信号を、波形補正部106に出力する。
モニタ部14cは、制御対象12の出力におけるディザ成分を検出する。ADC15は、周波数「8×fd」のクロックを用いて、ディザ成分のサンプリングのタイミングを決定する。ADC15のサンプリングは、周期「Td」ごとに8回である。波形補正部106は、同期検波処理を実行する場合、ディザ信号のパターンを表す信号をリファレンス信号として用いる。
ディザ信号発生器101cの出力(ディザ信号)は、特定パターンを繰り返す信号である。特定パターンは、周期「Td」ごとに繰り返される。同期検波の処理が複雑にならないように、正値の期間の個数と、負値の期間の個数とは同じでもよい。
図12は、ディザ信号と、ディザ信号のパターンを表す信号(RefPattern)と、ADC15の出力との例を示す図である。図12では、周期「Td」ごとに、正値の期間は3箇所であり、負値の期間は3箇所である。第3実施形態では、図18に示された「A」の場合と同様に、ディザ信号発生器101cの出力であるディザ信号のパターンと同じパターンで変化するディザ成分が、制御対象12の出力に重畳されている。図18に示された「C」の場合では、ディザ信号の位相に対して位相が反転したディザ成分が、制御対象12の出力に重畳される。図12では、図18に示された「A」の場合と同様に、ディザ信号のパターンを表す信号の位相とADC15の出力の位相とは、概ね同相である。第3実施形態では、添字「L」は、1から8までの値である。
ADC15は、「Td/8」の時間間隔で、モニタ部14cの出力をサンプリングする。データストレージ105は、サンプリングデータを記憶する。ディザ信号のパターンの「p」周期分のサンプリングデータである「8×p個」のサンプリングデータがデータストレージ105に記憶された場合、データストレージ105は、「p」周期分のサンプリングデータを、波形補正部106に出力する。
データストレージ105は、波形補正部106に出力された「p」周期分のサンプリングデータを、データストレージ105から消去する。データストレージ105は、ディザ信号のパターンの次の「p」周期分のサンプリングデータである「8×p個」のサンプリングデータを記憶する。
ADC15によるサンプリングの動作は、ディザ信号のパターンに同期している。波形補正部106は、ディザ信号のパターン(RefPattern)を参照する。このため、「dK_1」から「dK_8」までの各サンプリングデータに関して、ディザ信号が正値である期間において取得されたサンプリングデータであるか、ディザ信号が負値である期間において取得されたサンプリングデータであるかを、波形補正部106は同定可能である。
波形補正部106はデジタル回路であり、ディザ信号のパターンを表す信号は要素数「8」の配列データの信号である。同定処理では、波形補正部106は、ディザ信号のパターンを表す信号における配列データの「L」番目の要素の数値を参照する。このため、データストレージ105に記憶された「dK_1」から「dK_8」までを波形補正部106が取得した場合、同定処理は瞬時に終了する。したがって、周期「Td」ごとに待機時間が設けられる必要はない。
なお、同定処理が更に簡略化されるために、ディザ信号のパターンは、整数型(8ビット)の変数ではなく、8個のフラグデータで表現されてもよい。ディザ信号のパターンは、正値又は負値で表現される代わりに、「Hi」と「Lo」との2値で表現されてもよい。
第3実施形態では、式(1)は、式(3)のように表される。式(3)に示されたΣは、「K=1」から「K=p」までの総和を表す。
Σ{(dK_1+dK_3+dK_5+dK_6-dK_2-dK_4-dK_7-dK_8)×W}/(8×p) …(3)
式(3)の分子の多項式において、係数「W」が正値であるサンプリングデータ「dK_L」は、ディザ信号が正値である期間又は「Hi」のレベルである期間に取得されたデータである。係数「W」が負値であるサンプリングデータ「dK_L」は、ディザ信号が負値である期間又は「Lo」のレベルである期間に取得されたデータである。
第3実施形態では、同期検波装置10cは、第1条件、第2条件及び第3条件のうちの少なくとも一つが成立した場合、ADC15の出力に対して波形補正処理を実行する。しかし、「th1」、「th2」又は「th3」等の閾値と、サンプリングデータの多項式とが比較可能となるためには、サンプリングデータの多項式における各項の符号は、ディザ信号のパターンの符号との相関を有する必要がある。
波形補正部106は、ディザ信号のパターンを表す信号のレベルが同じレベルを保っている期間において、変動するサンプリングデータが閾値「th1」を超えるか否かに基づいて、第1条件が満たされているか否かを判定する。
図12では、|dK_5-dK_6|が閾値「th1」より大きい場合、又は、|dK_7-dK_8|が閾値「th1」より大きい場合に、第1条件が成立する。第1条件が満たされている場合、波形補正部106は、「dK_1」から「dK_8」までの各サンプリングデータに同一の値を代入する。第1条件が満たされている場合、波形補正部106は、その添字「K」における式(3)の係数「W」を0にしてもよい。しかし、添字「L」の値が4以下では、ディザ信号のパターンを表す信号のレベルが同じレベルを保っている期間中に、サンプリングポイントが1個しかない。このため、第1条件が満たされているか否かの判定には、1個のサンプリングポイントを用いることができない。
波形補正部106は、添字「K」が共通している8個のサンプリングデータ「dK_L」の多項式を用いて、第2条件が満たされているか否かを判定する。ただし、波形補正部106は、多項式における各項の正負の符号を、ディザ信号のパターンのレベルに応じて定める。
例えば、波形補正部106は、ディザ信号のパターンのレベルがハイレベルである場合、多項式における項の符号を正と定める。例えば、波形補正部106は、ディザ信号のパターンのレベルがハイレベル「Hi」である場合、多項式における項の符号を正と定める。すなわち、波形補正部106は、ディザ信号のパターンのレベルがローレベル「Lo」である場合、多項式における項の符号を負と定める。
図12では、添字「K」に関して、「|(dK_1+dK_3+dK_5+dK_6)-(dK_2+dK_4+dK_7+dK_8)|」の値が閾値「th2」を超えている場合、波形補正部106は、ディザ成分を検出したと判定する。
波形補正部106は、添字「K」のサンプリングデータ「dK_L」を、図4に示された例と同様に、定数「dmax」と定数「dmin」とに2値化する。
波形補正部106は、第3条件が満たされているか否かを判定してもよい。波形補正部106は、共通の添字「K」のサンプリングデータ「dK_L」の強度変化に関して、ディザ信号のパターン(RefPattern)のレベルが特定方向(例えば、ハイレベル「Hi」からローレベル「Lo」への方向)に切り替わる前及び後における、ADC15の出力(サンプリングデータ)の強度変化に着目する。
図12では、例えば、サンプリングデータ「dK_1」から「dK_2」までの間で、ディザ信号のパターンのレベルが、ハイレベル「Hi」からローレベル「Lo」に切り替わる。すなわち、サンプリングデータ「dK_1」から「dK_2」までの間で、ディザ信号のパターンにダウンエッジが存在する。
ディザ信号のパターンのハイレベル「Hi」からローレベル「Lo」に切り替わる直前のハイレベル「Hi」の期間には、サンプリングデータ「dK_1」のみが含まれている。ディザ信号のパターンのハイレベル「Hi」からローレベル「Lo」に切り替わった直後のローレベル「Lo」の期間には、サンプリングデータ「dK_2」のみが含まれている。
このような切り替わりの前及び後における、サンプリングデータのレベルの差の絶対値「|dK_1-dK_2|」が閾値「th3」を超えるか否かを、波形補正部106は判定する。サンプリングデータのレベルの差の絶対値「|dK_1-dK_2|」が閾値「th3」を超えている場合、波形補正部106は、「dK_1」及び「dK_2」の各符号を、メモリ201に記録する。
図12では、例えば、サンプリングデータ「dK_3」から「dK_4」までの間で、ディザ信号のパターンのレベルが、ハイレベル「Hi」からローレベル「Lo」に切り替わる。サンプリングデータのレベルの差の絶対値「|dK_3-dK_4|」が閾値「th3」を超えるか否かを、波形補正部106は判定する。サンプリングデータのレベルの差の絶対値「|dK_3-dK_4|」が閾値「th3」を超えている場合、波形補正部106は、「dK_3」及び「dK_4」の各符号を、メモリ201に記録する。
図12では、例えば、サンプリングデータ「dK_6」から「dK_7」までの間で、ディザ信号のパターンのレベルが、ハイレベル「Hi」からローレベル「Lo」に切り替わる。サンプリングデータのレベルの差の絶対値「|dK_6-dK_7|」が閾値「th3」を超えるか否かを、波形補正部106は判定する。サンプリングデータのレベルの差の絶対値「|dK_6-dK_7|」が閾値「th3」を超えている場合、波形補正部106は、「dK_6」及び「dK_7」の各符号を、メモリ201に記録する。
共通の添字「K」のサンプリングデータに関して記録された全ての符号が正である場合、ディザ信号のパターンの位相と同じ位相である(図18に示された「A」に対応する)と、波形補正部106は判定する。
共通の添字「K」のサンプリングデータに関して記録された全ての符号が負である場合、ディザ信号のパターンの位相に対して逆相である(図18に示された「C」に対応する)と、波形補正部106は判定する。
共通の添字「K」のサンプリングデータに関して記録された全ての符号のうちで、ディザ信号のパターンの符号に一致しない符号が存在している場合、第3条件が満たされているので、波形補正部106は、閾値「th3」を超えるか否かの判定処理が実行された添字「K」の「dK_1」から「dK_8」までのサンプリングデータを破棄し、「dK_1」から「dK_8」までの各サンプリングデータを全て同一の値に更新してもよい。波形補正部106は、式(1)に示された係数「W」の値を0にすることで、添字「K」のサンプリングデータに関して、式(3)を導出する。
なお、波形補正部106は、共通の添字「K」のサンプリングデータ「dK_L」の強度変化に関して、ディザ信号のパターンのレベルがローレベル「Lo」からハイレベル「Hi」に切り替わる前及び後に着目してもよい。また、ディザ信号のパターン長が長くなるほど、着目すべきタイミングが増えるので、着目されるディザ信号のパターン長は一部に限定されてもよい。
以上のように、第3実施形態の同期検波装置10cは、波形補正部106を備える。波形補正部106の補正部400は、ディザ信号が重畳された波形(アナログ信号)のサンプリングデータを、ディザ信号の周期「Td」に応じたディザ信号のパターン(リファレンス信号)の周期「Td/m」ごとに補正する。波形補正部106(乗算部)は、ディザ信号のパターンのレベルごとに異なる重み係数「W」であって、ディザ信号のパターンのタイミングに対応付けられた重み係数を、補正されたサンプリングデータに乗算する。波形補正部106の平均化部402は、補正されたサンプリングデータと重み係数「W」との乗算結果の平均を検波結果として導出する。
これによって、同期検波の精度を一定以上にするための処理時間を短縮することが可能である。
リファレンス信号発生器(ディザ信号発生器101c)の出力において、ハイレベルとローレベルとが予め定められたパターン(特定パターン)は、「周期Td/m」で繰り返される。周期「Td/m」において、特定パターンに含まれるハイレベルの個数とローレベルの個数とは同数でもよい。
以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
本発明は、ディザリングが施された信号を雑音から切り分けて検出する同期検波装置に適用可能である。
1a,1b,1c…フィードバックシステム、10a,10b,10c…同期検波装置、11…DAC、12…制御対象、13…タップ、14,14a,14b,14c…モニタ部、15…ADC、100…演算部、101a,101b,101c…ディザ信号発生器、102…加算部、103…逓倍器、104…同期検波部、105…データストレージ、106…波形補正部、107…逓倍器、108…逓倍器、109…クロック発振器、200…プロセッサ、201…メモリ、202…記憶装置、300…フィードバックシステム、400…補正部、401…乗算部、402…平均化部

Claims (6)

  1. ディザ信号が重畳された波形のサンプリングデータを、前記ディザ信号の周期に応じたリファレンス信号の周期ごとに補正する補正部と、
    前記リファレンス信号のレベルごとに異なる重み係数であって、前記リファレンス信号のタイミングに対応付けられた前記重み係数を、補正された前記サンプリングデータに乗算する乗算部と、
    補正された前記サンプリングデータと前記重み係数との乗算結果の平均を検波結果として導出する平均化部と
    を備える同期検波装置。
  2. 前記補正部は、前記リファレンス信号の強度変化とは相関しない強度変化が前記サンプリングデータにおいて検出された場合、前記サンプリングデータの強度変化を抑圧する、請求項1に記載の同期検波装置。
  3. 前記補正部は、前記リファレンス信号との一定値以上の相関又は逆相関を有する強度変化が前記波形において検出された場合、前記波形に重畳されている前記ディザ信号の周波数成分を強調する、請求項1に記載の同期検波装置。
  4. 前記補正部は、前記リファレンス信号の符号パターンに対して矛盾する強度変化が前記波形において検出された場合、前記強度変化を抑圧する、請求項1に記載の同期検波装置。
  5. 同期検波装置が実行する同期検波方法であって、
    ディザ信号が重畳された波形のサンプリングデータを、前記ディザ信号の周期に応じたリファレンス信号の周期ごとに補正する補正ステップと、
    前記リファレンス信号のレベルごとに異なる重み係数であって、前記リファレンス信号のタイミングに対応付けられた前記重み係数を、補正された前記サンプリングデータに乗算する乗算ステップと、
    補正された前記サンプリングデータと前記重み係数との乗算結果の平均を検波結果として導出する平均化ステップと
    を含む同期検波方法。
  6. 請求項1から請求項4のいずれか一項に記載の同期検波装置としてコンピュータを機能させるためのプログラム。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11711198B2 (en) * 2019-07-25 2023-07-25 Nippon Telegraph And Telephone Corporation Synchronous detection apparatus, synchronous detection method, and program

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000261314A (ja) 1999-03-11 2000-09-22 Nec Ic Microcomput Syst Ltd クロックディザリング回路を用いたpll回路

Family Cites Families (80)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5170401A (en) * 1988-06-02 1992-12-08 Rockwell International Corporation High integrity single transmission line communication system for critical aviation information
US5187481A (en) * 1990-10-05 1993-02-16 Hewlett-Packard Company Combined and simplified multiplexing and dithered analog to digital converter
US5134399A (en) * 1990-10-05 1992-07-28 Hewlett-Packard Company Subranging analog-to-digital converter with dither
US5189418A (en) * 1992-04-16 1993-02-23 Hewlett-Packard Company Dither error correction
ES2125961T3 (es) * 1993-02-26 1999-03-16 Schlumberger Ind Sa Convertidor de analogico a digital con una señal de activacion modulada.
US5493298A (en) * 1993-03-01 1996-02-20 Hewlett-Packard Company Dithered analog-to-digital converter
US5530443A (en) * 1994-04-25 1996-06-25 The United States Of America As Represented By The Secretary Of The Navy Digital circuit for the introduction of dither into an analog signal
US5510790A (en) * 1994-04-25 1996-04-23 The United States Of America As Represented By The Secretary Of The Navy Digital circuit for the introduction of dither into an analog signal
US5745061A (en) * 1995-07-28 1998-04-28 Lucent Technologies Inc. Method of improving the stability of a sigma-delta modulator employing dither
US5629703A (en) * 1995-08-09 1997-05-13 Tektronix, Inc. Method for reducing harmonic distortion in an analog-to-digital converter system
US5646569A (en) * 1995-08-30 1997-07-08 Hewlett-Packard Company Method and apparatus for AC coupling
US5786951A (en) * 1996-06-05 1998-07-28 Cirrus Logic, Inc. Sampled amplitude read channel employing a discrete time noise generator for calibration
US6008703A (en) * 1997-01-31 1999-12-28 Massachusetts Institute Of Technology Digital compensation for wideband modulation of a phase locked loop frequency synthesizer
US5793318A (en) * 1997-02-05 1998-08-11 Hewlett-Packard Company System for preventing of crosstalk between a raw digital output signal and an analog input signal in an analog-to-digital converter
US6016113A (en) * 1997-06-26 2000-01-18 Binder; Yehuda System for enhancing the accuracy of analog-digital-analog conversions
US6028543A (en) * 1997-10-03 2000-02-22 Eg&G Instruments, Inc. Apparatus for improvement of the speed of convergence to sub-least-significant-bit accuracy and precision in a digital signal averager and method of use
JP2000022258A (ja) 1998-07-07 2000-01-21 Nippon Telegr & Teleph Corp <Ntt> アレイレーザ光源の波長安定化装置
AUPQ122699A0 (en) * 1999-06-25 1999-07-22 Lake Dsp Pty Limited Sigma delta modulator with buried data
EP1277304B1 (en) * 2000-04-28 2009-07-01 Broadcom Corporation High-speed serial data transceiver systems and related methods
EP1289150A1 (en) * 2001-08-24 2003-03-05 STMicroelectronics S.r.l. A process for generating a variable frequency signal, for instance for spreading the spectrum of a clock signal, and device therefor
US8000428B2 (en) * 2001-11-27 2011-08-16 Texas Instruments Incorporated All-digital frequency synthesis with DCO gain calculation
US6661360B2 (en) * 2002-02-12 2003-12-09 Broadcom Corporation Analog to digital converter that services voice communications
US7457538B2 (en) * 2002-05-15 2008-11-25 Nortel Networks Limited Digital performance monitoring for an optical communications system
US7346122B1 (en) * 2002-08-21 2008-03-18 Weixun Cao Direct modulation of a power amplifier with adaptive digital predistortion
US6611221B1 (en) * 2002-08-26 2003-08-26 Texas Instruments Incorporated Multi-bit sigma-delta modulator employing dynamic element matching using adaptively randomized data-weighted averaging
TWI235000B (en) * 2002-09-24 2005-06-21 Mstar Semiconductor Inc Apparatus and method for masking interference noise contained in signal source
US7126378B2 (en) * 2003-12-17 2006-10-24 Rambus, Inc. High speed signaling system with adaptive transmit pre-emphasis
US7230981B2 (en) * 2003-05-09 2007-06-12 Stmicroelectronics, Inc. Integrated data jitter generator for the testing of high-speed serial interfaces
US7181180B1 (en) * 2003-05-15 2007-02-20 Marvell International Ltd. Sigma delta modulated phase lock loop with phase interpolation
US6965224B1 (en) * 2003-05-16 2005-11-15 Cisco Technology, Inc. Method and apparatus for testing synchronization circuitry
US7075466B1 (en) * 2003-05-20 2006-07-11 Pixelworks, Inc. System and method for improving performance of an analog to digital converter
US7627029B2 (en) * 2003-05-20 2009-12-01 Rambus Inc. Margin test methods and circuits
US7590175B2 (en) * 2003-05-20 2009-09-15 Rambus Inc. DFE margin test methods and circuits that decouple sample and feedback timing
US7457350B2 (en) * 2003-07-18 2008-11-25 Artimi Ltd. Communications systems and methods
US7561635B2 (en) * 2003-08-05 2009-07-14 Stmicroelectronics Nv Variable coder apparatus for resonant power conversion and method
US8019035B2 (en) * 2003-08-05 2011-09-13 Stmicroelectronics Nv Noise shaped interpolator and decimator apparatus and method
US7015733B2 (en) * 2003-10-10 2006-03-21 Oki Electric Industry Co., Ltd. Spread-spectrum clock generator using processing in the bitstream domain
US7277519B2 (en) * 2003-12-02 2007-10-02 Texas Instruments Incorporated Frequency and phase correction in a phase-locked loop (PLL)
US6950048B1 (en) * 2004-04-02 2005-09-27 Tektronix, Inc. Dither system for a quantizing device
US7460612B2 (en) * 2004-08-12 2008-12-02 Texas Instruments Incorporated Method and apparatus for a fully digital quadrature modulator
DE102004050411B4 (de) * 2004-10-15 2006-08-31 Infineon Technologies Ag Modulator mit geregelter Übertragungsbandbreite und entsprechendes Verfahren zum Regeln der Übertragungsbandbreite
US7015851B1 (en) * 2004-10-26 2006-03-21 Agilent Technologies, Inc. Linearizing ADCs using single-bit dither
ATE436119T1 (de) * 2004-11-18 2009-07-15 Research In Motion Ltd Verfahren und vorrichtung zur präzisen abstimmung in offener schleife der referenzfrequenz innerhalb einer drahtlosen einrichtung
GB2422991B (en) * 2005-02-03 2009-06-17 Agilent Technologies Inc Method of equalising a channel and apparatus therefor
US7680173B2 (en) * 2005-07-06 2010-03-16 Ess Technology, Inc. Spread spectrum clock generator having an adjustable delay line
US7129879B1 (en) * 2005-07-12 2006-10-31 Analog Devices, Inc. Method of and apparatus for characterizing an analog to digital converter
US7221704B2 (en) * 2005-08-01 2007-05-22 Marvell World Trade Ltd. All digital implementation of clock spectrum spreading (dither) for low power/die area
US7936229B2 (en) * 2005-08-11 2011-05-03 Texas Instruments Incorporated Local oscillator incorporating phase command exception handling utilizing a quadrature switch
US7466254B2 (en) * 2006-02-03 2008-12-16 L&L Engineering Llc Systems and methods for digital control utilizing oversampling
US7277033B1 (en) * 2006-02-13 2007-10-02 Honeywell International, Inc. System and method for subtracting dither reference during analog-to-digital conversion
US7817747B2 (en) * 2006-02-15 2010-10-19 Texas Instruments Incorporated Precise delay alignment between amplitude and phase/frequency modulation paths in a digital polar transmitter
US20070189431A1 (en) * 2006-02-15 2007-08-16 Texas Instruments Incorporated Delay alignment in a closed loop two-point modulation all digital phase locked loop
US7782235B1 (en) * 2007-04-30 2010-08-24 V Corp Technologies, Inc. Adaptive mismatch compensators and methods for mismatch compensation
US8165255B2 (en) * 2008-12-19 2012-04-24 Freescale Semiconductor, Inc. Multirate resampling and filtering system and method
US8174418B2 (en) * 2009-07-14 2012-05-08 Honeywell International Inc. Inexpensively improving resolution and reducing noise of low-noise signals
JP5261779B2 (ja) * 2009-09-08 2013-08-14 日本電信電話株式会社 光信号送信器、及びバイアス電圧制御方法
GB2475878A (en) * 2009-12-03 2011-06-08 St Microelectronics Obtaining dithered image data word by adding noise contribution
US20110235694A1 (en) * 2010-02-02 2011-09-29 Tektronix, Inc. Apparatus and Method for Generating a Waveform Test Signal Having Crest Factor Emulation of Random Jitter
WO2013061272A1 (en) * 2011-10-28 2013-05-02 Koninklijke Philips Electronics N.V. Data communication with interventional instruments
US8471740B2 (en) * 2011-11-14 2013-06-25 Analog Devices, Inc. Reducing the effect of non-linear kick-back in switched capacitor networks
JP5779511B2 (ja) * 2012-01-20 2015-09-16 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US20130243056A1 (en) * 2012-03-16 2013-09-19 Lsi Corporation Voltage margin based baud rate timing recovery in a communication system
US9071407B2 (en) * 2012-05-02 2015-06-30 Ramnus Inc. Receiver clock test circuitry and related methods and apparatuses
JP2014007518A (ja) * 2012-06-22 2014-01-16 Panasonic Corp アナログデジタル変換器のノイズ低減システム、およびノイズ低減方法
IL231163A (en) * 2014-02-26 2016-05-31 Elta Systems Ltd A system and method for improving the dynamic range of a multi-channel digital receiver that targets transmitted signals
US9503116B2 (en) * 2014-12-17 2016-11-22 Analog Devices, Inc. Efficient calibration of errors in multi-stage analog-to-digital converter
US9941891B2 (en) * 2015-06-01 2018-04-10 University Of Southern California Adaptive spur cancellation techniques and multi-phase injection locked TDC for digital phase locked loop circuit
WO2017082349A1 (ja) * 2015-11-12 2017-05-18 日本電信電話株式会社 光送信器及びバイアス電圧の制御方法
US9768793B2 (en) * 2015-12-17 2017-09-19 Analog Devices Global Adaptive digital quantization noise cancellation filters for mash ADCs
US11159242B2 (en) * 2016-02-23 2021-10-26 Nippon Telegraph And Telephone Corporation Optical transmitter
US9900145B2 (en) * 2016-05-19 2018-02-20 Omnivision Technologies, Inc. Clock generator and method for reducing electromagnetic interference from digital systems
US10823989B2 (en) * 2017-07-14 2020-11-03 Nippon Telegraph And Telephone Corporation Bias control circuit and bias control method
US10659069B2 (en) * 2018-02-02 2020-05-19 Analog Devices, Inc. Background calibration of non-linearity of samplers and amplifiers in ADCs
US10911061B2 (en) * 2018-03-23 2021-02-02 The Boeing Company System and method for demodulation of resolver outputs
US11397363B2 (en) * 2018-08-31 2022-07-26 Nippon Telegraph And Telephone Corporation Automatic bias control circuit
US11711198B2 (en) * 2019-07-25 2023-07-25 Nippon Telegraph And Telephone Corporation Synchronous detection apparatus, synchronous detection method, and program
US11437980B2 (en) * 2019-12-06 2022-09-06 The Regents Of The University Of California Frequency to digital converter, asynchronous phase sampler and digitally controlled oscillator methods
US11822161B2 (en) * 2019-12-11 2023-11-21 Nippon Telegraph And Telephone Corporation Bias voltage adjustment apparatus and IQ optical modulation system
US11652491B2 (en) * 2020-08-07 2023-05-16 Analog Devices International Unlimited Company High-pass shaped dither in continuous-time residue generation systems for analog-to-digital converters
US11728821B2 (en) * 2021-02-22 2023-08-15 Mediatek Singapore Pte. Ltd. LSB dithering for segmented DACs

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000261314A (ja) 1999-03-11 2000-09-22 Nec Ic Microcomput Syst Ltd クロックディザリング回路を用いたpll回路

Also Published As

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