JP4913131B2 - データ識別装置および誤り測定装置 - Google Patents

Description

本発明は、入力データ信号に対するクロックによる読取タイミングを制御することにより、データ信号の位相揺らぎを除去するデータ識別装置に関し、特に、その読取タイミングを自動的に適正なタイミングに設定するためのデータ識別装置に関する。

データ信号を扱う機器や伝送路の性能評価を行う一つの方法として、基準パターンのデータ信号を試験用信号として評価対象に与え、その評価対象から出力されたデータ信号に対するビット誤り率を測定する方法がある。

このような方法を実現する誤り測定装置は、評価対象から出力されたデータ信号を受けて、波形整形回路に入力して振幅方向のゆらぎ成分を取り除き、その波形整形されたデータ信号に対して位相調整されたクロック信号による符号読取処理を行い、位相方向のゆらぎ成分を取り除く。そして、この誤り測定装置は、振幅方向と位相方向のゆらぎ成分が取り除かれたデータ信号の符号を評価対象に与えた試験用信号のパターンの符号と１ビットずつ比較して誤り率を求めている。

このようにデータ信号に対する波形整形処理とクロック信号による読取処理とにより、振幅と位相のゆらぎ成分を取り除いてからビット誤り率を求める誤り測定装置は、例えば、次の特許文献１、２に開示されている。

特開平５−７１３５号公報 特開平８−８８６２５号公報

上記特許文献１、２では、波形整形処理されたデータ信号に対する符号読取タイミングを最適化する技術として、データ信号に対するクロックの位相を掃引して識別器の出力の平均値がピークとなる移相量あるいは識別器の入出力データの位相差が最大となる移相量を見つけ、そのピーク間の中央となる移相量を最適値とする技術が開示されている。

しかしながら、上記した従来の技術は、実際の測定の前にデータ信号に対するクロックの位相を広い範囲連続掃引してから最適移相量を設定しなけばならず、実際の測定までに時間がかかる。また、従来の技術は、温度ドリフトなどがある場合、測定を中断して上記掃引処理を行う必要があり、長時間にわたる安定な測定が行えないという問題があった。

また、従来の技術は、入力データ信号のマーク率や波形品質により、移相量の最適値がずれてしまうという問題があった。

本発明は、この問題を解決し、上記のような位相連続掃引処理が不要でデータ信号に対するクロックの位相を最適状態に設定でき、且つその最適状態を長時間に渡って維持できるデータ識別装置および誤り測定装置を提供することを目的としている。

本発明のデータ識別装置は、波形整形されたデータ信号とクロックとを相対的に移相する可変遅延器（３２）と、前記可変遅延器により相対的に移相された、前記波形整形されたデータ信号とクロックとを受け、該クロックの一方のレベル変移タイミングに前記波形整形されたデータ信号の符号を読み取り、識別データ信号として出力する識別器（３１）とを有するデータ識別装置において、前記識別器から出力された識別データ信号をビット単位で遅延して出力する遅延器（３４）と、前記波形整形されたデータ信号と該識別器から出力された識別データ信号との位相差に対応した電圧を出力する第１位相検波器（３５）と、前記識別器から出力された識別データ信号と前記遅延器から出力されたデータ信号との位相差に対応した電圧を出力する第２位相検波器（３６）と、前記第１位相検波器の出力電圧の基底となる基底電圧を出力する第３位相検波器（３７）と、前記第１位相検波器から出力された電圧が、前記第２位相検波器から出力された電圧と前記基底電圧との中間電圧に等しくなるように前記可変遅延器の移相量を制御する位相制御手段（３８）とを備えたことを特徴としている。

なお、前記第１乃至第３位相検波器が、同一の位相検波器によって構成され、前記第３位相検波器が、同一符号かつ同位相のデジタルデータ信号間の位相差に対応した電圧を前記基底電圧として出力するようにしてもよい。

また、前記位相制御手段は、前記中間電圧と前記第１位相検波器の出力電圧とを比較し、該出力電圧が前記中間電圧より大きいときには前記波形整形されたデータ信号と前記クロックとの位相差が小さくなるように前記可変遅延器の移相量を制御し、前記出力電圧が前記中間電圧より小さいときには前記波形整形されたデータ信号と前記クロックとの位相差が大きくなるように前記可変遅延器の移相量を制御するようにしてもよい。

また、前記位相制御手段が、入力データ信号のマーク率を受けて、該マーク率に応じて前記中間電圧を補正するようにしてもよい。

また、前記位相制御手段は、前記第２位相検波器の出力電圧と前記基底電圧との差が所定の閾値より低い場合には、前記可変遅延器の移相量を前記クロックの半周期分変化させるようにしてもよい。

また、本発明の誤り測定装置は、入力データ信号の波形を整形して、波形整形されたデータ信号（Ｄｂ）を出力する波形整形回路（２１）と、前記波形整形されたデータ信号の符号を識別するデータ識別装置とを有し、前記入力されるデータ信号の符号誤りを測定する誤り測定装置において、該データ識別装置が、上記データ識別装置よりなることを特徴としている。

なお、前記位相制御手段は、前記中間電圧と前記第１位相検波器の出力電圧とを比較し、該出力電圧が前記中間電圧より大きいときには前記波形整形されたデータ信号と前記クロックとの位相差が小さくなるように前記可変遅延器の移相量を制御し、前記出力電圧が前記中間電圧より小さいときには前記波形整形されたデータ信号と前記クロックとの位相差が大きくなるように前記可変遅延器の移相量を制御するようにしてもよい。

また、本発明の誤り測定装置は、指定された基準信号のマーク率を前記入力データ信号のマーク率として出力する基準信号発生手段（４１）を備え、前記位相制御手段は、前記基準信号発生手段から出力されたマーク率を受けて、該マーク率に応じて前記中間電圧を補正するようにしてもよい。

このように本発明のデータ識別装置および誤り測定装置は、識別器の入出力データの位相差を第１位相検波器で検出するとともに、識別器から出力されたデータ信号とそのデータ信号をビット単位で遅延したデータ信号の位相差を第２位相検波器で検出し、この第２位相検波器の出力と基底電圧との中間値に第１位相検波器の出力が等しくなるように可変遅延器の移相量を制御しているので、位相の掃引処理をすることなく、データ信号に対するクロックの位相を最適状態に設定でき、且つその最適状態を長時間に渡って維持できる。

また、本発明のデータ識別装置および誤り測定装置は、データ信号のマーク率に応じて中間値を補正することにより、データ信号のパターンによらず、位相余裕の高い状態で正確なデータ識別を行うことができる。

図１は、本発明の実施形態の構成を示す図である。 図２は、実施形態の要部の構成例を示す図である。 図３は、実施形態の要部の構成例を示す図である。 図４は、実施形態の要部の動作説明図である。 図５は、実施形態の要部の動作説明図である。 図６は、実施形態の要部の他の構成例を示す図である。

符号の説明

２０ 誤り測定装置
２１ 波形整形回路
２２ 電圧検出手段
２３ 参照電圧発生手段
２４ バイアス電圧発生手段
２５ コンパレータ
２７ 補正情報出力手段
２８ 補正手段
２９ レベルシフタ
３０ データ識別装置
３１ 識別器
３２ 可変遅延器
３３ 位相検波手段
３４ 遅延器
３５ 第１位相検波器
３６ 第２位相検波器
３７ 第３位相検波器
３８ 位相制御手段
４０ 誤り測定部
４１ 基準信号発生手段
４２ 符号比較手段
４３ 演算部

以下、図面に基づいて本発明の実施の形態を説明する。
図１は、本発明のデータ識別装置３０を有する誤り測定装置２０の構成を示している。

この誤り測定装置２０の測定対象の入力データ信号Ｄａは波形整形回路２１に入力される。

この波形整形回路２１は、入力データ信号Ｄａと、その入力データ信号Ｄａの振幅中心電圧に対応した参照電圧とを比較し、ハイレベル電圧及びローレベル電圧がそれぞれ所定値のデータ信号に波形整形して出力する。

図２は、この波形整形回路２１の具体的な構成例を示すものであり、波形整形回路２１は、電圧検出手段２２、参照電圧発生手段２３、コンパレータ２５、補正情報出力手段２７、補正手段２８を有している。

電圧検出手段２２は、入力データ信号Ｄａを検波し、その振幅値および振幅中心電圧を求める。

より具体的に言えば、電圧検出手段２２は、図３のように、入力データ信号Ｄａをダイオード検波してハイレベルの電圧Ｖａを検出するハイレベル電圧検出器２２ａと、入力データ信号Ｄａをダイオード検波してローレベルの電圧Ｖｂを検出するローレベル電圧検出器２２ｂと、振幅中心電圧Ｖｃ＝（Ｖａ＋Ｖｂ）／２を求める中心電圧検出器２２ｃとを有している。

参照電圧発生手段２３は、電圧検出手段２２によって検出された振幅中心電圧Ｖｃに対応した参照電圧Ｖｒを生成する。ただし、この参照電圧Ｖｒは、後述する補正手段２８によって補正される。

コンパレータ２５は、入力データ信号Ｄａと補正された参照電圧Ｖｒ′とを比較し、例えば入力データ信号Ｄａの電圧が参照電圧Ｖｒ′を超えている間はハイレベル、入力データ信号Ｄａの電圧が参照電圧Ｖｒ′以下の間はローレベルとなるように波形整形されたデータ信号Ｄｂを生成し、後述する識別器３１に出力する。

補正情報出力手段２７は、後述する基準信号発生手段４１から出力されるマーク率Ｍと入力データ信号の振幅とに基づいて、電圧検出手段２２が検出する振幅中心電圧Ｖｃの誤差を補正するための補正情報ΔＶを補正手段２８に出力する。

補正手段２８は、補正情報ΔＶを用いて参照電圧Ｖｒの補正（この場合減算または加算補正）を行う。なお、ここでは、入力データ信号を直接コンパレータ２５に入力し、参照電圧側を補正する場合について示しているが、後述するように、参照電圧側を固定しておき、入力データ信号をレベルシフタに入力してその直流オフセットを変化させてコンパレータ２５に入力してもよい。

ここでデータ信号のマーク率と検波出力との関係について説明すると、データ信号のマーク率を、ハイレベルデータのビット数／全ビット数とすれば、マーク率が大きい程、正側（ハイレベル側）の検波出力の平均値が上昇し、負側（ローレベル側）の検波出力の平均値も上昇する。

したがって、図４の（ａ）のように、正負の検波出力の中間値Ｖｃがデータ信号Ｄａの真の振幅中心Ｖｃｒより高くなってしまい、振幅余裕が小さくなる。

また、マーク率が小さくなると、正側（ハイレベル側）の検波出力の平均値が下降し、負側（ローレベル側）の検波出力の平均値が下降する。

したがって、図４の（ｂ）のように、正負の検波出力の中間値Ｖｃがデータ信号Ｄａの真の振幅中心Ｖｃｒより低くなってしまい、やはり振幅余裕が小さくなる。

また、前記したように小さな振幅のデータ信号が低いＳ／Ｎで入力されると、必然的に振幅余裕が小さくなり、上記マーク率の変化に対する振幅余裕がますます小さくなってしまう。

そこで、この実施形態の波形整形回路２１では、マーク率Ｍと振幅に対応した補正情報ΔＶとして、例えば、検波出力の中間値Ｖｃとデータ信号の振幅中心Ｖｃｒとの誤差ΔＶを、データ信号の異なるマーク率および振幅値について予め求めてこれをメモリ（図示せず）に記憶しておき、補正情報出力手段２７が、電圧検出手段２２で検出された振幅値とマーク率Ｍに基づいて補正情報ΔＶを読み出して、補正手段２８が、参照電圧Ｖｒに補正情報ΔＶを加えてコンパレータ２５に出力する。

この構成により、波形整形回路２１は、データ信号の振幅が小さい場合や、データ信号のマーク率が大幅に変更される場合であっても、振幅余裕が十分ある波形整形処理を行うことができる。

なお、補正情報出力手段２７は、予めメモリに記憶された補正情報を読み出して使用する他に、その測定の都度に演算処理を行って補正情報ΔＶを算出してもよい。その演算の方法は、回路方式などにより種々考えられる。傾向として前記中間電圧の誤差は、マーク率と振幅に対する依存性が高いため、例えば、次の演算式のように、係数α、βと、マーク率Ｍの５０パーセントに対する差および振幅（Ｖａ−Ｖｂ）を用いて補正情報ΔＶを算出することができる。

ΔＶ＝（Ｍ−０．５）［α（Ｖａ−Ｖｂ）＋β］

なお、係数α、βは定数とは限らない。例えば、係数α、βを、波形整形回路２１の周囲温度、入力データ信号Ｄａのビットレート（入力クロックＣｋａの周波数）、入力データ信号Ｄａのマーク率Ｍの組合せ毎に予め定め、上述したメモリに記憶しておき、補正情報出力手段２７が測定状況に応じて、メモリの記憶内容から係数α、βを選択してもよい。

さらに、補正情報出力手段２７は、電圧検出手段２２で検出されたＶａ及びＶｂから得られる振幅値（Ｖａ−Ｖｂ）と、上述のように選択したα及びβと、マーク率Ｍとから補正情報ΔＶを上記演算式にしたがって算出してもよい。

波形整形回路２１の周囲温度、入力データ信号Ｄａのビットレート、入力データ信号Ｄａのマーク率Ｍについて、それぞれいくつかの点についての組合せ毎に係数α、βが定められている場合、例えば入力データ信号Ｄａのビットレートについて、１Ｇｂｐｓ、５Ｇｂｐｓにおけるα、βが定められている場合に、補正情報出力手段２７は、測定時のビットレートが３Ｇｂｐｓであったときには線形補間等を用いることにより、あらゆる測定状況について補正情報ΔＶを求めることができる。

また、メモリに記憶する組合せに、振幅値（Ｖａ−Ｖｂ）も含め、補正情報出力手段２７が上記演算式を用いずに、ΔＶを求めてもよい。

このようにして波形整形されたデータ信号Ｄｂは、図１に示しているように、データ識別装置３０の識別器３１に入力され、入力データ信号Ｄａとともに外部から入力された入力クロックＣＫａが可変遅延器３２で遅延を受け、その遅延されたクロックＣＫｂが識別器３１に入力される。

識別器３１は、フリップフロップにより構成され、データ信号Ｄｂの符号をクロックＣＫｂの一方のレベル変移タイミング（例えば立ち上がりタイミング）にラッチして、そのラッチ結果を識別データ信号Ｄｃとして誤り測定部４０へ出力する。

位相検波手段３３は、データ信号Ｄｂと識別器３１から出力されるデータ信号Ｄｃとを受けて、識別器３１の識別タイミング、即ち、クロック信号ＣＫｂのレベル変移タイミングが適正か否かを判定するために必要な３つの信号Ｐ１〜Ｐ３を生成する。

即ち、位相検波手段３３は、フリップフロップからなりデータ信号Ｄｃに１ビット分の遅延を与える遅延器３４と、データ信号Ｄｂ、Ｄｃの位相差を検出する第１位相検波器３５、データ信号Ｄｃと遅延器３４から出力されるデータ信号Ｄｄの位相差を検出する第２位相検波器３６、同一信号（ここではデータ信号Ｄｄ）の位相差（常にゼロ）を検出する第３位相検波器３７とを有している。なお、各位相検波器３５〜３７は、位相比較対象の２信号の一致、不一致判定を行うＥＸＯＲ（排他的論理和）回路とＥＸＯＲの出力から直流分を抽出するＬＰＦとにより構成されている。

また、第３位相検波器３７は、第１位相検波器３５、第２位相検波器３６の出力の基底電圧（この例ではローレベル電圧）を出力する基底電圧出力手段を構成するものであり、このように基底電圧出力手段を２つの位相検波器と同一の位相検波器で構成することで、温度ドリフトの影響を受けないようにしている。ただし、この基底電圧発生手段は、位相検波器でなく、定常的に基底の電圧を出力する他のロジック回路で構成してもよい。

ここで、第２位相検波器３６には、同一符号のデータ信号同士が１ビット分ずれた状態で入力されるので符号不一致が高い確率で発生し、その出力値Ｐ２は回路的に出力できる最大電圧ＶＨとほぼ等しい。

また、第３位相検波器３７には、同一符号のデータ信号同士が入力されるので、その出力値Ｐ３は回路的に出力できる最小電圧ＶＬ（基底電圧）とほぼ等しい。

そして、第１位相検波器３５には、同一符号のデータ信号Ｄｂ、Ｄｃが、１ビットを超えない位相差で入力されることになるので、その出力値Ｐ１は、電圧ＶＨと電圧ＶＬの間となる。

ここで、データ信号Ｄｂ、Ｄｃの位相がほぼ等しい場合には、出力値Ｐ１は電圧ＶＬにほぼ等しくなり、データ信号Ｄｂ、Ｄｃの位相がほぼ１ビット分ずれている場合には、出力値Ｐ１は電圧ＶＨにほぼ等しくなる。

つまり、第１位相検波器３５の出力値Ｐ１は、図５（ａ）に示すように、データ信号Ｄｂ、Ｄｃの位相差φの０〜２πまでの変化に対して電圧ＶＬから電圧ＶＨまで一定の傾きで単調増加する。したがって、この出力値Ｐ１が電圧ＶＬとＶＨの中間値Ｖｍに等しくなる状態が位相余裕の最も高い状態である。

位相制御手段３８は、出力値Ｐ２と出力値Ｐ３の中間の電圧を、電圧ＶＬ、ＶＨの中間値Ｖｍとして求め、その中間値Ｖｍに対して設定した許容電圧範囲Ｖｍ±γと出力値Ｐ１とを比較し、出力値Ｐ１がＶｍ＋γより高いときにはクロックの遅延量が少なくなる方向に変化させ、出力値Ｐ１がＶｍ−γより小さいときにはクロックの遅延量が大きくなる方向に変化させ、出力値Ｐ１を許容電圧範囲Ｖｍ±γに追い込み、常に位相余裕が高い状態に維持する（図５（ａ）の矢印参照）。

ここで、第１位相検波器３５の出力値Ｐ１、第２位相検波器３６の出力値Ｐ２および第３位相検波器３７の出力値Ｐ３は、データ信号Ｄｂ、Ｄｃの位相差φの０〜２πまでの変化に対して、図５（ｂ）に示すようになる。

特に、データ信号Ｄｂのレベル変移期間に遅延器３４のラッチタイミングがあった場合、すなわち、データ信号Ｄｂ、Ｄｃの位相差がほぼ０または２πとなる場合には、データ信号Ｄｃが不定になるため、第２位相検波器３６の出力値Ｐ２が電圧ＶＬ、ＶＨの中間値Ｖｍに近くなる。

このため、位相制御手段３８は、出力値Ｐ２が所定の閾値より低い場合には、クロックの遅延量を半周期分（πまたは−π）変化させるようになっている。これにより、位相制御手段３８は、許容電圧範囲Ｖｍ±γに出力値Ｐ１を迅速に追い込むことができる。なお、位相制御手段３８は、出力値Ｐ２と出力値Ｐ３との差分が所定の閾値より低い場合に、クロックの遅延量を半周期分変化させるようにしてもよい。

なお、位相制御手段３８は、これら位相制御処理を常時行ってもよいし、一定時間毎、あるいは測定者が指定した任意のタイミングに行うようにしてもよい。

いずれにしても、データ識別装置３０は、位相を広い範囲に渡って連続掃引することなく、位相余裕の最も高い位置に設定することができ、しかもこの状態を定常的に維持することができる。

なお、第２位相検波器３６の出力値Ｐ２は、入力データ信号Ｄａのマーク率によって変化するため、求められる中間値Ｖｍに誤差が生じる。

そこで、位相制御手段３８は、次の演算式により、出力値Ｐ２、Ｐ３の中間の電圧を、後述する基準信号発生手段４１から出力されるマーク率Ｍと定数ｋとを用いて算出された補正量Ｘにより補正した中間値Ｖｍを求めている。

Ｖｍ＝［（Ｐ２＋Ｐ３）／２］＋Ｘ
Ｘ＝｜Ｍ−０．５｜・ｋ

この補正した中間値Ｖｍを用いることにより、データ識別装置３０は、位相余裕の最も高いタイミングでデータ識別をより精度よく行うことができる。

このようにして得られたデータ信号Ｄｃは、クロック信号ＣＫｂとともに誤り測定部４０に入力される。

誤り測定部４０の基準信号発生手段４１は、クロック信号ＣＫｂに同期し、データ信号Ｄｃと同一符号列の基準信号Ｄｒを符号比較器４２に入力する。

符号比較器４２は、データ信号Ｄｃと基準信号Ｄｒとの符号の一致、不一致を判定し、その判定結果を演算部４３に出力する。演算部４３は、符号比較器４２の判定結果を計数して、ビット誤り率Ｅを算出する。

ここで、誤り判定に用いる符号列（パターン）は測定者が任意に選択でき（通常、基準パターンのデータ信号を与えられた評価対象が出力すべきパターンと同一にされる）、基準信号発生手段４１は、パターン指定手段４４により指定された符号列の基準信号Ｄｒを生成する。

また、この基準信号発生手段４１は、マーク率を出力する手段としての機能を有し、指定されたパターンのマーク率Ｍを補正情報出力手段２７及び位相制御手段３８に出力する。

ここで、基準信号発生手段４１は、マーク率Ｍを指定されたパターンから演算によって求めているが、この他に、予めパターン毎にマーク率を求めて内部のメモリに記憶しておき、パターンが指定されたとき、それを参照するように構成してもよい。

このように本実施形態のデータ識別装置３０は、識別器３１の入出力データの位相差を第１位相検波器３５で検出するとともに、識別器３１から出力されたデータ信号とそのデータ信号を１ビット分遅延したデータ信号の位相差を第２位相検波器３６で検出し、この第２位相検波器３６の出力Ｐ２と基底電圧（この場合第３位相検波器３７の出力Ｐ３）との中間値Ｖｍに第１位相検波器３５の出力Ｐ１が等しくなるように可変遅延器３２の移相量を制御しているので、位相の掃引処理をすることなく、データ信号に対するクロックの位相を最適状態に設定でき、且つその最適状態を長時間に渡って維持できる。

また、データ識別装置３０は、マーク率Ｍに応じて中間値を補正しているので、データ信号のパターンによらず、位相余裕のある状態でデータ識別を正確に行うことができる。

なお、この誤り測定装置２０の波形整形回路２１では、コンパレータ２５に入力される参照電圧を補正する例を示したが、これに代えて、図６に示す波形整形回路２１′のように、入力データ信号Ｄａをレベルシフトするようにしてもよい。

波形整形回路２１′は、レベルシフタ２９と、電圧検出手段２２、参照電圧発生手段２３′、バイアス電圧発生手段２４、コンパレータ２５、補正情報出力手段２７、補正手段２８を有している。

レベルシフタ２９は、補正手段２８によって供給されるバイアス電圧ＶＢ′分、入力データ信号Ｄａをレベルシフトする。参照電圧発生手段２３′は、参照電圧Ｖｒを生成する。

コンパレータ２５は、レベルシフタ２９によってレベルシフトされた入力データ信号Ｄａ′と参照電圧Ｖｒとを比較し、例えば入力データ信号Ｄａ′の電圧が参照電圧Ｖｒを超えている間はハイレベル、入力データ信号Ｄａ′の電圧が参照電圧Ｖｒを下回る間はローレベルとなるように波形整形されたデータ信号Ｄｂを生成し、識別器３０に出力する。

電圧検出手段２２は、入力データ信号Ｄａ′のハイレベルの電圧Ｖａ、ローレベルの電圧Ｖｂおよび振幅中心電圧Ｖｃを求める。補正情報出力手段２７は、基準信号発生手段４１から出力されるマーク率Ｍと、レベルシフトされた入力データ信号Ｄａ′の振幅値（Ｖａ−Ｖｂ）とに基づいて、補正情報ΔＶを補正手段２８に出力する。

ここで、補正情報ΔＶについては、前述した場合と同様に求めることができる。

バイアス電圧発生手段２４は、例えばローパスフィルタで構成され、電圧検出手段２２によって検出された振幅中心電圧Ｖｃを受けて、バイアス電圧ＶＢを生成するが、振幅中心電圧Ｖｃの脈流成分が十分に小さい場合には、バイアス電圧ＶＢとして振幅中心電圧Ｖｃを用いてもよい。

補正手段２８は、参照電圧Ｖｒ、補正情報ΔＶおよびバイアス電圧ＶＢを用いてバイアス電圧ＶＢ′をレベルシフタ２９に供給することで、入力データ信号Ｄａ′のオフセット値が参照電圧Ｖｒに制御される。

このように波形整形回路２１′は、波形整形回路２１と同様に、入力データ信号のマーク率の大幅な変化や振幅の減少変化等があっても、振幅余裕のある状態で波形整形処理を行うことができる。

また、上記実施形態では、クロック側に可変遅延器３２を挿入してデータ信号との位相を相対的に可変していたが、波形整形回路２１または２１′から出力されたデータ信号を可変遅延器３２に入力してその位相をクロックに対して可変してもよい。

Claims (8)

1. 波形整形されたデータ信号とクロックとを相対的に移相する可変遅延器（３２）と、
   前記可変遅延器により相対的に移相された、前記波形整形されたデータ信号とクロックとを受け、該クロックの一方のレベル変移タイミングに前記波形整形されたデータ信号の符号を読み取り、識別データ信号として出力する識別器（３１）とを有するデータ識別装置において、
   前記識別器から出力された識別データ信号をビット単位で遅延して出力する遅延器（３４）と、
   前記波形整形されたデータ信号と該識別器から出力された識別データ信号との位相差に対応した電圧を出力する第１位相検波器（３５）と、
   前記識別器から出力された識別データ信号と前記遅延器から出力されたデータ信号との位相差に対応した電圧を出力する第２位相検波器（３６）と、
   前記第１位相検波器の出力電圧の基底となる基底電圧を出力する第３位相検波器（３７）と、
   前記第１位相検波器から出力された電圧が、前記第２位相検波器から出力された電圧と前記基底電圧との中間電圧に等しくなるように前記可変遅延器の移相量を制御する位相制御手段（３８）とを備えたことを特徴とするデータ識別装置。
2. 前記第１乃至第３位相検波器が、同一の位相検波器によって構成され、
   前記第３位相検波器が、同一符号かつ同位相のデジタルデータ信号間の位相差に対応した電圧を前記基底電圧として出力することを特徴とする請求項１に記載のデータ識別装置。
3. 前記位相制御手段は、前記中間電圧と前記第１位相検波器の出力電圧とを比較し、該出力電圧が前記中間電圧より大きいときには前記波形整形されたデータ信号と前記クロックとの位相差が小さくなるように前記可変遅延器の移相量を制御し、前記出力電圧が前記中間電圧より小さいときには前記波形整形されたデータ信号と前記クロックとの位相差が大きくなるように前記可変遅延器の移相量を制御することを特徴とする請求項１に記載のデータ識別装置。
4. 前記位相制御手段が、入力データ信号のマーク率を受けて、該マーク率に応じて前記中間電圧を補正することを特徴とする請求項１に記載のデータ識別装置。
5. 前記位相制御手段は、前記第２位相検波器の出力電圧と前記基底電圧との差が所定の閾値より低い場合には、前記可変遅延器の移相量を前記クロックの半周期分変化させることを特徴とする請求項１に記載のデータ識別装置。
6. 入力データ信号の波形を整形して、波形整形されたデータ信号を出力する波形整形回路（２１）と、
   前記波形整形されたデータ信号の符号を識別するデータ識別装置とを有し、
   前記入力されるデータ信号の符号誤りを測定する誤り測定装置において、
   該データ識別装置が、請求項１乃至請求項５の何れかに記載のデータ識別装置よりなることを特徴とする誤り測定装置。
7. 前記位相制御手段は、前記中間電圧と前記第１位相検波器の出力電圧とを比較し、該出力電圧が前記中間電圧より大きいときには前記波形整形されたデータ信号と前記クロックとの位相差が小さくなるように前記可変遅延器の移相量を制御し、前記出力電圧が前記中間電圧より小さいときには前記波形整形されたデータ信号と前記クロックとの位相差が大きくなるように前記可変遅延器の移相量を制御することを特徴とする請求項６に記載の誤り測定装置。
8. 指定された基準信号のマーク率を前記入力データ信号のマーク率として出力する基準信号発生手段（４１）を備え、
   前記位相制御手段は、前記基準信号発生手段から出力されたマーク率を受けて、該マーク率に応じて前記中間電圧を補正することを特徴とする請求項６に記載の誤り測定装置。

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