JP2009253951A

JP2009253951A - パルス幅補正装置およびパルス幅補正方法

Info

Publication number: JP2009253951A
Application number: JP2008103384A
Authority: JP
Inventors: Shigeru Matsui; 滋松井
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2008-04-11
Filing date: 2008-04-11
Publication date: 2009-10-29

Abstract

【課題】二値化のコンパレートレベルを調整することなく、データが誤って取り込まれるのを防止すること。
【解決手段】デューティー比検出回路３は、二値化信号ＤＩのデューティー比の基準値からのずれを検出し、遅延回路５は、二値化信号ＤＩを所定の遅延量だけ順次遅延させた遅延信号ＤＬを生成し、セレクタ６は、デューティー比検出回路３にて検出された二値化信号ＤＩのデューティー比のずれに対応した遅延信号ＤＬｎを遅延信号ＤＬから選択し、パルス幅補正回路７は、セレクタ６にて選択された遅延信号ＤＬｎを用いることにより、二値化信号ＤＩのパルス幅を補正する。
【選択図】図１

Description

本発明はパルス幅補正装置およびパルス幅補正方法に関し、特に、二値化によってデューティー比が変動した信号のパルス幅を補正する方法に適用して好適なものである。

受信端で受信された受信信号を二値化する場合、受信信号の波形歪やコンパレートレベルの変動により、二値化後の波形のデューティー比が変動することが知られている。そして、このようなデューティー比が変動した二値化信号を再生クロックに同期させて取り込むと、本来はロウレベルとして取り込まれるタイミングでハイレベルとなったり、本来はハイレベルとして取り込まれるタイミングでロウレベルとなったりすることから、データが誤って取り込まれることがある（特許文献１）。

ここで、データ受信回路の前段にアナログコンパレータ回路を搭載し、デューティー比が増大する場合には、コンパレートレベルを上げることでパルス幅を短くし、デューティー比が減少する場合には、コンパレートレベルを下げることでパルス幅を長くすることによって、データが誤って取り込まれるのを防止することができる。

特開昭５８−３１１９号公報

しかしながら、上記従来の技術によれば、アナログコンパレータ回路が前段に搭載されたデータ受信回路には適用できるが、光コネクタのように光受信器自体がコンパレータを兼ねるような装置では、光ケーブルの材質や曲げにより容易にコンパレートレベルが変動し、コンパレートレベルの調整も困難である。そのため、光コネクタなどの装置では、二値化後の波形のデューティー比の変動に応じてパルス幅を調整することが困難となり、データが誤って取り込まれるのを防止することができないという問題があった。

本発明は、上記に鑑みてなされたものであって、二値化後の波形のデューティー比が変動する場合においても、二値化のコンパレートレベルを調整することなく、データが誤って取り込まれるのを防止することが可能なパルス幅補正装置およびパルス幅補正方法を得ることを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、二値化信号のデューティー比の基準値からのずれを検出するデューティー比検出部と、前記デューティー比検出部にて検出されたデューティー比のずれに基づいて、前記二値化信号のパルス幅を補正するパルス幅補正部とを備えることを特徴とするパルス幅補正装置を提供する。

この発明によれば、二値化後の波形のデューティー比が変動する場合においても、二値化のコンパレートレベルを調整することなく、データが誤って取り込まれるのを防止することが可能であるという効果を奏する。

以下に、本発明に係るパルス幅補正装置の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。

実施の形態１．
図１は、本発明に係るパルス幅補正装置の実施の形態１の概略構成を示すブロック図である。図１において、パルス幅補正装置には、クロック再生回路１、電圧制御発振器２、デューティー比検出回路３、パルス幅補正制御回路４、遅延回路５、セレクタ６およびパルス幅補正回路７が設けられている。なお、クロック再生回路１および電圧制御発振器２は、ＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）回路を構成することができる。

ここで、クロック再生回路１は、二値化信号ＤＩと再生クロックＲＫとの位相差に基づいて、電圧制御発振器２を電圧制御することができる。電圧制御発振器２は、クロック再生回路１による電圧制御に基づいて、二値化信号ＤＩに同期した再生クロックＲＫを生成することができる。デューティー比検出回路３は、二値化信号ＤＩのデューティー比の基準値からのずれを検出することができる。遅延回路５は、二値化信号ＤＩを所定の遅延量だけ順次遅延させた遅延信号ＤＬを生成することができる。セレクタ６は、遅延回路５にて生成された遅延信号ＤＬのうちのずれかの遅延信号ＤＬｎを選択することができる。パルス幅補正制御回路４は、デューティー比検出回路３にて検出された二値化信号ＤＩのデューティー比のずれに基づいて、遅延信号ＤＬｎをセレクタ６に選択させることができる。パルス幅補正回路７は、セレクタ６にて選択された遅延信号ＤＬｎを用いることにより、二値化信号ＤＩのパルス幅を補正することができる。

図２は、図１のデューティー比検出回路３の概略構成の一例を示すブロック図である。図２において、デューティー比検出回路３には、クロック分離回路１１、立ち上がりエッジ遅延回路１２、立ち下がりエッジ遅延回路１３、データエッジ検出回路１４、１５、デューティーずれ幅演算回路１６およびデューティーずれ方向判定回路１７が設けられている。

ここで、クロック分離回路１１は、立ち上がりエッジを基点として再生クロックＲＫを出力する第１クロックと、立ち下がりエッジを基点として再生クロックＲＫを出力する第２クロックを生成することができる。立ち上がりエッジ遅延回路１２は、再生クロックＲＫの立ち上がりエッジを基点として、第１クロックを所定の遅延量だけ順次遅延させた遅延クロックを生成することができる。例えば、立ち上がりエッジ遅延回路１２は、再生クロックＲＫの立ち上がりエッジを基点として、再生クロックＲＫの周期ＴをＮ（Ｎは２以上の整数）等分した遅延量だけ第１クロックを順次遅延させた遅延クロックを生成することができる。立ち下がりエッジ遅延回路１３は、再生クロックＲＫの立ち下がりエッジを基点として、第２クロックを所定の遅延量だけ順次遅延させた遅延クロックを生成することができる。例えば、立ち下がりエッジ遅延回路１３は、再生クロックＲＫの立ち下がりエッジを基点として、再生クロックＲＫの周期をＮ（Ｎは２以上の整数）等分した遅延量だけ第２クロックを順次遅延させた遅延クロックを生成することができる。

データエッジ検出回路１４は、立ち上がりエッジ遅延回路１２にて生成された遅延クロックのエッジにて分割された再生クロックＲＫの周期Ｔ内のどの位置に二値化信号ＤＩの立ち下がりエッジが存在するかを検出することができる。データエッジ検出回路１５は、立ち下がりエッジ遅延回路１３にて生成された遅延クロックのエッジにて分割された再生クロックＲＫの周期Ｔ内のどの位置に二値化信号ＤＩの立ち下がりエッジが存在するかを検出することができる。デューティーずれ幅演算回路１６は、データエッジ検出回路１４、１５にて検出された二値化信号ＤＩのエッジの存在位置に基づいて、二値化信号ＤＩのデューティー比のずれ幅を演算することができる。デューティーずれ方向判定回路１７は、データエッジ検出回路１４、１５にて検出された二値化信号ＤＩのエッジの存在位置に基づいて、二値化信号ＤＩのデューティー比のずれ方向を判定することができる。

図３は、図１の遅延回路５の概略構成の一例を示すブロック図である。図３において、遅延回路５には、遅延素子Ｌ１〜Ｌ７が設けられている。ここで、遅延素子Ｌ１〜Ｌ７は順次直列接続され、初段の遅延素子Ｌ１には、二値化信号ＤＩが入力されるとともに、各段の遅延素子Ｌ１〜Ｌ７の出力はセレクタ６に入力されている。

図４は、図１のパルス幅補正回路７の概略構成の一例を示すブロック図である。図４において、パルス幅補正回路７には、ＡＮＤゲート２１、ＯＲゲート２２およびセレクタ２３が設けられている。

ここで、ＡＮＤゲート２１は、セレクタ６にて選択された遅延信号ＤＬｎと二値化信号ＤＩとの論理積をとることで、図２のデューティーずれ幅演算回路１６にて演算された二値化信号ＤＩのデューティー比のずれ幅分だけ二値化信号ＤＩのパルス幅を短くすることができる。ＯＲゲート２２は、セレクタ６にて選択された遅延信号ＤＬｎと二値化信号ＤＩとの論理和をとることで、図２のデューティーずれ幅演算回路１６にて演算された二値化信号ＤＩのデューティー比のずれ幅分だけ二値化信号ＤＩのパルス幅を長くすることができる。セレクタ２３は、デューティーずれ方向判定回路１７にて演算された二値化信号ＤＩのデューティー比のずれ方向に基づいて、ＡＮＤゲート２１またはＯＲゲート２２のいずれか一方の出力を選択することができる。

図５は、図１のパルス幅補正装置に入力される二値化信号ＤＩの生成方法を示すタイミングチャートである。図５において、コンパレートレベルがＴＳである場合、受信信号ＲＤはｔ２〜ｔ５の期間およびｔ８〜ｔ１１の期間においてコンパレートレベルＴＳ以上となる。このため、受信信号ＲＤをコンパレートレベルＴＳで二値化すると、ｔ２〜ｔ５の期間およびｔ８〜ｔ１１の期間においてハイレベルとなる二値化信号ＤＩ１が生成される。

また、コンパレートレベルがＴＨである場合、受信信号ＲＤはｔ３〜ｔ４の期間およびｔ９〜ｔ１０の期間においてコンパレートレベルＴＨ以上となる。このため、受信信号ＲＤをコンパレートレベルＴＨで二値化すると、ｔ３〜ｔ４の期間およびｔ９〜ｔ１０の期間においてハイレベルとなる二値化信号ＤＩ２が生成される。

また、コンパレートレベルがＴＬである場合、受信信号ＲＤはｔ１〜ｔ６の期間およびｔ７〜ｔ１２の期間においてコンパレートレベルＴＬ以上となる。このため、受信信号ＲＤをコンパレートレベルＴＬで二値化すると、ｔ１〜ｔ６の期間およびｔ７〜ｔ１２の期間においてハイレベルとなる二値化信号ＤＩ３が生成される。

図６は、図５の二値化信号ＤＩ１を再生クロックＲＫ１に同期させて取り込んだ時の取り込み信号ＤＭ１を示すタイミングチャートである。図６において、再生クロックＲＫ１は二値化信号ＤＩ１に同期しているものとする。そして、コンパレートレベルがＴＳである場合、二値化信号ＤＩ１の立ち上がりエッジおよび立ち下がりエッジを再生クロックＲＫ１の立ち上がりで取り込むことができ、二値化信号ＤＩ１の波形に対応した取り込み信号ＤＭ１を得ることができる。

図７は、図５の二値化信号ＤＩ２を再生クロックＲＫ２に同期させて取り込んだ時の取り込み信号ＤＭ２を示すタイミングチャートである。図７において、再生クロックＲＫ２は二値化信号ＤＩ２に同期しているものとする。そして、コンパレートレベルがＴＨである場合、二値化信号ＤＩ２のデューティー比は図６の二値化信号ＤＩ１のデューティー比よりも小さくなる。このため、例えば、時刻ｔｂにおいては、図６の二値化信号ＤＩ１はハイレベルであるのに対して、図７の二値化信号ＤＩ２はロウレベルとなる。この結果、再生クロックＲＫ２に同期して図７の二値化信号ＤＩ２を取り込むと、時刻ｔｂにおいては、二値化信号ＤＩ２の立ち下がりエッジが誤って取り込まれることから、取り込み信号ＤＭ２は二値化信号ＤＩ２の波形と異なるようになる。

図８は、図５の二値化信号ＤＩ３を再生クロックＲＫ３に同期させて取り込んだ時の取り込み信号ＤＭ３を示すタイミングチャートである。図８において、再生クロックＲＫ３は二値化信号ＤＩ３に同期しているものとする。そして、コンパレートレベルがＴＬである場合、二値化信号ＤＩ３のデューティー比は図６の二値化信号ＤＩ１のデューティー比よりも大きくなる。このため、例えば、時刻ｔａにおいては、図６の二値化信号ＤＩ１はロウレベルであるのに対して、図８の二値化信号ＤＩ３はハイレベルとなる。この結果、再生クロックＲＫ３に同期して図８の二値化信号ＤＩ３を取り込むと、時刻ｔａにおいては、二値化信号ＤＩ３の立ち下がりエッジが取り込まれなくなることから、取り込み信号ＤＭ３は二値化信号ＤＩ３の波形と異なるようになる。

そして、図１のパルス幅補正装置には、図６の二値化信号ＤＩ１、図７の二値化信号ＤＩ２または図８の二値化信号ＤＩ３が二値化信号ＤＩとして入力される。そして、パルス幅補正装置は、二値化信号ＤＩのエッジ位置が再生クロックＲＫの周期Ｔ内のどの位置に存在するかを判断することで、二値化信号ＤＩのデューティー比のずれを検出し、そのデューティー比のずれの分だけ二値化信号ＤＩのパルス幅を増減することで、二値化信号ＤＩのデューティー比のずれを補正することができる。

図９は、図１のパルス幅補正装置にて補正される二値化信号ＤＩのエッジ位置と再生クロックＲＫとの関係を示すタイミングチャートである。図９において、二値化信号ＤＩのデューティー比が正常の場合（図６の二値化信号ＤＩ１の場合）、二値化信号ＤＩの立ち下がりエッジＥ１の位置は、再生クロックＲＫと位相差のないクロックＩＫの立ち下がりエッジの位置に一致しているものとする。

そして、二値化信号ＤＩのデューティー比が小さい場合（図７の二値化信号ＤＩ２の場合）、二値化信号ＤＩの立ち下がりエッジＥ２の位置は、クロックＩＫの立ち下がりエッジの位置よりも進んだ位置になる。このため、二値化信号ＤＩの立ち下がりエッジＥ２の位置が進んでいる場合には、二値化信号ＤＩの立ち下がりエッジＥ２の位置が進んだ分だけ二値化信号ＤＩのパルス幅を増大させることで、二値化信号ＤＩのデューティー比のずれを補正することができ、二値化信号ＤＩの取り込みミスを防止することができる。

一方、二値化信号ＤＩのデューティー比が大きい場合（図８の二値化信号ＤＩ３の場合）、二値化信号ＤＩの立ち下がりエッジＥ３の位置は、クロックＩＫの立ち下がりエッジの位置よりも遅れた位置になる。このため、二値化信号ＤＩの立ち下がりエッジＥ３の位置が遅れている場合には、二値化信号ＤＩの立ち下がりエッジＥ３の位置が遅れた分だけ二値化信号ＤＩのパルス幅を減少させることで、二値化信号ＤＩのデューティー比のずれを補正することができ、二値化信号ＤＩの取り込みミスを防止することができる。

具体的には、図１において、二値化信号ＤＩがパルス幅補正装置に入力されると、この二値化信号ＤＩは、クロック再生回路１、遅延回路５およびパルス幅補正回路７に供給される。そして、クロック再生回路１は、二値化信号ＤＩを受け取ると、その二値化信号ＤＩをデューティー比検出回路３に出力する。また、クロック再生回路１は、電圧制御発振器２から出力された再生クロックＲＫと二値化信号ＤＩとを比較し、二値化信号ＤＩと再生クロックＲＫとの位相差に対応した制御電圧を電圧制御発振器２に出力する。そして、電圧制御発振器２は、クロック再生回路１から出力された制御電圧に基づいて発振周波数を変化させることで、再生クロックＲＫと二値化信号ＤＩとの位相差がゼロに近づくように再生クロックＲＫの周波数を調整し、二値化信号ＤＩに同期した再生クロックＲＫをクロック再生回路１およびデューティー比検出回路３に出力する。

そして、デューティー比検出回路３は、二値化信号ＤＩおよび再生クロックＲＫを受け取ると、二値化信号ＤＩを図２のデータエッジ検出回路１４、１５に供給するとともに、再生クロックＲＫを図２のクロック分離回路１１に供給する。そして、クロック分離回路１１は、再生クロックＲＫが入力されると、立ち上がりエッジを基点として再生クロックＲＫを出力する第１クロックを生成し、立ち上がりエッジ遅延回路１２に出力するとともに、立ち下がりエッジを基点として再生クロックＲＫを出力する第２クロックを生成し、立ち下がりエッジ遅延回路１３に出力する。

そして、立ち上がりエッジ遅延回路１２は、再生クロックＲＫの立ち上がりエッジを基点として、例えば、再生クロックＲＫの周期Ｔを８等分した遅延量だけ第１クロックを順次遅延させた遅延クロックを生成し、データエッジ検出回路１４に出力する。また、立ち下がりエッジ遅延回路１３は、再生クロックＲＫの立ち下がりエッジを基点として、例えば、再生クロックＲＫの周期Ｔを８等分した遅延量だけ第２クロックを順次遅延させた遅延クロックを生成し、データエッジ検出回路１５に出力する。

そして、データエッジ検出回路１４は、立ち上がりエッジ遅延回路１２にて生成された遅延クロックを受け取ると、その遅延クロックのエッジにて分割された再生クロックＲＫの周期Ｔ内のどの位置に二値化信号ＤＩの立ち下がりエッジが存在するかを検出し、その検出結果をデューティーずれ幅演算回路１６およびデューティーずれ方向判定回路１７に出力する。また、データエッジ検出回路１５は、立ち下がりエッジ遅延回路１３にて生成された遅延クロックを受け取ると、その遅延クロックのエッジにて分割された再生クロックＲＫの周期Ｔ内のどの位置に二値化信号ＤＩの立ち下がりエッジが存在するかを検出し、その検出結果をデューティーずれ幅演算回路１６およびデューティーずれ方向判定回路１７に出力する。

そして、デューティーずれ幅演算回路１６は、データエッジ検出回路１４、１５にて検出された二値化信号ＤＩのエッジの存在位置に基づいて、二値化信号ＤＩのデューティー比のずれ幅ＤＺを演算し、その二値化信号ＤＩのデューティー比のずれ幅ＤＺを図１のパルス幅補正制御回路４に出力する。また、デューティーずれ方向判定回路１７は、データエッジ検出回路１４、１５にて検出された二値化信号ＤＩのエッジの存在位置に基づいて、二値化信号ＤＩのデューティー比のずれ方向ＤＤを判定し、その二値化信号ＤＩのデューティー比のずれ方向ＤＤを図１のパルス幅補正制御回路４に出力する。

図１０は、二値化信号ＤＩの立ち下がりエッジが遅れている場合のデューティーずれ幅の検出方法を示すタイミングチャートである。図１０において、図８の二値化信号ＤＩ３が図１のパルス幅補正装置に入力されたものとすると、二値化信号ＤＩ３に同期した再生クロックＲＫ３が生成され、再生クロックＲＫ３が図２のクロック分離回路１１に供給される。そして、クロック分離回路１１において、立ち上がりエッジを基点として再生クロックＲＫ３を出力する第１クロックＲＣ３が生成され、立ち上がりエッジ遅延回路１２に出力されるとともに、立ち下がりエッジを基点として再生クロックＲＫ３を出力する第２クロックＩＣ３が生成され、立ち下がりエッジ遅延回路１３に出力される。

そして、立ち上がりエッジ遅延回路１２において、再生クロックＲＫ３の周期Ｔを８等分した遅延量だけ第１クロックＲＣ３が遅延されることで、再生クロックＲＫ３の一周期Ｔ内にエッジＧ１〜Ｇ８をそれぞれ有する遅延クロックＲＬ３が生成され、データエッジ検出回路１４に出力される。また、立ち下がりエッジ遅延回路１３において、再生クロックＲＫ３の周期Ｔを８等分した遅延量だけ第２クロックＩＣ３が遅延されることで、再生クロックＲＫ３の一周期Ｔ内にエッジＧ１１〜Ｇ１８をそれぞれ有する遅延クロックＩＬ３が生成され、データエッジ検出回路１５に出力される。

そして、データエッジ検出回路１４は、立ち上がりエッジ遅延回路１２から遅延クロックＲＬ３が入力されると、二値化信号ＤＩ３の立ち下がりエッジＥ３の位置と、遅延クロックＲＬ３のエッジＧ１〜Ｇ８の位置とを順次比較する。そして、例えば、二値化信号ＤＩ３の立ち下がりエッジＥ３の位置が、遅延クロックＲＬ３のエッジＧ７、Ｇ８間にあることを検出すると、その検出結果をデューティーずれ幅演算回路１６およびデューティーずれ方向判定回路１７に出力する。また、データエッジ検出回路１５は、立ち下がりエッジ遅延回路１３から遅延クロックＩＬ３が入力されると、二値化信号ＤＩ３の立ち下がりエッジＥ３の位置と、遅延クロックＩＬ３のエッジＧ１１〜Ｇ１８の位置とを順次比較する。そして、例えば、二値化信号ＤＩ３の立ち下がりエッジＥ３の位置が、遅延クロックＩＬ３のエッジＧ１３、Ｇ１４間にあることを検出すると、その検出結果をデューティーずれ幅演算回路１６およびデューティーずれ方向判定回路１７に出力する。

そして、デューティーずれ幅演算回路１６は、二値化信号ＤＩ３の立ち下がりエッジＥ３の位置が遅延クロックＲＬ３のエッジＧ７、Ｇ８間にあるという通知を受けると、遅延クロックＲＬ３のエッジＧ５の位置と遅延クロックＲＬ３のエッジＧ７の位置との差分を演算することで、二値化信号ＤＩ３の立ち下がりエッジＥ３が再生クロックＲＫ３の周期Ｔの２／８だけ遅延していると判断することができる。また、デューティーずれ幅演算回路１６は、二値化信号ＤＩ３の立ち下がりエッジＥ３の位置が遅延クロックＩＬ３のエッジＧ１３、Ｇ１４間にあるという通知を受けると、遅延クロックＩＬ３のエッジＧ１１の位置と遅延クロックＩＬ３のエッジＧ１３の位置との差分を演算することで、二値化信号ＤＩ３の立ち下がりエッジＥ３の位置が再生クロックＲＫ３の周期Ｔの２／８だけ遅延していると判断することができる。

また、デューティーずれ方向判定回路１７は、二値化信号ＤＩ３の立ち下がりエッジＥ３の位置が遅延クロックＲＬ３のエッジＧ７、Ｇ８間にあるという通知を受けると、二値化信号ＤＩ３の立ち下がりエッジＥ３の位置が遅延クロックＲＬ３のエッジＧ５の位置よりも進んでいるか遅れているかを判定する。また、デューティーずれ方向判定回路１７は、二値化信号ＤＩ３の立ち下がりエッジＥ３の位置が遅延クロックＩＬ３のエッジＧ１３、Ｇ１４間にあるという通知を受けると、二値化信号ＤＩ３の立ち下がりエッジＥ３の位置が遅延クロックＩＬ３のエッジＧ１５の位置よりも進んでいるか遅れているかを判定する。そして、二値化信号ＤＩ３の立ち下がりエッジＥ３の位置が遅延クロックＲＬ３のエッジＧ５の位置よりも遅れており、二値化信号ＤＩ３の立ち下がりエッジＥ３の位置が遅延クロックＩＬ３のエッジＧ１５の位置よりも進んでいる場合、二値化信号ＤＩ３の立ち下がりエッジＥ３の位置が遅れる方向にずれていると判断することができる。

図１１は、二値化信号ＤＩの立ち下がりエッジが進んでいる場合のデューティーずれ幅の検出方法を示すタイミングチャートである。図１１において、図７の二値化信号ＤＩ２が図１のパルス幅補正装置に入力されたものとすると、二値化信号ＤＩ２に同期した再生クロックＲＫ２が生成され、再生クロックＲＫ２が図２のクロック分離回路１１に供給される。そして、クロック分離回路１１において、立ち上がりエッジを基点として再生クロックＲＫ２を出力する第１クロックＲＣ２が生成され、立ち上がりエッジ遅延回路１２に出力されるとともに、立ち下がりエッジを基点として再生クロックＲＫ２を出力する第２クロックＩＣ２が生成され、立ち下がりエッジ遅延回路１３に出力される。

そして、立ち上がりエッジ遅延回路１２において、再生クロックＲＫ２の周期Ｔを８等分した遅延量だけ第１クロックＲＣ２が遅延されることで、再生クロックＲＫ２の一周期Ｔ内にエッジＧ２２〜Ｇ２８をそれぞれ有する遅延クロックＲＬ２が生成され、データエッジ検出回路１４に出力される。また、立ち下がりエッジ遅延回路１３において、再生クロックＲＫ２の周期Ｔを８等分した遅延量だけ第２クロックＩＣ２が遅延されることで、再生クロックＲＫ２の一周期Ｔ内にエッジＧ３１〜Ｇ３８をそれぞれ有する遅延クロックＩＬ２が生成され、データエッジ検出回路１５に出力される。

そして、データエッジ検出回路１４は、立ち上がりエッジ遅延回路１２から遅延クロックＲＬ２が入力されると、二値化信号ＤＩ２の立ち下がりエッジＥ２の位置と、遅延クロックＲＬ２のエッジＧ２１〜Ｇ２８の位置とを順次比較する。そして、例えば、二値化信号ＤＩ２の立ち下がりエッジＥ２の位置が、遅延クロックＲＬ２のエッジＧ２２、Ｇ２３間にあることを検出すると、その検出結果をデューティーずれ幅演算回路１６およびデューティーずれ方向判定回路１７に出力する。

また、データエッジ検出回路１５は、立ち下がりエッジ遅延回路１３から遅延クロックＩＬ２が入力されると、二値化信号ＤＩ２の立ち下がりエッジＥ２の位置と、遅延クロックＩＬ２のエッジＧ３１〜Ｇ３８の位置とを順次比較する。そして、例えば、二値化信号ＤＩ２の立ち下がりエッジＥ２の位置が、遅延クロックＩＬ２のエッジＧ３６、Ｇ３７間にあることを検出すると、その検出結果をデューティーずれ幅演算回路１６およびデューティーずれ方向判定回路１７に出力する。

そして、デューティーずれ幅演算回路１６は、二値化信号ＤＩ２の立ち下がりエッジＥ２の位置が遅延クロックＲＬ２のエッジＧ２２、Ｇ２３間にあるという通知を受けると、遅延クロックＲＬ２のエッジＧ２１の位置と遅延クロックＲＬ２のエッジＧ２３の位置との差分を演算することで、二値化信号ＤＩ２の立ち下がりエッジＥ２が再生クロックＲＫ２の周期Ｔの２／８だけ遅延していると判断することができる。また、デューティーずれ幅演算回路１６は、二値化信号ＤＩ２の立ち下がりエッジＥ２の位置が遅延クロックＩＬ２のエッジＧ３６、Ｇ３７間にあるという通知を受けると、遅延クロックＩＬ２のエッジＧ３５の位置と遅延クロックＩＬ２のエッジＧ３７の位置との差分を演算することで、二値化信号ＤＩ２の立ち下がりエッジＥ２の位置が再生クロックＲＫ２の周期Ｔの２／８だけ遅延していると判断することができる。

また、デューティーずれ方向判定回路１７は、二値化信号ＤＩ２の立ち下がりエッジＥ２の位置が遅延クロックＲＬ２のエッジＧ２２、Ｇ２３間にあるという通知を受けると、二値化信号ＤＩ２の立ち下がりエッジＥ２の位置が遅延クロックＲＬ２のエッジＧ２５の位置よりも進んでいるか遅れているかを判定する。また、デューティーずれ方向判定回路１７は、二値化信号ＤＩ２の立ち下がりエッジＥ２の位置が遅延クロックＩＬ２のエッジＧ３６、Ｇ３７間にあるという通知を受けると、二値化信号ＤＩ２の立ち下がりエッジＥ２の位置が遅延クロックＩＬ２のエッジＧ３５の位置よりも進んでいるか遅れているかを判定する。そして、二値化信号ＤＩ２の立ち下がりエッジＥ２の位置が遅延クロックＲＬ２のエッジＧ２５の位置よりも進んでおり、二値化信号ＤＩ２の立ち下がりエッジＥ２の位置が遅延クロックＩＬ２のエッジＧ３５の位置よりも遅れている場合、二値化信号ＤＩ２の立ち下がりエッジＥ２の位置が進む方向にずれていると判断することができる。

図１２は、二値化信号ＤＩのパルス幅補正に使用される遅延クロックの生成方法を示すタイミングチャートである。図１２において、図１０の再生クロックＲＫ２の周期Ｔを８等分した遅延量だけ第１クロックＲＣ３を順次遅延させるものとすると、図２の立ち上がりエッジ遅延回路１２には、７段分の遅延素子Ｌ１１〜Ｌ１７を設けることができる。なお、各遅延素子Ｌ１１〜Ｌ１７の遅延量は、図３の遅延素子Ｌ１〜Ｌ７の遅延量と同一になるように設定することができる。そして、第１クロックＲＣ３を遅延素子Ｌ１１〜Ｌ１７に順次入力し、遅延素子Ｌ１１への入力および各遅延素子Ｌ１１〜Ｌ１７からの出力を取り出すことにより、図１０のエッジＧ１〜Ｇ８を有する遅延クロックＰ１〜Ｐ８を得ることができる。なお、図２の立ち下がりエッジ遅延回路１３についても同様である。

一方、図１において、二値化信号ＤＩが遅延回路５に入力されると、二値化信号ＤＩは図３の遅延素子Ｌ１〜Ｌ７に順次入力される。そして、二値化信号ＤＩは遅延素子Ｌ１〜Ｌ７にて順次遅延され、遅延素子Ｌ１への入力および各遅延素子Ｌ１〜Ｌ７からの出力が遅延信号ＤＬとしてセレクタ６に供給される。また、パルス幅補正制御回路４は、二値化信号ＤＩのデューティー比のずれ幅ＤＺおよびずれ方向ＤＤをデューティー比検出回路３から受け取ると、二値化信号ＤＩのデューティー比のずれ幅ＤＺを指定する遅延信号選択信号ＳＬを生成し、セレクタ６に出力するとともに、デューティー比のずれ方向ＤＤを指定する切り替え信号ＳＤを生成し、パルス幅補正回路７に出力する。

そして、セレクタ６は、遅延信号選択信号ＳＬに従って遅延信号ＤＬを選択することにより、二値化信号ＤＩのデューティー比のずれ幅ＤＺ分だけ遅延された遅延信号ＤＬｎをパルス幅補正回路７に出力する。そして、遅延信号ＤＬｎがパルス幅補正回路７に入力されると、遅延信号ＤＬｎは図４のＡＮＤゲート２１およびＯＲゲート２２に入力される。そして、ＡＮＤゲート２１において、遅延信号ＤＬｎと二値化信号ＤＩとの論理積がとられることで、二値化信号ＤＩのデューティー比のずれ幅ＤＺ分だけ二値化信号ＤＩのパルス幅が短縮され、セレクタ６に出力される。また、ＯＲゲート２２において、遅延信号ＤＬｎと二値化信号ＤＩとの論理和がとられることで、二値化信号ＤＩのデューティー比のずれ幅ＤＺ分だけ二値化信号ＤＩのパルス幅が延長され、セレクタ６に出力される。

そして、切り替え信号ＳＤにて指定されたデューティー比のずれ方向ＤＤが図１０の遅れ方向の場合、セレクタ６はＡＮＤゲート２１の出力を選択することで、二値化信号ＤＩのデューティー比のずれ幅ＤＺ分だけパルス幅が短縮された二値化信号ＤＩを出力信号ＯＵＴとして出力する。一方、切り替え信号ＳＤにて指定されたデューティー比のずれ方向ＤＤが図１１の進み方向の場合、セレクタ６はＯＲゲート２２の出力を選択することで、二値化信号ＤＩのデューティー比のずれ幅ＤＺ分だけパルス幅が延長された二値化信号ＤＩを出力信号ＯＵＴとして出力する。

これにより、デューティー比検出回路３によって検出されたデューティー比のずれが打ち消されるように、二値化信号ＤＩのパルス幅を増減することができる。このため、受信信号の波形歪や二値化のコンパレートレベルの変動により、二値化信号ＤＩのデューティー比が変動する場合においても、コンパレートレベルを調整することなく、データが誤って取り込まれるのを防止することが可能となり、データ受信時のデータ誤りを低減することができる。

実施の形態２．
上述した実施の形態１では、図５の受信信号ＲＤを二値化した二値化信号ＤＩを図１のクロック再生回路１に入力する方法について説明したが、図１の点線で示すように、パルス幅補正回路７から出力された出力信号ＯＵＴをクロック再生回路１に入力するようにしてもよい。

受信信号ＲＤを二値化した二値化信号ＤＩに対してクロック再生回路１で位相同期させると、二値化信号ＤＩのデューティー比の変化によって再生クロックＲＫが正しい周波数でロックしなくなる。このため、デューティー比検出回路３でのデューティー比のずれ自体の検出に誤差を生じ、二値化信号ＤＩのパルス幅の補正精度が劣化する。

これに対して、パルス幅補正回路７から出力された出力信号ＯＵＴをクロック再生回路１に入力することで、デューティー比のずれが補正された二値化信号ＤＩに対してクロック再生回路１で位相同期させることができる。このため、再生クロックＣＫの周波数を正しくロックさせることが可能となり、デューティー比検出回路３でのデューティー比のずれの検出誤差を低減させることが可能となることから、二値化信号ＤＩのパルス幅の補正精度を向上させることができる。

実施の形態３．
上述した実施の形態１では、デューティー比検出回路３でデューティー比のずれ幅を検出するために、再生クロックＲＫの一周期Ｔを８分割する方法について説明したが、デューティー比のずれ幅の検出精度を高めるために、１６分割、３２分割など８分割を超える分割数に設定してもよい。なお、再生クロックＲＫの一周期Ｔの分割数は、二値化信号ＤＩのパルス幅を補正した時に、二値化信号ＤＩの取り込み時の誤りが生じないように設定すればよい。

実施の形態４．
上述した実施の形態１では、デューティー比のずれを検出するために、電圧制御発振器２から出力された再生クロックＲＫをデューティー比検出回路３に入力する方法について説明したが、再生クロックＲＫの周波数は二値化信号ＤＩのデューティー比などに影響するので、発振器により周波数が固定された固定クロックを生成させ、この固定クロックを図２の立ち上がりエッジ遅延回路１２と立ち下がりエッジ遅延回路１３で遅延させることで、デューティー比のずれを検出するようにしてもよい。なお、この場合には、デューティー比検出回路３にて検出されるデューティー比のずれ幅と遅延回路５の遅延量が非同期であり一致しないことから、デューティー比検出回路３にて検出されるデューティー比のずれ幅に最も近い遅延量を有する遅延信号ＤＬｎを遅延回路５の出力から選択することができる。

以上のように本発明に係るパルス幅補正装置は、二値化のコンパレートレベルを調整することなく、二値化後の波形のデューティー比のずれを補正することができ、光コネクタやシリアルデータ受信装置などの二値化されたデータを受信する装置に適している。

本発明に係るパルス幅補正装置の実施の形態１の概略構成を示すブロック図である。図１のデューティー比検出回路の概略構成の一例を示すブロック図である。図１の遅延回路の概略構成の一例を示すブロック図である。図１のパルス幅補正回路の概略構成の一例を示すブロック図である。図１のパルス幅補正装置に入力される二値化信号ＤＩの生成方法を示すタイミングチャートである。図５の二値化信号ＤＩ１を再生クロックＲＫ１に同期させて取り込んだ時の取り込み信号ＤＭ１を示すタイミングチャートである。図５の二値化信号ＤＩ２を再生クロックＲＫ２に同期させて取り込んだ時の取り込み信号ＤＭ２を示すタイミングチャートである。図５の二値化信号ＤＩ３を再生クロックＲＫ３に同期させて取り込んだ時の取り込み信号ＤＭ３を示すタイミングチャートである。図１のパルス幅補正装置にて補正される二値化信号ＤＩのエッジ位置と再生クロックＲＫとの関係を示すタイミングチャートである。二値化信号ＤＩの立ち下がりエッジが遅れている場合のデューティーずれ幅の検出方法を示すタイミングチャートである。二値化信号ＤＩの立ち下がりエッジが進んでいる場合のデューティーずれ幅の検出方法を示すタイミングチャートである。二値化信号ＤＩのパルス幅補正に使用される遅延クロックの生成方法を示すタイミングチャートである。

符号の説明

１クロック再生回路
２電圧制御発振器
３デューティー比検出回路
４パルス幅補正制御回路
５遅延回路
６、２３セレクタ
７パルス幅補正回路
１１クロック分離回路
１２立ち上がりエッジ遅延回路
１３立ち下がりエッジ遅延回路
１４、１５データエッジ検出回路
１６デューティーずれ幅演算回路
１７デューティーずれ方向判定回路
Ｌ１〜Ｌ７、Ｌ１１〜Ｌ１７遅延素子
２１ＡＮＤゲート
２２ＯＲゲート

Claims

二値化信号のデューティー比の基準値からのずれを検出するデューティー比検出部と、
前記デューティー比検出部にて検出されたデューティー比のずれに基づいて、前記二値化信号のパルス幅を補正するパルス幅補正部とを備えることを特徴とするパルス幅補正装置。
前記デューティー比検出部は、
前記二値化信号に同期したクロックを所定の遅延量だけ順次遅延させるクロック遅延部と、
前記遅延されたクロックのエッジにて分割されたクロック周期内のどの位置に前記二値化信号のエッジが存在するかを検出するデータエッジ検出部と、
前記データエッジ検出部にて検出された前記二値化信号のエッジの存在位置に基づいて、前記二値化信号のデューティー比のずれ幅を演算するデューティーずれ幅演算部と、
前記データエッジ検出部にて検出された前記二値化信号のエッジの存在位置に基づいて、前記二値化信号のデューティー比のずれ方向を判定するデューティーずれ方向判定部とを備えることを特徴とする請求項１に記載のパルス幅補正装置。
前記クロック遅延部による遅延量に対応して前記二値化信号を所定の遅延量だけ順次遅延させる二値化信号遅延部と、
前記二値化信号遅延部にて遅延された二値化信号を選択するセレクタと、
前記デューティーずれ幅演算部にて演算されたデューティー比のずれ幅に対応する遅延量を持つ二値化信号を前記セレクタに選択させるパルス幅補正制御部とを備え、
前記パルス幅補正部は、前記セレクタにて選択された二値化信号に基づいて、前記デューティー比のずれが検出された二値化信号のパルス幅を補正することを特徴とする請求項２に記載のパルス幅補正装置。
二値化信号のデューティー比の基準値からのずれを検出するステップと、
前記二値化信号のデューティー比の基準値からのずれが打ち消されるように、前記二値化信号のパルス幅を増減するステップとを備えることを特徴とするパルス幅補正方法。