JP2009116104A - Ｌｃｄタイミング制御回路 - Google Patents

Abstract

【課題】水平出力基準信号の水平同期信号との位相差を抑制することができるＬＣＤタイミング制御回路を実現する。
【解決手段】本発明のＬＣＤタイミング制御回路は、水平同期信号Ａと位相比較をして内部生成した水平クロックＤをカウントして水平基準信号Ｅを生成する水平周期カウンタ１４と、水平周期カウンタ１４からのカウント値Ｈおよび水平同期信号Ａに基づいて、水平基準信号Ｅの周期と水平同期信号Ａの周期とが一致していることを示す水平周期一致信号Ｉを生成する水平周期検出回路１５と、水平周期一致信号Ｉ、水平周期カウンタからのカウント値Ｈ、および水平同期信号Ａに基づいて、水平同期信号Ａと水平基準信号Ｅとの位相差Ｂを補正した水平出力基準信号Ｇを水平基準信号Ｅの周期と水平同期信号Ａの周期とが一致している期間に生成する水平出力基準生成カウンタを有する。
【選択図】図１

Description

本発明は、ＬＣＤタイミング制御回路に係わり、特に、水平出力基準信号の生成に関する。

ＬＣＤタイミング制御回路では、ＰＬＬ（Phase Locked Loop）技術を用いて水平同期信号と周期が一致する水平基準信号を生成し（例えば、「特許文献１」を参照。）、ＬＣＤの水平系制御に用いている。

しかしながら、このようなＬＣＤタイミング制御回路では、外部から入力される水平同期信号と内部で生成される水平基準信号との間に回路構成および回路定数に起因する位相差（水平位相誤差）が発生する。このため、従来は、製造後に水平位相誤差を測定してこの値を補正値として水平基準信号の位置を調整し水平出力基準信号を生成する回路とその調整工程が必要になるという問題があった。また、水平位相誤差の調整範囲を狭めるために回路定数の最適化が必要となり開発期間の増大につながるという問題があった。
特開２００６−２７０４４３号公報

本発明は、水平出力基準信号の水平同期信号との位相差を抑制することができるＬＣＤタイミング制御回路を提供する。

本発明の一態様によれば、水平同期信号と位相比較をして内部生成した水平クロックをカウントして水平基準信号を生成する水平周期カウンタと、前記水平周期カウンタからのカウント値および前記水平同期信号に基づいて、前記水平基準信号の周期と前記水平同期信号の周期とが一致していることを示す水平周期一致信号を生成する水平周期検出手段と、前記水平周期一致信号、前記水平周期カウンタからのカウント値、および前記水平同期信号に基づいて、前記水平同期信号と前記水平基準信号との位相差を補正した水平出力基準信号を前記水平基準信号の周期と前記水平同期信号の周期とが一致している期間に生成する水平出力基準生成カウンタを有することを特徴とするＬＣＤタイミング制御回路が提供される。

また、本発明の別の一態様によれば、水平同期信号と位相比較をして内部生成した水平クロックをカウントして水平基準信号を生成する水平周期カウンタと、前記水平周期カウンタからのカウント値および前記水平同期信号に基づいて、前記水平基準信号の周期と前記水平同期信号の周期とが一致していることを示す水平周期一致信号を生成する水平周期検出手段と、前記水平周期カウンタからのカウント値、前記水平周期一致信号、および前記水平同期信号に基づいて、前記水平同期信号と前記水平基準信号との位相差を適切に補正する水平位相補正信号を前記水平基準信号の周期と前記水平同期信号の周期とが一致している期間に生成する水平位相誤差検出手段と、前記水平周期カウンタからのカウント値および前記水平位相補正信号に基づいて、前記水平同期信号と前記水平基準信号との位相差を補正した水平出力基準信号を生成する水平出力基準生成カウンタを有することを特徴とするＬＣＤタイミング制御回路が提供される。

本発明によれば、位相差を調整するための工程および位相差を抑制するための回路定数の最適化が不要となるので、製造コストの削減および開発期間の短縮を実現することができる。

以下、図面を参照しながら、本発明の実施例を説明する。

図１は、本発明の実施例１に係わるＬＣＤタイミング制御回路を示す回路ブロック図である。ここでは、主に、画像のＬＣＤ表示に際して水平方向の基準となる水平出力基準信号の生成にかかわる部分を示した。

本発明の実施例１に係わるＬＣＤタイミング制御回路は、水平位相検出回路１１、位相電圧変換回路１２、電圧制御発振回路１３、水平周期カウンタ１４、水平周期検出回路１５、垂直ブランキング生成回路１６、および水平出力基準生成カウンタ１７を備えている。

水平位相検出回路１１の第１の入力には水平同期信号Ａが入力され、水平位相検出回路１１の出力である位相差Ｂは位相電圧変換回路１２に入力され、位相電圧変換回路１２の出力である電圧Ｃは電圧制御発振回路１３に入力され、電圧制御発振回路１３の出力である水平クロックＤは水平周期カウンタ１４の入力および水平出力基準生成カウンタ１７の第１の入力に入力されている。

水平周期カウンタ１４の第１の出力である水平基準信号Ｅは水平位相検出回路１１の第２の入力に入力され、水平周期カウンタ１４の第２の出力である水平周期カウンタ出力Ｈは水平出力基準生成カウンタ１７の第２の入力および水平周期検出回路１５の第１の入力に入力され、水平周期検出回路１５の第２の入力には水平同期信号Ａが入力され、水平周期検出回路１５の出力である水平周期一致信号Ｉは水平出力基準生成カウンタ１７の第３の入力に入力されている。

垂直ブランキング生成回路１６の入力には垂直同期信号Ｊが入力され、垂直ブランキング生成回路１６の出力である垂直ブランキング信号Ｋは水平出力基準生成カウンタ１７の第４の入力に入力され、水平出力基準生成カウンタ１７の第５の入力には水平同期信号Ａが入力され、水平出力基準生成カウンタ１７の出力は水平出力基準信号Ｇとして出力されている。

水平位相検出回路１１、位相電圧変換回路１２、電圧制御発振回路１３、および水平周期カウンタ１４はＰＬＬ回路を構成しており、入力される水平同期信号Ａと周期が一致する水平基準信号Ｅを生成する。

すなわち、水平位相検出回路１１は水平同期信号Ａと水平基準信号Ｅとの位相比較を行い位相差Ｂを検出し、位相電圧変換回路１２は水平位相検出回路１１からの位相差Ｂを対応する電圧Ｃに変換し、電圧制御発振回路１３は位相電圧変換回路１２からの電圧Ｃによって発振周波数が制御された水平クロックＤを生成し、水平周期カウンタ１４は電圧制御発振回路１３からの水平クロックＤのクロック数をカウントして水平基準信号Ｅを生成する。

水平周期検出回路１５は、水平同期信号Ａと水平周期カウンタ出力Ｈに基づいて、水平同期信号Ａの周期と水平基準信号Ｅの周期との一致を示す水平周期一致信号Ｉを生成する。

垂直ブランキング生成回路１６は、入力される垂直同期信号Ｊから垂直ブランキング期間を示す垂直ブランキング信号Ｋを生成する。

水平出力基準生成カウンタ１７は、クロックとして水平クロックＤが入力され、水平周期カウンタ１４と同一のカウンタ周期を有している。そして、水平同期信号Ａと水平周期カウンタ出力Ｈとの位相差分が算出され、その位相差に基づいてカウンタがセットされ、水平出力基準信号Ｇが補正される。

この水平出力基準信号Ｇの補正は、水平周期一致信号Ｉが有効な期間、つまり、水平同期信号Ａの周期と水平基準信号Ｅの周期とが一致している期間、および垂直ブランキング信号Ｋが有効な期間に行われる。

次に、上述した構成を有するＬＣＤタイミング制御回路の動作について説明する。
図２は、本発明の実施例１に係わるＬＣＤタイミング制御回路の動作を示す波形図である。ここでは、一例として、水平同期信号Ａと水平基準信号Ｅが位相差“２”（水平クロックＤの２周期分）でフェーズロックしている場合を示した。

水平同期信号Ａの周期は“Ｎ＋１”（水平クロックＤの（Ｎ＋１）周期分）であり、水平基準信号Ｅは、図２に示したように、水平同期信号Ａから２周期遅れて出力されている。また、水平周期カウンタ出力Ｈおよび水平出力基準生成カウンタ１７は複数ビットで構成されており、図２に記載した数値（０〜Ｎ）はそれぞれのカウント値を示している。

水平出力基準生成カウンタ１７は、まず、水平周期一致信号Ｉが有効（“Ｈ”）で垂直ブランキング信号Ｋが有効（“Ｈ”）な期間に、水平同期信号Ａ（“Ｌ”）と水平周期カウンタ出力Ｈ（“Ｎ−１”）に基づいて位相差“２”を検出する。すなわち、水平同期信号Ａの周期が“Ｎ＋１”で水平同期信号Ａが“Ｌ”である時の水平周期カウンタ出力Ｈが“Ｎ−１”であることから、（Ｎ＋１）−（Ｎ−１）＝２。（図２の［ａ］。）
次に、水平出力基準生成カウンタ１７は、水平周期カウンタ出力Ｈが“０”（水平基準信号Ｅが“Ｌ”。）の時にカウント値を“２”にセットする。（図２の［ｂ］。）
水平出力基準生成カウンタ１７のクロックは水平周期カウンタ１４と同じ水平クロックＤであり、そのカウンタ周期も水平周期カウンタ１４と同一に設定されているので、次にカウント値が“０”になるタイミングは、水平基準信号Ｅより２周期分早くなり、水平同期信号Ａと同じに補正される。（図２の［ｃ］。）
このように、水平基準信号Ｅの周期と水平同期信号Ａの周期とが一致し、かつ、垂直ブランキング信号Ｋが有効な期間に、水平同期信号Ａと水平周期カウンタ出力Ｈに基づいて水平出力基準生成カウンタ１７のカウント値を書き換えることで水平同期信号Ａとの位相差Ｂを自動的に補正することが可能となる。

その結果、水平同期信号Ａと水平基準信号Ｅとの位相差Ｂを測定してその値を補正値として位相差Ｂを調整する工程、および位相差Ｂを抑制するための回路定数の最適化などが不要となる。

上記実施例１によれば、位相差Ｂを調整するための工程および位相差Ｂを抑制するための回路定数の最適化等が不要となるので、製造コストの削減および開発期間の短縮を実現することができる。

図３は、本発明の実施例２に係わるＬＣＤタイミング制御回路を示す回路ブロック図である。ここでは、主に、画像のＬＣＤ表示に際して水平方向の基準となる水平出力基準信号の生成にかかわる部分を示した。

本発明の実施例２に係わるＬＣＤタイミング制御回路は、水平位相検出回路３１、位相電圧変換回路３２、電圧制御発振回路３３、水平周期カウンタ３４、水平周期検出回路３５、垂直ブランキング生成回路３６、水平出力基準生成カウンタ３７、および水平位相誤差検出回路３８を備えている。

水平位相検出回路３１の第１の入力には水平同期信号Ａが入力され、水平位相検出回路３１の出力である位相差Ｂは位相電圧変換回路３２に入力され、位相電圧変換回路３２の出力である電圧Ｃは電圧制御発振回路３３に入力され、電圧制御発振回路３３の出力である水平クロックＤは水平周期カウンタ３４の入力および水平出力基準生成カウンタ３７の第１の入力に入力されている。

水平周期カウンタ３４の第１の出力である水平基準信号Ｅは水平位相検出回路３１の第２の入力に入力され、水平周期カウンタ３４の第２の出力である水平周期カウンタ出力Ｈは水平出力基準生成カウンタ３７の第２の入力、水平位相誤差検出回路３８の第１の入力、および水平周期検出回路３５の第１の入力に入力され、水平周期検出回路３５の第２の入力には水平同期信号Ａが入力され、水平周期検出回路３５の出力である水平周期一致信号Ｉは水平位相誤差検出回路３８の第２の入力に入力されている。

垂直ブランキング生成回路３６の入力には垂直同期信号Ｊが入力され、垂直ブランキング生成回路３６の出力である垂直ブランキング信号Ｋは水平出力基準生成カウンタ３７の第３の入力に入力されている。

水平位相誤差検出回路３８の第３の入力には水平同期信号Ａが入力され、水平位相誤差検出回路３８の出力である水平位相補正信号Ｌは水平出力基準生成カウンタ３７の第４の入力に入力され、水平出力基準生成カウンタ３７の出力は水平出力基準信号Ｇとして出力されている。

水平位相検出回路３１、位相電圧変換回路３２、電圧制御発振回路３３、水平周期カウンタ３４、水平周期検出回路３５、垂直ブランキング生成回路３６、および水平出力基準生成カウンタ３７の機能および動作は、実施例１と同様であるので、詳しい説明は省略する。

実施例１との違いは、水平位相誤差検出回路３８が水平同期信号Ａと水平基準信号Ｅとの位相差を複数回検出して適切な水平位相補正信号Ｌを生成することと、水平出力基準生成カウンタ３７が水平同期信号Ａおよび水平一致信号Ｉの替わりに水平位相誤差検出回路３８からの水平位相補正信号Ｌを用いて水平出力基準信号の補正を行うことである。

水平位相誤差検出回路３８は、水平周期一致信号Ｉが有効な期間に、水平同期信号Ａと水平周期カウンタ出力Ｈに基づいて位相差を複数回検出する。そして、例えば、検出頻度が最も高い位相差を水平位相誤差信号Ｌとして水平出力基準生成カウンタ３７へ出力する。

水平出力基準生成カウンタ３７は、水平位相誤差検出回路３８からの水平位相誤差信号Ｌに基づいてカウンタをセットし、実施例１と同様に、水平出力基準信号Ｇを補正する。この水平出力基準信号Ｇの補正は、垂直ブランキング信号Ｋが有効な期間に行われる。

上記実施例２によれば、実施例１と同様の効果を得られるばかりでなく、水平同期信号Ａに乗るノイズに対する耐性を向上させることができ、垂直周期での水平方向への画像のゆれを抑制することが可能となる。

本発明の実施例１に係わるＬＣＤタイミング制御回路を示す回路ブロック図。 本発明の実施例１に係わるＬＣＤタイミング制御回路の動作を示す波形図。 本発明の実施例２に係わるＬＣＤタイミング制御回路を示す回路ブロック図。

符号の説明

１１、３１ 水平位相検出回路
１２、３２ 位相電圧変換回路
１３、３３ 電圧制御発振回路
１４、３４ 水平周期カウンタ
１５、３５ 水平周期検出回路
１６、３６ 垂直ブランキング生成回路
１７、３７ 水平出力基準生成カウンタ
３８ 水平位相誤差検出回路

Claims (3)

1. 水平同期信号と位相比較をして内部生成した水平クロックをカウントして水平基準信号を生成する水平周期カウンタと、
   前記水平周期カウンタからのカウント値および前記水平同期信号に基づいて、前記水平基準信号の周期と前記水平同期信号の周期とが一致していることを示す水平周期一致信号を生成する水平周期検出手段と、
   前記水平周期一致信号、前記水平周期カウンタからのカウント値、および前記水平同期信号に基づいて、前記水平同期信号と前記水平基準信号との位相差を補正した水平出力基準信号を前記水平基準信号の周期と前記水平同期信号の周期とが一致している期間に生成する水平出力基準生成カウンタを有することを特徴とするＬＣＤタイミング制御回路。
2. 水平同期信号と位相比較をして内部生成した水平クロックをカウントして水平基準信号を生成する水平周期カウンタと、
   前記水平周期カウンタからのカウント値および前記水平同期信号に基づいて、前記水平基準信号の周期と前記水平同期信号の周期とが一致していることを示す水平周期一致信号を生成する水平周期検出手段と、
   前記水平周期カウンタからのカウント値、前記水平周期一致信号、および前記水平同期信号に基づいて、前記水平同期信号と前記水平基準信号との位相差を適切に補正する水平位相補正信号を前記水平基準信号の周期と前記水平同期信号の周期とが一致している期間に生成する水平位相誤差検出手段と、
   前記水平周期カウンタからのカウント値および前記水平位相補正信号に基づいて、前記水平同期信号と前記水平基準信号との位相差を補正した水平出力基準信号を生成する水平出力基準生成カウンタを有することを特徴とするＬＣＤタイミング制御回路。
3. 垂直同期信号に基づいて垂直ブランキング信号を生成する垂直ブランキング生成手段をさらに有し、
   前記水平出力基準生成カウンタは、前記垂直ブランキング信号が有効な期間に前記水平出力基準信号を出力することを特徴とする請求項１および請求項２に記載のＬＣＤタイミング制御回路。

Images