JP2013157852A - ディザ制御回路及び音声出力システム - Google Patents
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Abstract
【解決手段】ディザ制御回路70は、ディザ信号を発生させるディザ発生回路71と、入力信号のレベルを検出するレベル検出回路72と、レベル検出回路72の検出結果に応じて係数を制御する係数制御回路73と、ディザ発生回路71から出力されるディザ信号に係数制御回路73から出力される係数を乗算する乗算器74を備える。
【選択図】図4
Description
以下、図1〜図9を用いて実施の形態を説明する。
図1は、本実施の形態に係る音声出力システムの構成を例示する模式的ブロック図である。この音声出力システムは、図1に示すように、オーディオDSP10と、8倍オーバーサンプリングフィルタ20と、加算器30と、ΔΣDAC40と、64bitシフトレジスタ50と、DACアナログ部60と、ディザ制御回路70とを備えている。
演算タイミングB:2倍オーバーサンプリング2回目(2fs)
演算タイミングC:2倍オーバーサンプリング1回目(4fs)
演算タイミングD:2倍オーバーサンプリング2回目(4fs)
演算タイミングE:2倍オーバーサンプリング3回目(4fs)
演算タイミングF:2倍オーバーサンプリング4回目(4fs)
演算タイミングG:2倍オーバーサンプリング1回目(8fs)
演算タイミングH:2倍オーバーサンプリング2回目(8fs)
演算タイミングI:2倍オーバーサンプリング3回目(8fs)
演算タイミングJ:2倍オーバーサンプリング4回目(8fs)
演算タイミングK:2倍オーバーサンプリング5回目(8fs)
演算タイミングL:2倍オーバーサンプリング6回目(8fs)
演算タイミングM:2倍オーバーサンプリング7回目(8fs)
演算タイミングN:2倍オーバーサンプリング8回目(8fs)
ディザ制御回路70は、オーディオDSP10から出力されたデジタルオーディオ信号のレベルに応じてディザ信号を生成し、加算器30に出力する。ディザ制御回路70の詳細については後述する。
既に説明した通り、従来は、ΔΣDACを含むシステムにおいて、歪率が悪化してしまう場合があった。具体的には、入力信号の大きさが−30dBから−70dB程度のとき、歪率が悪化してしまう。そこで、本実施の形態では、入力信号を大信号域(0dB〜−10dB)P3、中信号域(−10dB〜−80dB)P1,P2、小信号域(−80dB以下)P0に分け、中信号域P1,P2にだけディザ信号を付加するようにしている。大信号域P3でディザ信号を付加しない理由は、付加しなくても歪率が悪化しないことと、付加するとオーバーフローするからである。小信号域P0でディザ信号を付加しない理由は、付加するとS/Nが悪化するからである。
図5(a)は、本実施の形態に係る小信号域P0、中信号域P1,P2、大信号域P3の説明図である。この図に示すように、中信号域P1,P2に属する入力信号にだけディザ信号を付加(ディザON)するようにしている。符合P1は、小信号域から中信号域に移った状態を意味し、符号P2は、大信号域から中信号域に移った状態を意味する。
図6は、本実施の形態に係る音声出力システムの動作を例示するタイミングチャートである。ここでは、図6(a)に示すように、入力信号の大きさが大、中、小の順に変化する場合について説明する。
図8は、ディザ信号のON/OFF時の特性の違いを例示するグラフである。
上記のように、本発明の一実施の形態を記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
20…オーバーサンプリングフィルタ(8倍オーバーサンプリングフィルタ)
30…付加回路(加算器)
40…デジタル−アナログ変換回路(ΔΣDAC)
60…デジタル−アナログ変換回路(DACアナログ部)
70…ディザ制御回路
71…ディザ発生回路
72…レベル検出回路
73…係数制御回路
74…乗算器
P0…小信号域
P1,P2…中信号域
P3…大信号域
t11,t12,t13,t14…ソフト遷移に要する時間(ソフト遷移時間)
Claims (15)
- ディザ信号を発生させるディザ発生回路と、
入力信号のレベルを検出するレベル検出回路と、
前記レベル検出回路の検出結果に応じて係数を制御する係数制御回路と、
前記ディザ発生回路から出力されるディザ信号に前記係数制御回路から出力される係数を乗算する乗算器と
を備えることを特徴とするディザ制御回路。 - 前記レベル検出回路は、前記入力信号が大信号域、中信号域、小信号域のいずれのレベルに属するかを検出し、
前記係数制御回路は、前記中信号域に属する入力信号にだけ前記ディザ信号が付加されるように制御することを特徴とする請求項1に記載のディザ制御回路。 - 前記係数制御回路は、前記大信号域または前記小信号域から前記中信号域にシーケンスが移る場合、前記ディザ信号が徐々に大きくなるようにソフト遷移させ、前記中信号域から前記大信号域または前記小信号域にシーケンスが移る場合、前記ディザ信号が徐々に小さくなるようにソフト遷移させることを特徴とする請求項2に記載のディザ制御回路。
- 前記係数制御回路は、各ソフト遷移に要する時間が個別に設定されていることを特徴とする請求項3に記載のディザ制御回路。
- 前記係数制御回路は、前記中信号域から前記大信号域にシーケンスが移る場合のソフト遷移に要する時間が他のソフト遷移に要する時間に比べて短く設定されていることを特徴とする請求項4に記載のディザ制御回路。
- 前記係数制御回路は、前記大信号域の状態において前記中信号域の入力信号を所定時間連続して検出したら前記大信号域から前記中信号域にシーケンスを移し、前記中信号域の状態において前記小信号域の入力信号を所定時間連続して検出したら前記中信号域から前記小信号域にシーケンスを移すことを特徴とする請求項2に記載のディザ制御回路。
- 前記係数制御回路は、前記小信号域の状態において前記中信号域の入力信号を検出したら直ちに前記小信号域から前記中信号域にシーケンスを移し、前記小信号域または前記中信号域の状態において前記大信号域の入力信号を検出したら直ちに前記小信号域または前記中信号域から前記大信号域にシーケンスを移すことを特徴とする請求項2に記載のディザ制御回路。
- 入力信号に所定のオーディオ信号処理を施すオーディオ処理回路と、
前記入力信号のサンプリング周波数の所定倍の周波数でデータをオーバーサンプリングするオーバーサンプリングフィルタと、
前記入力信号のレベルに応じてディザ信号を生成するディザ制御回路と、
前記入力信号に前記ディザ信号を付加する付加回路と、
前記ディザ信号が付加された入力信号にデジタル−アナログ変換処理を施すデジタル−アナログ変換回路と
を備えることを特徴とする音声出力システム。 - 前記ディザ制御回路は、前記入力信号が大信号域、中信号域、小信号域のいずれのレベルに属するかを検出し、前記中信号域に属する入力信号にだけ前記ディザ信号が付加されるように制御することを特徴とする請求項8に記載の音声出力システム。
- 前記ディザ制御回路は、前記大信号域または前記小信号域から前記中信号域にシーケンスが移る場合、前記ディザ信号が徐々に大きくなるようにソフト遷移させ、前記中信号域から前記大信号域または前記小信号域にシーケンスが移る場合、前記ディザ信号が徐々に小さくなるようにソフト遷移させることを特徴とする請求項9に記載の音声出力システム。
- 前記ディザ制御回路は、各ソフト遷移に要する時間が個別に設定されていることを特徴とする請求項10に記載の音声出力システム。
- 前記ディザ制御回路は、前記中信号域から前記大信号域にシーケンスが移る場合のソフト遷移に要する時間が他のソフト遷移に要する時間に比べて短く設定されていることを特徴とする請求項11に記載の音声出力システム。
- 前記ディザ制御回路は、前記大信号域の状態において前記中信号域の入力信号を所定時間連続して検出したら前記大信号域から前記中信号域にシーケンスを移し、前記中信号域の状態において前記小信号域の入力信号を所定時間連続して検出したら前記中信号域から前記小信号域にシーケンスを移すことを特徴とする請求項9に記載の音声出力システム。
- 前記ディザ制御回路は、前記小信号域の状態において前記中信号域の入力信号を検出したら直ちに前記小信号域から前記中信号域にシーケンスを移し、前記小信号域または前記中信号域の状態において前記大信号域の入力信号を検出したら直ちに前記小信号域または前記中信号域から前記大信号域にシーケンスを移すことを特徴とする請求項9に記載の音声出力システム。
- 前記ディザ制御回路は、前記オーバーサンプリングフィルタと並列に接続されていることを特徴とする請求項8に記載の音声出力システム。
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JPH09121161A (ja) * | 1995-07-28 | 1997-05-06 | At & T Ipm Corp | ディザを利用してシグマ・デルタ変調器の安定性を改善する方法 |
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2012
- 2012-01-31 JP JP2012017943A patent/JP5866215B2/ja active Active
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