TW543283B

TW543283B - Ring oscillation circuit and a delay circuit

Info

Publication number: TW543283B
Application number: TW091107780A
Authority: TW
Inventors: Minoru Kozaki
Original assignee: Seiko Epson Corp
Priority date: 2001-05-22
Filing date: 2002-04-16
Publication date: 2003-07-21
Also published as: JP2003046377A; CN1601898A; US20020190798A1; CN1181611C; CN1387314A; US6677825B2; CN100359802C

Description

543283 Α7 Β7 五、發明説明（i ) (發明所屬技術領域）本發明關於可變頻率型環型振盪電路等之環型振盪電路，及可變延遲電路等之延遲電路，特別提供關於振盪頻率之電源電壓依存性低之環型振盪電路，以及延遲電路之電源電壓依存性低的延遲電路。 (習知技術）圖5係習知可變頻率型環型振盪電路之一例。於圖5 ，V i η係用於控制振盪頻率的控制電壓，Sout係振盪輸出。該環型振盪電路，係令K個反相器電路U 2 1、 u 2 2.....u 2 K以環狀連接者，其中K爲例如3 、5、7等之奇數· 於圖5，除初段之反相器電路U 2 1以外之反相器電路U 2 2.....U 2 K，其內部構成被省略，均和初段之反相器電路U 2 1以同一電路構成· 反相器電路U2 1，如圖5所示具備：由P通道 M〇S電晶體MP 4及N通道M〇 S電晶體MN4構成之 CMOS反相器IV1，及作爲該CMOS反相器IV1 之電流源的P通道M〇S電晶體MP 3及N通道M〇S電晶體Μ N 3。更詳述如下，Ρ通道Μ 0 S電晶體Μ Ρ 4，其閘極端子連接反相器電路U 2 1之輸入端子（I Ν )，汲極端子連接反相器電路U 2 1之輸出端子（〇U Τ )，源極端子本紙張尺度適用中國國家標準（CNS ) Α4規格（2!0Χ297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂經濟部智慧財產局員工消費合作社印製 .Λ-- -4- 543283 A7 B7_ 五、發明説明（2 ) 介由P通道MOS電晶體M3連接電源電位。N通道 Μ〇S電晶體Μ N 4，其閘極端子連接反相器電路U 2 1 之輸入端子（I Ν )，汲極端子連接反相器電路U 2 1之輸出端子（〇U Τ )，源極端子介由Ν通道Μ ◦ S電晶體 Μ Ν 3連接接地電位。作爲C Μ〇S反相器I V 1之電流源機能之Ρ通道 M〇S電晶體MP3及Ν通道MOS電晶體ΜΝ3 ，係構成電流値可依控制電壓V i η變化。以下說明其構成。亦即，Ν通道Μ 0 S電晶體Μ Ν 1形成源極耦合器，於電阻器R之兩端產生與由控制電壓V i η減去Ν通道 M〇S電晶體ΜΝ 1之臨限値電壓V t後之電壓（V i η - V t )略相等之電壓値。依此則可於Ν通道Μ〇S電晶體Μ Ν 1及P通道Μ ◦ S電晶體Μ Ρ 1流通依控制電壓 V i η 變化之電流 I 1 = ( V i η - V t ) / R。 P通道M〇S電晶體MP 1及MP 2構成電流鏡。因此於P通道M〇S電晶體MP 2及N通道M〇S電晶體 Μ N 2亦流通與電流I 1相等之電流I 2。又，P通道 M〇S電晶體ΜΡ1與MP3 ，及Ν通道MOS電晶體 Μ N 2與Μ N 3構成電流鏡。因此P通道Μ〇S電晶體 ΜΡ 3及Ν通道M〇S電晶體ΜΝ 3，均成爲輸出與電流 I 1相等之電流I 3之電流源。以下說明圖5所示習知可變頻率型環型振盪電路之動作之一例。

當於反相器電路U 2 1之輸入端子（I Ν )輸入“ L 本紙張尺度適用中國國家標準（CNS ) Α4規格（210 X 297公釐）~' -5- (請先閱讀背面之注意事項再填寫本頁)

、1Τ 經濟部智慧財產局員工消費合作社印製 543283 A7 B7 五、發明説明（3 ) “位準電壓信號時，構成開關部之P通道Μ 〇 S電晶體 ΜΡ 4成爲〇Ν狀態，Ν通道M〇S電晶體ΜΝ4成爲〇F F狀態，電流I 3由輸出端子（〇U Τ )輸出。反之，於反相器電路U 2 1之輸入端子（1 N )輸入 H 位準電壓信號時，構成開關部之P通道M〇S電晶體Μ P 4 成爲〇F F狀態，Ν通道M〇S電晶體ΜΝ4成爲〇Ν狀態，電流I 3流入輸出端子（〇U Τ ) ° 反相器電路U 2 1之傳送延遲時間r可以以下之近似式表不。 r = C (Vdd/2)/I3.....(1) 其中，C爲反相器電路U2 1之輸出電容’ v d d爲電源電壓·依此則圖5之可變頻率型環型振盪電路之振盪頻率 f可以下式表示。 ^>^^l/(2K.r )= I3/(K.C.Vdd).....(2) 、乂·’，. 乂:·，〜7¾¾ : _ ·) 其中K爲反相器電路之連接個數。因此，該環型振盪電路，藉由令電流源之電流I 3可變，亦即令控制電壓V i η可變，而使振盪頻率f可變。圖6係習知可變延遲電路之一例。於圖6，S i η爲輸入信號，S 〇 u t爲延遲輸出信號。該延遲電路，如圖6所示，係令K個反相器電路本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閲讀背面之注意事項再填寫本頁)

、?T 經濟部智慧財產局員工消費合作社印製 \ -6 - 543283 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明（4 ) U21、U22.....U2K縱向連接者。該延遲電路，除最終段反相器電路U 2 K之輸出未回授至初段之反相器電路U 2 1之點以外，其他構成均和圖 5之可變頻率型環型振盪電路完全相同，故省略詳細說明〇此種構成之延遲電路中，反相器電路u 2 1之傳送延遲時間r可以先前之式（1 )表示，其延遲時間t如下式〇 t=K-r=K-C(Vdd/2 )/13 - · · (3) 因此，該延遲電路，藉由令電流源之電流I 3可變，亦即令輸入電壓V i n可變，而使延遲時間t可變。 (發明欲解決之問題）習知可變頻率型環型振盪電路電極可變延遲電路中，女口上述，各反相器電路之傳送延遲時間r爲與電源電壓 V d d成比例之量。結果，於可變頻率型環型振盪電路，振盪頻率f與電源電壓V d d成反比例變化。又，於可變延遲電路，延遲時間t與電源電壓V d d成比例變化。因此’於習知可變頻率型環型振盪電路及可變延遲電路’當電源電壓V d d隨周邊電路之動作變動時，振盪頻率ί或延遲時間t繪產生晃動等不良現象。本用肀國國家標隼（CNS) A4規格 (210X297公釐） (請先閱讀背面之注意事項再填寫本頁)

訂 -7 - 543283 A7 B7 五、發明説明（5 ) (請先閱讀背面之注意事項再填寫本頁) 因此，例如P L L (相位同步迴路）電路使用可變頻率型環型振盪電路時，或於D L L (延遲同步迴路）電路使用可變延遲電路時，會因電源電壓V d d之變動而產生信號相位之晃動，使用該電路之系統之動作信賴性將降低〇本發明第1目的在於提供一種可減少振盪頻率之電源電壓依存性的環型振盪電路。本發明第2目的在於提供一種可減少延遲時間之電源電壓依存性的延遲電路。 (解決問題之手段）爲解決上述問題，達成本發明第1目的，申請專利範圍第1 -第4項之發明構成如下。經濟部智慧財產局員工消費合作社印製申請專利範圍第1項之發明之環型振盪電路，係將奇數個反相器電路以環型連接而成之環型振盪電路，上述反相器電路，係包含有··由至少2個Μ〇S電晶體構成之第 1開關部；該第1開關部之電流源；及與上述第1開關部並接設置，至少由2個Μ〇S電晶體構成的第2開關部；上述第1開關部與上述第2開關部，其雙方之輸入端子係共通連接，其雙方之輸出端子係共通連接。申請專利範圍第2項之發明之環型振盪電路，係將奇數個反相器電路以環型連接而成之環型振盪電路，上述反相器電路，係包含有：第1之CM〇S反相器；該第1之 CM〇S反相器之電流源；及與上述第1之CM〇S反相本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -8- 543283 Α7 Β7 經濟部智慧財產局員工消費合作社印製五、發明説明（6 ) 器並接設置的第2之CM〇S反相器；上述第1之 CM〇S反相器與上述第2之CM〇 S反相器，其雙方之輸入端子係共通連接，其雙方之輸出端子係共通連接。申請專利範圍第3項之發明之環型振盪電路，係將奇數個反相器電路以環型連接而成之環型振盪電路，上述反相器電路，係包含有：由1組之C Μ〇S反相器構成之第 1之差動型反相器；該第1之差動型反相器之電流源；及與上述第1之差動型反相器並接設置，由1組之CM〇S 反相器構成的第2之差動型反相器；上述第1之差動型反相器與上述第2之差動型反相器，其雙方之輸入端子係共通連接，其雙方之輸出端子係共通連接。申請專利範圍第4項之發明，係於申請專利範圍第1 至3項中任一項之環型振盪電路中，上述電流源係將電流設爲可變化者。依上述構成之本發明之環型振盪電路，於動作點附近可使相對於電源電壓之變化而產生之振盪頻率變化設爲胃，因此，即使電源電壓多少有所變動情況下，振盪頻率亦不會變動。爲達成本發明第2目的，申請專利範圍第5 —第8項、之發明構成如下。申請專利範圍第5項之發明之環型振盪電路，係將奇數個反相器電路以縱向連接而成之延遲電路，上述反相器電路，係包含有··由至少2個Μ〇S電晶體構成之第1開關部；該第1開關部之電流源；及與上述第1開關部並接 (請先閱讀背面之注意事項再填寫本頁) -ΧΥΙ In HV1

、1Τ • < j I I JT— . 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇Χ 297公釐） -9 - 543283 A7 B7 五、發明説明（7 ) 設置，至少由2個Μ〇S電晶體構成的第2開關部；上述第1開關部與上述第2開關部，其雙方之輸入端子係共通連接，其雙方之輸出端子係共通連接。申請專利範圍第6項之發明之環型振盪電路，係將奇數個反相器電路以縱向連接而成之延遲電路，上述反相器電路，係包含有：第1之CM〇S反相器；該第1之 CM〇S反相器之電流源；及與上述第1之CM〇S反相器並接設置的第2之CM〇S反相器；上述第1之 CM〇S反相器與上述第2之CM〇S反相器，其雙方之輸入端子係共通連接，其雙方之輸出端子係共通連接。申請專利範圍第7項之發明之環型振盪電路，係將奇數個反相器電路以縱向連接而成之延遲電路，上述反相器電路，係包含有：由1組之CMOS反相器構成之第1之差動型反相器；該第1之差動型反相器之電流源；及與上述第1之差動型反相器並接設置，由1組之CM〇S反相器構成的第2之差動型反相器；上述第1之差動型反相器與上述第2之差動型反相器，其雙方之輸入端子係共通連接，其雙方之輸出端子係共通連接。申請專利範圍第8項之發明，係於申請專利範圍第5 至7項中任一項之延遲電路中，上述電流源係將電流設爲可變化者。依上述構成之本發明之環型振盪電路，於動作點附近可使相對於電源電壓之變化而產生之振盪頻率變化設爲零，因此，即使電源電壓多少有所變動情況下，振盪頻率亦本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁}

-訂經濟部智慧財產局員工消費合作社印製 -10- 543283 A7 B7 五、發明説明（8 ) 不會變動。 (發明之實施形態）以下依圖面說明本發明之實施形態。圖1係本發明之環型振盪電路之第1實施形態之電路構成。該第1實施形態之環型振盪電路，係令κ個反相器電路U11、U12.....U1K以環狀連接者，爲可變頻率型環型振盪電路。換言滅振盪電路，如圖1所示，令κ個反相器電路U 1 2、· · · 、U1K以縱向連接之同時，令最終段之反相器電路U 1 Κ之輸出回授至初段之反相器電路U 1 1，構成自發振盪者。於圖1，初段之反相器電路U 1 1以外之反相器電路 υ 1 2.....u 1 Κ，其內部構成被省略，均由和初段之反相器電路ϋ 1 1相同之電路構成。因此，以下僅說明反相器電路υ 1 1之構成。反相器電路U 1 1 ，係具備：第1開關部之c Μ〇S 反相器I V 1 ，及作爲該c Μ〇S反相器I ν 1之電流源的Ρ通道M〇S電晶體MP3，及作爲該CMOS反相器 IV1之電流源的N通道MOS電晶體MN3，及與 C Μ〇S反相器I V 1並接之第2開關部的C Μ〇S反相器 I V 2。 CMOS反相器IV1，係由Ρ通道MOS電晶體本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂經濟部智慧財產局員工消費合作社印製雩--! js— -11 - 543283 A7 B7 五、發明説明（9 ) MP 4及N通道M〇S電晶體MN4構成。 (請先聞讀背面之注意事項再填寫本頁) 亦即，P通道Μ〇S電晶體Μ P 4，其閘極端子連接反相器電路U 1 1之輸入端子（I Ν )，汲極端子連接反相器電路U 1 1之輸出端子（〇 U Τ )，源極端子介由Ρ 通道MO S電晶體ΜΡ 3連接電源電位。Ν通道MO S電晶體Μ Ν 4，其閘極端子連接反相器電路U 1 1之輸入端子（IN)，汲極端子連接反相器電路U11之輸出端子 (OUT)，源極端子介由N通道MOS電晶體MN3連接接地電位。 CM〇S反相器I V2，係由P通道M〇 S電晶體 MP 5及N通道M〇S電晶體MN5構成。經濟部智慧財產局員工消費合作社印製亦即，P通道Μ ◦ S電晶體Μ P 5，其閘極端子連接反相器電路U 1 1之輸入端子（I Ν )，汲極端子連接反相器電路U 1 1之輸出端子（0 U Τ )，源極端子連接電源電位。Ν通道Μ〇S電晶體Μ Ν 5，其閘極端子連接反相器電路U 1 1之輸入端子（I Ν )，汲極端子連接反相器電路U 1 1之輸出端子（〇U Τ )，源極端子連接接地電位。由上述可知，CMOS反相器IV1、IV2 ，其雙方之輸入端子爲共通連接之同時，該共通連接部分連接反相器電路Ul 1之輸入端子（I N)。又，CMOS反相器IV1、IV2，其雙方之輸出端子爲共通連接之同時，該共通連接部分連接反相器電路U 1 1之輸出端子（ OUT)。本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -12- 543283 A7 B7 五、發明説明（10 ) 如圖1所示，P通道MOS電晶體MP1、MP2、 Μ P 3構成電流鏡。 (請先閱讀背面之注意事項再填寫本頁) Ν通道Μ〇S電晶體Μ Ν 2、Μ Ν 3構成電流鏡。於 Ρ通道M〇S電晶體ΜΡ 1串接Ν通道M〇S電晶體 Μ Ν 1，於其閘極端子被供給控制電壓V i η。因此，Ρ通道M〇S電晶體MP3及Ν通道MOS電晶體Μ N 3，均成爲輸出與電流I 1相等之電流I 3之電流源。又，該電流I 3，可藉由控制電壓V i η之變化而成爲可變。以下說明上述構成之環型振盪電路之第1實施形態之動作。當於反相器電路U 1 1之輸入端子（I Ν )輸入“ L “位準電壓信號時，Ρ通道Μ〇S電晶體Μ Ρ 4及Μ Ρ 5 成爲〇Ν狀態，Ν通道MOS電晶體ΜΝ4及ΜΝ5成爲〇F F狀態，此時，流通於P通道Μ〇S電晶體Μ P 5之電流I ρ可以式（4 )表示， I p = (/3/2) (Vdd-Vt).....(4) 經濟部智慧財產局員工消費合作社印製其中，/3爲P通道M〇S電晶體MP 5之互導參數，藉由變化電晶體之尺寸可設爲任意値· 此時，配合流入P通道Μ〇S電晶體Μ P 4之電流 I 3，由反相器電路U 1 1之輸出端子（0 U Τ )輸出以下電流I ，本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -13- 543283 A7 B7 五、發明説明（11 ) 1= 13+(/3/2) ( V d d - V t ) 2 · · · (5) 反之，於反相器電路U 1 1之輸入端子（I N )輸入 “ Η “位準電壓信號時，p通道μ〇S電晶體Μ P 4及 ΜΡ5成爲OFF狀態，Ν通道M〇S電晶體ΜΝ4及 Μ N 5成爲〇N狀態，此時，流通於n通道Μ ◦ S電晶體 Μ Ν 5之電流値I η可以式（6 )表示， I η - ( /3 / 2 ) ( V d d - V t ) 2.....(6) 其中，/5爲N通道M〇S電晶體MN5之互導參數，係與P通道Μ〇S電晶體MP 5之互導參數爲同一値者。此時，配合流入Ν通道Μ〇S電晶體Μ Ν 4之電流 I 3，於反相器電路U 1 1之輸出端子（〇U Τ )被輸入以下電流I ， 1= I3+(yS/2) ( V d d - V t ) 2 · · · (7) 因此，反相器電路U 1 1之傳送延遲時間r可以下式之近似式表示，

τ 二 C(Vdd/2)/I =C(Vdd/2)/{I3 + (p/2)(Vdd-Vt)2} .•…(8) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閱讀背面之注意事項再填寫本頁)

訂經濟部智慧財產局員工消費合作社印製 -14- 543283 A7 B7

五、發明説明（12 ) 依此則，圖1之可變頻率型環型振盪電路之振盪頻率可以下式表示 1/(2K. r ) 3 + (p/2)(Vdd-Vt)2}/(K.C.Vdd)•…·(9) 計算3f/3Vdd = 0之條件時可得下式 (請先閲讀背面之注意事項再填寫本頁) β (2 X I 3 ) / ( V d d V t (10) 經濟部智慧財產局員工消費合作社印製亦即，藉由設定P通道M〇S電晶體MP 5及N通道 Μ 0 S電晶體Μ N 5之互導參數/9之値使滿足上式，則於動作點附近，相對於電源電壓V d d之變化可將振盪頻率 ί之變化率設爲0 ·如此設計之環型振盪電路，即使電源電壓V d d多少有所變動之情況下，振盪頻率f亦可保持不變動。因此，例如如此設計之可變頻率型環型振盪電路用於 p L L (相位同步迴路）電路時，即使電源電壓v d d伴隨周邊電路之動作而變動時，信號之相位亦不會產生移動 ’可提升使用該P L L電路之系統之信賴性。以下參照圖2說明本發明之環型振盪電路之第2實施形態之電路構成。該環型振盪電路之第2實施形態，係令K個差動型反本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -15- 經濟部智慧財產局員工消費合作社印製 543283 A7 _ B7 五、發明説明（13) 相器電路ϋ 1 1 /、ϋ 1 2 /.....U 1 κ >以環狀連接者，爲可變頻率型環型振盪電路。亦即’該第2實施形態，係令圖1之第1實施形態之反相器電路U11、U12.....U1K替換爲圖2 所示之差動型反相器電路U11/、U12—..... u 1 K，者。又，於圖2，初段之反相器電路u 1 1 /以外之反相器電路ϋ 1 2 /.....ϋ 1 K / ，其內部構成被省略 ’均由和初段之反相器電路U 1 1 >相同之電路構成。又，於第2實施形態，電流源之構成係和圖1之第1實施形態之電流源相同。因此，以下僅以反相器電路U 1 1 -爲中心說明之。反相器電路U 1 1 "，如圖2所示，係具備： CMOS反相器I V 1 a及CMOS反相器I VI b構成之第1差動型反相器，及作爲該第1差動型反相器之電流源的P通道M〇S電晶體MP 3，及作爲該第1差動型反相器之電流源的N通道Μ〇S電晶體Μ N 3，及與 CMOS反相器I V 1 a並接之CMOS反相器I V2 a 及與CM〇S反相器I V 1 b並接之CM〇S反相器 I V 2 b所構成之第2差動型反相器。 CM〇S反相器IVla，係由P通道M〇S電晶體 MP 4 a及N通道M〇S電晶體MN4 a構成。亦即，P通道Μ〇S電晶體Μ P 4 a，其閘極端子連接反相器電路U 1 1 '之輸入端子（I N a )，汲極端子本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先聞讀背面之注意事項再填寫本頁)

-16- 543283 A7 B7 五、發明説明（14 ) (請先閱讀背面之注意事項再填寫本頁) 連接反相器電路U1 1 /之輸出端子（OUT a)，源極端子介由P通道MO S電晶體MP 3連接電源電位。NS 道Μ〇S電晶體Μ N 4 a ’其閘極端子連接反相器電路 U 1 1 >之輸入端子（I N a )，汲極端子連接反相器電路U 11 /之輸出端子（OUT a)，源極端子介由N通道Μ 0 S電晶體Μ N 3連接接地電位。 CMOS反相器IVlb ，係由Ρ通道MOS電晶體 MP 4 b及N通道M〇S電晶體MN 4 b構成。亦即，P通道Μ 0 S電晶體Μ P 4 b ’其閘極端子連接反相器電路U 1 1 /之輸入端子（I N b )，汲極端子連接反相器電路Ull^之輸出端子（〇UTb)，源極端子介由P通道Μ〇S電晶體MP 3連接電源電位。N通道Μ〇S電晶體Μ Ν 4，其閘極端子連接反相器電路 U 1 1 >之輸入端子（I N b )，汲極端子連接反相器電路Ull>之輸出端子（〇UTb)，源極端子介由N通道Μ〇S電晶體Μ N 3連接接地電位。經濟部智慧財產局員工消費合作社印製 CMOS反相器IV2a ，係由Ρ通道MOS電晶體 MP 5 a及N通道M〇S電晶體MN 5 a構成。亦即，P通道Μ〇S電晶體Μ P 5 a，其閘極端子連接反相器電路U 1 1 /之輸入端子（I N a )，汲極端子連接反相器電路U 1 1 >之輸出端子（◦ U T a )，源極端子連接電源電位。N通道Μ〇S電晶體Μ N 5 a ，其閘極端子連接反相器電路U 1 1 >之輸入端子（I N a )，汲極端子連接反相器電路U 1 1 /之輸出端子（〇U T a 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -17- 543283 A7 B7 五、發明説明（15 ) )，源極端子連接接地電位。 (請先閱讀背面之注意事項再填寫本頁) CMOS反相器IV2b ，係由P通道MOS電晶體 MP 5 b及N通道MOS電晶體MN5 b構成。亦即，P通道Μ〇S電晶體Μ P 5 b，其閘極端子連接反相器電路U 1 1 /之輸入端子（I N b )，汲極端子連接反相器電路U 1 1 >之輸出端子（◦ U T b )，源極端子連接電源電位。N通道Μ〇S電晶體Μ N 5 b，其閘極端子連接反相器電路U 1 1 /之輸入端子（I N b )，汲極端子連接反相器電路U 1 1 >之輸出端子（〇U T b )，源極端子連接接地電位。以下說明上述構成之環型振盪電路之第2實施形態之動作。當於反相器電路U 1 1 /之輸入端子（I N a )輸入 “ L “位準之電壓信號，於輸入端子（I N b )輸入“ Η “位準之電壓信號時，Ρ通道Μ〇S電晶體Μ Ρ 4 a及 Μ P 5 a成爲〇N狀態之同時，N通道Μ〇S電晶體 MN4b及ΜΝ5 b成爲〇Ν狀態。經濟部智慧財產局員工消費合作社印製此時，流通於Ρ通道Μ〇S電晶體Μ Ρ 5 a之電流 I P a及流通於N通道Μ〇S電晶體Μ N 5 b之電流 Inb分別可以式（11)及式（12)表示， I P a = (/5/2) ( V d d - V t ) 2 · ♦ (11)

Inb= (y5/2) ( V d d - V t ) 2 · ♦ (12) 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X 297公釐） -18- 543283 A7 B7 五、發明説明（16 ) 其中，式（1 1 )之/3爲P通道M〇S電晶體 MP5 a之互導參數，式（1 2)之/3爲P通道M〇S電晶體Μ N 5 b之互導參數，該互導參數/3，藉由變化電晶體之尺寸可設爲任意値。此時，配合流入P通道Μ ◦ S電晶體Μ P 4 a之電流 I 3 ，由反相器電路U 1 1 >之輸出端子（〇U T a )輸出以下電流I a ， I a = 13+(/3/2) ( V d d - V t ) 2 · (13) 又，此時，配合流入N通道M〇S電晶體Μ N 4 b之電流I 3，以下電流I b被輸入反相器電路U 1 1 /之輸出端子（〇U T b )，

Ib = 13+(/3/2) ( V d d - V t ) 2 · (14) 反之，於反相器電路U 1 1 /之輸入端子（I N a ) 輸入“ H “位準之電壓信號，於輸入端子（I N b )輸入 “ L “位準之電壓信號時，N通道Μ〇S電晶體Μ N 4 a 及Μ N 5 a成爲〇N狀態之同時，P通道Μ〇S電晶體 MP 4 b及MP 5 b成爲ON狀態。此時，流通於N通道M〇S電晶體Μ N 5 a之電流 I n a及流通於P通道M 0 S電晶體Μ P 5 b之電流 I P b分別可以式（1 5 )及式（1 6 )表示，本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)

訂經濟部智慧財產局員工消費合作社印製 -19- 543283 A7 B7 五、發明説明（17 ) (請先閲讀背面之注意事項再填寫本頁)

Ina 二（/3/2) M，dd - Vt)2· · (15) Ipb 二（/9/2) ( V d d - V t ) 2 · · (16) 其中，式（1 5 )之/3爲N通道M〇S電晶體 MN5 a之互導參數，係與P通道M〇S電晶體MP 5 a 之互導參數爲同一値，式（1 6 )之5爲P通道M〇 S電晶體MP 5 b之互導參數，係於N通道M〇S電晶體 MN 5 b之互導參數爲同一値。此時，配合流入N通道Μ ◦ S電晶體Μ N 4 a之電流 I 3，式（1 7 )之電流I a被輸入反相器電路U 1 1之輸出端子（〇U T a )，

Ia = 13+(/3/2) ( V d d - V t ) 2 · (17) 經濟部智慧財產局員工消費合作社印製又，此時，配合流入P通道M〇S電晶體Μ P 4 b之電流I 3，由反相器電路U 1 1之輸出端子（〇U T b ) 輸出式（1 8)之電流I b， I b = 13+(/5/2) ( V d d - V t ) 2 · (18) 因此，反相器電路U 1 1 /之傳送延遲時間r可以下式之近似式表示，本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 20- 經濟部智慧財產局員工消費合作社印製 543283 A7 B7 五、發明説明（18 )

^%i，Vdd/2)/I ^^^Vdd/2)/{I3 + (p/2)(Vdd-Vt)2} .•…(19) 依此則，圖1之可變頻率型環型振盪電路之振盪頻率 f可以下式表示 f=l/(2K. τ ) 二{I3 + (p/2)(Vdd-Vt)2}/(K.C.Vdd)...··(20) 計算5f/3Vdd = 〇之條件時可得下式 β 二(2XI3)/(Vdd2- Vt2) · · (21) 亦即，藉由設定P通道M〇s電晶體MP5a 、 MP5b及N通道M〇S電晶體MN5a、MN5b之互導參數万之値使滿足上式，則於動作點附近，相對於電源電壓V d d之變化可將振盪頻率f之變化率設爲〇。如此設計之環型振盪電路，即使電源電壓V d d多少有所變動之情況下，振盪頻率f亦可保持不變動。又’上述環型振盪電路之實施形態中，係說明藉由施加於N通道μ〇S電晶體Μ N 1之閘極之控制電壓v ! N 之控制，可變化振盪頻率。但本發明之環型振盪電路，振盪頻率亦可設爲固定而非可變。此情況下，於圖1及圖2之電路中，N通道本紙張尺度適用中國國家標準（CNS ) A4規格（2獻297公4 ) (請先閱讀背面之注意事項再填寫本頁)

-21 - 543283 A7 B7 五、發明説明（19 ) M〇S電晶體MN 1及電阻器R被省略，改而連接基準電流源。以下參照圖3說明本發明之延遲電路之第1實施形態之電路構成。

該第1實施形態之延遲電路，如圖3所示，係由將K 個反相器電路U 1 1、U 1 2.....U 1 K以縱向連接而成之可變延遲電路所構成者。該延遲電路，係於初段之反相器電路U 1 1輸入輸入信號S i η，由最終段反相器電路ϋ 1Κ取出延遲輸出信號S 〇 u t者。於圖3，初段之反相器電路U 1 1以外之反相器電路 u 1 2.....U 1 K，其內部構成被省略，均由和初段之反相器電路U 1 1相同之電路構成。因此，以下僅說明反相器電路U 1 1之構成。又，該延遲電路之第1實施形態，除最終段之反相器電路U 1 K之輸出回授至初段之反相器電路U 1 1以外，其他部分之構成均和圖1之環型振盪電路之第1實施形態之構成完全相同。因此，同一構成附加同一符號，並省略重複說明。上述構成之本發明之延遲電路之第1實施形態中，反相器電路U 1 1之傳送延遲時間r可以先前之式（8 )表示，故圖3之延遲電路之延遲時間t可以式（2 2 )表示 t二 K· r = K.C(Vdd/2)/{I3 + (p/2)(Vdd-Vt)2} ··.··(22) 本紙張尺度適用中國國家標隼（CNS ) Α4規格（210X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂經濟部智慧財產局員工消費合作社印製

Tn χϋ· · -22- 543283 A7 B7 五、發明説明（20 ) 計算5t/3vdd = 0之條件時可得下式 β : (2XI3)/(Vdd2-Vt2) · · (23) 亦即，藉由設定p通道M〇S電晶體MP 5及N通道 MO S電晶體MN 5之互導參數之値使滿足上式，則於動作點附近，相對於電源電壓V d d之變化可將延遲時間 t之變化率設爲〇。如此設計之可變延遲電路，即使電源電壓V d d多少有所變動之情況下，延遲時間t亦可保持不變動。因此，例如第1實施形態之延遲電路用於D L L (延遲同步迴路）電路時，即使電源電壓V d d伴隨周邊電路之動作而變動時，信號之相位亦不會產生移動，可提升使用該D L L電路之系統之動作信賴性。以下參照圖4說明本發明之延遲電路之第2實施形態之電路構成。該第2實施形態之延遲電路，如圖4所示，係由將κ 個反相器電路U11^、U12^、· · · 'U1K'以縱向連接而成之可變延遲電路所構成者。該延遲電路，係於初段之反相器電路U 1 1 '輸入差動之輸入信號 s i na、S i nb，由最終段反相器電路U1K —取出差動之延遲輸出信號Souta、Soutb者。於圖4，初段之反相器電路U 1 1 /以外之反相器電本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) ——裝_ 訂經濟部智慧財產局員工消費合作社印製 - 23- 543283 A7 B7 五、發明説明（21 ) 路u 1 2，.....U 1 K > ，其內部構成被省略，均由和初段之反相器電路U 1 1 /相同之電路構成。又，該延遲電路之第2實施形態，除最終段之反相器電路U 1 K >之輸出回授至初段之反相器電路U 1 1 /以外，其他部分之構成均和圖2之環型振盪電路之第2實施形態之構成完全相同。因此，同一構成附加同一符號’並省略重複說明。上述構成之本發明之延遲電路之第2實施形態中，反相器電路u 1 1 >之傳送延遲時間r可以先前之式（1 9 )表示，故圖4之延遲電路之延遲時間t可以式（2 4 ) 表市， t= K. r = K.C(Vdd/2)/{I3 + (p/2)(Vdd-Vt)2}.....(24) 計算3 t / 3 V d d = 〇之條件時可得下式 β : (2X1 3)/(Vdd2-Vt2) · · (25) 亦即，藉由設定Ρ通道Μ〇S電晶體ΜΡ 5 a、 MP5b及N通道M〇S電晶體MN5a、MP5b之互導爹數/5之値使滿足上式，則於動作點附近，相對於電源電壓V d d之變化可將延遲時間t之變化率設爲〇。如此設計之可變延遲電路，即使電源電壓V d d多少有所變動之情況下’延遲時間t亦可保持不變動。本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁)

訂經濟部智慧財產局員工消費合作社印製 -24- 經濟部智慧財產局員工消費合作社印製 543283 A7 B7______ 五、發明説明（22 ) 又，上述延遲電路之實施形態中，係說明藉由施加於 N通道M〇S電晶體MN 1之閘極之控制電壓V 之控制，而變化延遲時間。但本發明之延遲電路，延遲時間亦可設爲固定而非可變。此情況下，於圖3及圖4之電路中，N通道Μ〇S電晶體Μ Ν 1及電阻器R被省略，改而連接基準電流源。 (發明之效果）依上述說明之本發明之環型振盪電路，可減少振邊頻率對電源電壓之依存性。又，依上述說明之本發明之延遲電路，可減少延遲時間對電源電壓之依存性。 (圖面之簡單說明）圖1 :本發明之環型振盪電路之第1實施形態之電路構成。圖2 ··本發明之環型振盪電路之第2實施形態之電路構成。圖3 :本發明之延遲電路之第1實施形態之電路構成〇圖4 :本發明之延遲電路之第2實施形態之電路構成〇圖5 :習知可變頻率型環型振盪電路之電路構成。圖6:習知可變延遲電路之電路構成。本紙張尺度適用中國國家標準（CNS) Α4規格（21〇Χ297公釐） (請先閱讀背面之注意事項再填寫本頁)

-25- 543283 A7 B7 五、發明説明（23 ) (符號說明） U 1 1 - U 1 K 反相器電路 U 1 1 ^ - U 1 K ^ 反相器電路 I V 1 > I V 2 CMOS 反相器 I V 1 a > I V 1 b CMOS 反相器 I V 2 a > I V 2 b CMOS 反相器 MP1—MP5 P通道M〇S電晶體 Μ N 1 - Μ N 5 N通道M〇S電晶體 (請先閎讀背面之注意事項再填寫本頁)

、1T 經濟部智慧財產局員工消費合作社印製本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -26-

Claims

543283 A8 B8 C8 D8 六、申請專利範圍 1 1 · 一種環型振盪電路，係將奇數個反相器電路以環型連接而成之環型振盪電路，其特徵爲：上述反相器電路，係包含有：由至少2個Μ〇S電晶體構成之第1開關部；該第1開關部之電流源；及與上述第1開關部並接設置，至少由2個Μ 0 S電晶體構成的第2開關部；上述第1開關部與上述第2開關部，其雙方之輸入端子係共通連接’其雙方之輸出端子係共通連接。 2 . —種環型振盪電路，係將奇數個反相器電路以環型連接而成之環型振盪電路，其特徵爲：上述反相器電路，係包含有：第1之CMOS反相器；該第1之C Μ〇S反相器之電流源；及與上述第1之CM〇S反相器並接設置的第2之 C Μ〇S反相器；上述第1之CM〇S反相器與上述第2之CM〇S反相器，其雙方之輸入端子係共通連接，其雙方之輸出端子係共通連接。 3 · —種環型振盪電路，係將奇數個反相器電路以環型連接而成之環型振盪電路，其特徵爲：上述反相器電路，係包含有：由1組之CM〇S反相器構成之第丨之差動型反相器 f 本i張尺度適财關家縣（CNS ) Α4· ( 210X297公釐)" " " (請先閱讀背面之注意事項再填寫本頁} -裝· 、1Τ 經濟部智慧財產局員工消費合作社印製 -27- 經濟部智慧財產局員工消費合作社印製 543283 A8 B8 C8 D8 六、申請專利範圍 2 該第1之差動型反相器之電流源；及與上述第1之差動型反相器並接設置，由1組之 CMO S反相器構成的第2之差動型反相器；上述第1之差動型反相器與上述第2之差動型反相器 ’其雙方之輸入端子係共通連接，其雙方之輸出端子係共通連接。 4 ·如申請專利範圍第1至3項中任一項之環型振盪電路，其中上述電流源係將電流設爲可變化者。 5 · —種延遲電路，係將奇數個反相器電路以縱向連接而成之延遲電路，其特徵爲：上述反相器電路，係包含有：由至少2個Μ〇S電晶體構成之第1開關部；該第1開關部之電流源；及與上述第1開關部並接設置，至少由2個Μ〇S電晶體構成的第2開關部；上述第1開關部與上述第2開關部，其雙方之輸入端子係共通連接，其雙方之輸出端子係共通連接。 6 . —種延遲電路，係將奇數個反相器電路以縱向連接而成之延遲電路，其特徵爲：上述反相器電路，係包含有：第1之CMOS反相器；該第1之C Μ 0 S反相器之電流源；及 - 與上述第1之CM〇S反相器並接設置的第2之本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁)

-28- 543283 A8 B8 C8 D8 夂、申請專利範圍 3 c Μ〇S反相器； (請先閱讀背面之注意事項再填寫本頁) 上述第1之CMO S反相器與上述第2之CM〇 S反相器，其雙方之輸入端子係共通連接，其雙方之輸出端子係共通連接。 7 . —種延遲電路，係將奇數個反相器電路以縱向連接而成之延遲電路，其特徵爲：上述反相器電路，係包含有：由1組之CM〇S反相器構成之第1之差動型反相器該第1之差動型反相器之電流源；及與上述第1之差動型反相器並接設置，由1組之 c Μ〇S反相器構成的第2之差動型反相器；上述第1之差動型反相器與上述第2之差動型反相器 ’其雙方之輸入端子係共通連接，其雙方之輸出端子係共通連接。 8 .如申請專利範圍第5至7項中任一項之延遲電路，其中經濟部智慧財產局員工消費合作社印製上述電流源係將電流設爲可變化者。本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） -29-