JPS63136738A - 誤り挿入回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、擬似的にランダムとみなすことのできるよう
な誤りをディジタル信号に挿入する誤り挿入回路に関す
る。本発明は、データ通信に利用され、例えば誤り検出
回路や誤り訂正回路の試験に用いられる。

〔概　要〕

本発明は、擬似ランダム系統のビット系列を周期的に発
生する最大製系列（Ｍ系列）発生器を含み、誤りビット
系列を発生させ、入力信号に誤りを挿入する誤り挿入回
路において、 上記Ｍ系列発生器のクロックを誤りを挿入される入力信
号のクロックとは切り離し、上記Ｍ系列発生器の発生す
るＭ系列のビットの繰り返し周波数を入力信号のビット
レートよりも低くし、発生されたＭ系列に従って同期微
分回路を用いて誤りビット系列を発生させ入力信号に誤
りを挿入することにより、 回路規模を増大することなく、かつ誤りのランダム性を
損なうことなく、誤り率を広範囲に連続的に可変できる
ようにしたものである。

〔従来の技術〕

従来より誤り挿入回路としては、例えば第２図に示すよ
うな回路が知られており、広く用いられている。第２図
において、Ｄフリップフロップ２１．２２．２３．２４
および２５と排他的論理和ゲート２６とは最大長系列発
生器（以下、最大製系列をＭ系列という。）２０を構成
しており、下表のｆａｌに示す３１ビット周期の系列を
発生する。Ｍ系列は擬似ランダム系列とみなすことがで
き、「１」が含まれる割合は約１／２である。アンドゲ
ート６１．６２．６３および６４はこのＭ系列を処理し
て、「１」を含む割合が小さい系列を作る働きをする。

表中の（ｂｌ、（Ｃ１、（ｄ）および（ｅ）はそれぞれ
アンドゲート６１．６２．６３および６４の出力の系列
であり、「１」を含む割合はそれぞれ１／４．１／８．
１／１６および１／３２である。従ってこれらの系列と
入力系列との排他的論理和をとれば、入力系列に対して
それぞれ誤り率１／２．１／４．１／８．１／１６およ
び１／３２の誤りを挿入することができる。セレクタ回
路６５は誤り率を選択するためのものであり、アンドゲ
ート６１．６２．６３．６４および６５とともに誤りビ
ット系列発生手段を構成する。排他的論理和ゲート５１
は、誤り挿入手段で入力系列に誤りを挿入するためのも
のである。またここでは３１ビット周期のＭ系列を用い
る例を示したが、さらに長い周期のＭ系列を用いれば、
さらに低い誤り率の設定をすることができる。

表 〔発明が解決しようとする問題点〕 しかし上述した従来の誤り挿入回路には次の大きな欠点
がある。

■　誤り率は一般に１／２”（ｎは自然数）にしか設定
できず、従って誤り率を連続的に可変することは不可能
であること。

■　誤り率の可変範囲を広くとるためには、誤りビット
系列発生手段として多数のアンドゲートを用意する必要
があり、回路規模が増加すること。

■　上記表かられかるように誤り率が低くなるに従って
誤りのランダム性が損なわれること。例えば、第２図の
回路で誤り率１／３２の場合、表中の（ｅ）の系列の「
１」の部分で誤りが挿入されるが、これは等間隔の誤り
となるためにランダムとはみなし得ないこと。

本発明の目的は、上記の欠点を除去することにより、回
路規模が増大することなく、かつ誤りのランダム性を損
なうことなく、誤り率を広範囲に連続的に可変できる誤
り挿入回路を提供することにある。

〔問題点を解決するための手段〕

本発明は、擬似ランダム系列のビット系列を周期的に発
生する最大長系列発生器と、この最大長系列発生器の状
態に従って誤りビット系列を発生する誤りビット系列発
生手段と、この誤りビット系列発生手段の出力により入
力系列に誤りを挿入する誤り挿入手段とを含む誤り挿入
回路において、上記最大長系列発生器のクロック信号を
供給するクロック信号発生器を含み、上記誤りビット系
列発生手段として上記最大長系列発生器の出力に従って
信号クロックに同期してパルスを発生させる同期微分回
路を設けたことを特徴とする。

〔作　用〕

Ｍ系列に含まれる「１」の割合は約１７２であるが、そ
のＭ系列のビット繰り返し周波数を誤りを挿入される入
力信号のビットレートよりも低くし、そして例えばＭ系
列に「１」が現れる度に入力信号に１ビツトの誤りを挿
入するようにすると、等価的に誤り率は１／２よりも低
くなる。従ってＭ系列のビット繰り返し周波数を制御す
ることによって、誤り率を広い範囲にわたって連続的に
可変できる。さらに誤り挿入は、Ｍ系列そのものに従っ
て、同期微分回路で誤りビット系列を発生させ誤り挿入
手段により行われるため、誤りのランダム性が確保され
る。

従って、誤り率の可変範囲を広くしても回路規模が増大
することがなく、かつ誤りのランダム性を損なうことな
く、誤り率を広範囲に連続的に可変することが可能とな
る。

〔実施例〕

以下、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例を示すブロック構成図である
。本実施例は、Ｄフリップフロップ２１．２２．２３．
２４および２５と、排他的論理和ゲート２６とを含むＭ
系列発生器２０と、そのクロックを供給する発振器１０
と、一方の入力がＤフリップフロップ２５のＱ出力に接
続された２人力のアンドゲート３２と、入力がＭ系列発
生器２０のクロック線に出力がアンドゲート３２の他方
の入力に接続されたノット回路３１と、Ｄフリップフロ
ップ４１および４２と、アンドゲート４３とを含み、ア
ンドゲート３２の出力を入力とし、アンドゲート４３の
出力よす誤りピントを出力する同期微分回路４０と、同
期微分回路４０と信号入力端子１０１に入力された入力
信号との排他的論理和をとり、入力信号に誤りを挿入し
た出力信号を出力信号端子１０３に出力する誤り挿入手
段としての排他的論理和ゲート５１とを含んでいる。

なお１０２は同期微分回路のクロック入力端子である。

本発明の特徴は、第１図において、発振器１０および同
期微分回路４０を設けたことにある。

次に、本実施例の動作について説明する。Ｍ系列発生器
２０は発振器１０の周波数で動作する。また、ノット回
路３１とアンドゲート３２とは、Ｍ系列中の「１」をパ
ルスに変換し、Ｄフリップフロップ４１および４２とア
ンドゲート４３は、アンドゲート３２の出力が「０」か
ら「１」に変化したときに、誤りを挿入される入力信号
の１ビット分のパルスを発生させる。ここで発振器１０
の周波数が入力信号のビットレートに一致している場合
を考えると、誤りはＭ系列の「１」に対して１個挿入さ
れるため、誤り率は１／２になる発振器１０の周波数を
下げれば誤り率も下がる。

一般に、発振器１０の周波数をｆ８、入力信号のビ・７
トレートをｆとすれば、誤り率εはε　＃ｆ、／２ｆ となる。従って誤り率の下限はなく、いくらでも低い誤
り率が実現できる。またその場合でも直接Ｍ系列に従っ
て誤りが挿入されるため、誤りのランダム性が保たれる
ことになる。

また第１図では３１ビット周期のＭ系列を利用している
が、あらゆるＭ系列が使用可能である。さらに第２図の
従来回路と比較した場合、回路規模が小さいことがわか
る。しかも誤りビット系列発生手段として従来のように
アンドゲートによらず、同期微分回路を用いているので
、ビット系列が増大しても回路規模の増大を抑制するこ
とができる。

なお、第１図において、ノット回路３１およびアンドゲ
ート３２は省略することも可能である。その場合、誤り
はＭ系列が「０」から「１」に変化する時点で１個挿入
される。このときの誤り率εは、ε　′＝、ｆ、／４ｆ で与えられる。

〔発明の効果〕

以上説明したように、本発明によれば、回路規模が増大
することなく、誤りのランダム性を損なわずに広範囲に
わたってかつ連続的に誤り率を可変できる誤り挿入回路
が得られ、その効果は大である。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック構成図。 第２図は従来例を示すブロック構成図。 １０・・・発振器、２０・・・Ｍ系列発生器、２１〜２
５．４１．４２・・・Ｄフリップフロップ、２６．５１
・・・排他的論理和ゲート、３１・・・ノット回路、３
２．４３．６１〜６４・・・アンドゲート、４０・・・
同期微分回路、６５・・・セレクタ回路、１０１・・・
信号入力端子、１０２・・・クロック入力端子、１０３
・・・信号出力端子。 実廃例 篇　１　図 従来例 箔　２（２１

Claims (1)

【特許請求の範囲】
1. （１）擬似ランダム系列のビット系列を周期的に発生す
   る最大長系列発生器（２０）と、この最大長系列発生器
   の状態に従って誤りビット系列を発生する誤りビット系
   列発生手段と、この誤りビット系列発生手段の出力によ
   り入力系列に誤りを挿入する誤り挿入手段（５１）とを
   含む誤り挿入回路において、 上記最大長系列発生器のクロック信号を供給するクロッ
   ク信号発生器（１０）を含み、 上記誤りビット系列発生手段として上記最大長系列発生
   器の出力に従って信号クロックに同期してパルスを発生
   させる同期微分回路（４０）を設けたこと を特徴とする誤り挿入回路。