JP2019110449A - データ通信装置およびデータ通信方法 - Google Patents
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Abstract
【課題】ロック信号だけではなく、他のデータを、受信側回路から同じ信号線を介して送信側回路へ送信することができるデータ通信装置を提供する。【解決手段】データ通信装置は、第１のデータを送信側回路から受信側回路へ送信する。受信側回路は、ロック信号に、第２のデータを多重化する多重化回路を備える。送信側回路は、ロック信号に基づいて、クロックデータリカバリ回路がロック状態なのか否かを判定するロック判定回路と、ロック信号が第２のデータなのか否かを判定するデータ判定回路と、第２のデータであると判定された場合に、ロック信号が変化しないようにマスクするマスク信号を生成するマスク信号生成回路と、第２のデータからデータ取り込み用クロックを生成するクロック生成回路と、データ取り込み用クロックに同期して動作し、第２のデータを保持して出力するデータ処理回路とを備える。【選択図】図１
Description
本発明は、画像データ等のデータを送信側回路から受信側回路へ送信し、受信側回路において、送信側回路から受信された受信データに重畳されたクロック信号をリカバリし、リカバリされたクロック信号に同期して受信データを処理するデータ通信装置およびデータ通信方法に関する。
VBO（V-by-One）等の画像通信規格を採用するデータ通信装置においては、画像データ等のデータが送信側回路からデータレーンを介して受信側回路へ送信される。受信側回路では、クロックデータリカバリ回路（Clock Data Recovery回路：以下、CDR回路ともいう）により、送信側回路から受信されたデータから、このデータに重畳されたクロック信号がリカバリされ、リカバリされたクロック信号に同期してデータが順次取り込まれる。
一方、データ通信装置においては、CDR回路がロック状態なのか否かを表すロック信号LOCKNが、受信側回路からロック信号線を介して送信側回路へ送信される。ロック信号LOCKNは、ローレベルまたはハイレベルで表されるレベル信号であり、例えば、ローレベルの場合に、CDR回路がロック状態であることを表し、ハイレベルの場合に、CDR回路がロック状態ではないことを表す。
図８は、従来のデータ通信装置において、ロック信号LOCKNを受信側回路から送信側回路へ送信する回路を表す一例のブロック図である。図８に示すデータ通信装置７０は、送信側回路７２と、受信側回路７４とを備えている。また、受信側回路７４は、送信バッファ６０を備え、送信側回路７２は、受信バッファ２４と、ノイズ除去回路２６と、ロック判定回路２８とを備えている。
受信側回路７４のロック信号RX_LOCKNがハイレベルであり、CDR回路がロック状態ではない場合、受信側回路７４の送信バッファ６０の出力はハイインピーダンス（Hi-Z）状態となる。この場合、ロック信号線１８は抵抗２０によってプルアップされ、図５Ａの左側に示すようにロック信号LOCKNはハイレベルになる。
ロック信号LOCKNのハイレベルは、送信側回路７２の受信バッファ２４によって受信され、ロック信号LOCKN_Aとして出力される。
続いて、ノイズ除去回路２６によってロック信号LOCKN_Aのノイズが除去され、ロック判定回路２８により、ノイズが除去されたロック信号LOCKN_Bのハイレベルに応じて、CDR回路がロック状態ではないと判定され、送信側回路７２のロック信号TX_LOCKNとしてハイレベルが出力される。
続いて、ノイズ除去回路２６によってロック信号LOCKN_Aのノイズが除去され、ロック判定回路２８により、ノイズが除去されたロック信号LOCKN_Bのハイレベルに応じて、CDR回路がロック状態ではないと判定され、送信側回路７２のロック信号TX_LOCKNとしてハイレベルが出力される。
ロック信号RX_LOCKNがハイレベルからローレベルになると、受信側回路７４の送信バッファ６０から、図５Ａの右側に示すようにロック信号LOCKNとしてローレベルが出力される。
送信側回路７２では、受信バッファ２４によってロック信号LOCKNのローレベルが受信され、ロック信号LOCKN_Aとして出力される。
続いて、ノイズ除去回路２６によってロック信号LOCKN_Aのノイズが除去され、ロック判定回路２８により、ノイズが除去されたロック信号LOCKN_Bのローレベルに応じて、CDR回路がロック状態であると判定され、送信側回路７２のロック信号TX_LOCKNとしてローレベルが出力される。
続いて、ノイズ除去回路２６によってロック信号LOCKN_Aのノイズが除去され、ロック判定回路２８により、ノイズが除去されたロック信号LOCKN_Bのローレベルに応じて、CDR回路がロック状態であると判定され、送信側回路７２のロック信号TX_LOCKNとしてローレベルが出力される。
ここで、本発明に関連性のある先行技術文献としては、特許文献１〜６がある。
ロック信号LOCKNはレベル信号であり、ロック信号線１８を介して送信されるが、１本の信号線を使用しているにも係わらず、受信側回路７４のCDR回路のロック状態しか送信側回路７２へ送信することができないという問題があった。
本発明の目的は、ロック信号だけではなく、他のデータを、受信側回路から同じ信号線を介して送信側回路へ送信することができるデータ通信装置およびデータ通信方法を提供することにある。
上記目的を達成するために、本発明は、第１のデータを送信側回路から受信側回路へ送信するデータ通信装置であって、
前記受信側回路は、
前記送信側回路から前記第１のデータを受信するデータ受信バッファと、
前記データ受信バッファによって受信された第１のデータからクロック信号をリカバリするクロックデータリカバリ回路と、
前記クロックデータリカバリ回路がロック状態なのか否かを表すロック信号に、第２のデータを多重化する多重化回路と、
前記第２のデータが多重化されたロック信号を前記送信側回路へ送信する送信バッファとを備え、
前記送信側回路は、
前記第１のデータを前記受信側回路へ送信するデータ送信バッファと、
前記受信側回路から送信されてくるロック信号を受信する受信バッファと、
前記受信バッファによって受信されたロック信号に基づいて、前記クロックデータリカバリ回路がロック状態なのか否かを判定するロック判定回路と、
前記受信バッファによって受信されたロック信号が前記第２のデータなのか否かを判定するデータ判定回路と、
前記受信バッファによって受信されたロック信号が前記第２のデータであると判定された場合に、前記ロック判定回路へ入力されるロック信号が変化しないようにマスクするマスク信号を生成するマスク信号生成回路と、
前記受信バッファによって受信されたロック信号に多重化された第２のデータからデータ取り込み用クロックを生成するクロック生成回路と、
前記データ取り込み用クロックに同期して動作し、前記第２のデータを保持して出力するデータ処理回路とを備えるデータ通信装置を提供する。
前記受信側回路は、
前記送信側回路から前記第１のデータを受信するデータ受信バッファと、
前記データ受信バッファによって受信された第１のデータからクロック信号をリカバリするクロックデータリカバリ回路と、
前記クロックデータリカバリ回路がロック状態なのか否かを表すロック信号に、第２のデータを多重化する多重化回路と、
前記第２のデータが多重化されたロック信号を前記送信側回路へ送信する送信バッファとを備え、
前記送信側回路は、
前記第１のデータを前記受信側回路へ送信するデータ送信バッファと、
前記受信側回路から送信されてくるロック信号を受信する受信バッファと、
前記受信バッファによって受信されたロック信号に基づいて、前記クロックデータリカバリ回路がロック状態なのか否かを判定するロック判定回路と、
前記受信バッファによって受信されたロック信号が前記第２のデータなのか否かを判定するデータ判定回路と、
前記受信バッファによって受信されたロック信号が前記第２のデータであると判定された場合に、前記ロック判定回路へ入力されるロック信号が変化しないようにマスクするマスク信号を生成するマスク信号生成回路と、
前記受信バッファによって受信されたロック信号に多重化された第２のデータからデータ取り込み用クロックを生成するクロック生成回路と、
前記データ取り込み用クロックに同期して動作し、前記第２のデータを保持して出力するデータ処理回路とを備えるデータ通信装置を提供する。
ここで、前記受信側回路は、さらに、送信用クロックを生成する送信用クロック生成回路を備え、
前記送信用クロック生成回路は、前記ロック信号に基づいて、前記クロックデータリカバリ回路がロック状態ではない場合に、前記送信側回路から受信されてくる、前記クロックデータリカバリ回路をロック状態にするためのトレーニングパターンのデータに基づいて前記送信用クロックを生成し、前記クロックデータリカバリ回路がロック状態である場合に、前記クロック信号から前記送信用クロックを生成することが好ましい。
前記送信用クロック生成回路は、前記ロック信号に基づいて、前記クロックデータリカバリ回路がロック状態ではない場合に、前記送信側回路から受信されてくる、前記クロックデータリカバリ回路をロック状態にするためのトレーニングパターンのデータに基づいて前記送信用クロックを生成し、前記クロックデータリカバリ回路がロック状態である場合に、前記クロック信号から前記送信用クロックを生成することが好ましい。
また、前記送信用クロック生成回路は、
ｎを２以上の整数として、前記データ受信バッファによって受信されたトレーニングパターンのデータをｎ分周して第１の内部クロックとして出力する第１のクロック分周回路と、
前記クロック信号を２ｎ分周して第２の内部クロックとして出力する第２のクロック分周回路と、
前記ロック信号に基づいて、前記クロックデータリカバリ回路がロック状態ではない場合に、前記第１の内部クロックを前記送信用クロックとして出力し、前記クロックデータリカバリ回路がロック状態である場合に、前記第２の内部クロックを前記送信用クロックとして出力する第１の切替回路とを備えることが好ましい。
ｎを２以上の整数として、前記データ受信バッファによって受信されたトレーニングパターンのデータをｎ分周して第１の内部クロックとして出力する第１のクロック分周回路と、
前記クロック信号を２ｎ分周して第２の内部クロックとして出力する第２のクロック分周回路と、
前記ロック信号に基づいて、前記クロックデータリカバリ回路がロック状態ではない場合に、前記第１の内部クロックを前記送信用クロックとして出力し、前記クロックデータリカバリ回路がロック状態である場合に、前記第２の内部クロックを前記送信用クロックとして出力する第１の切替回路とを備えることが好ましい。
また、前記多重化回路は、
送信用クロックに同期して動作し、前記第２のデータを保持して出力するデータ保持回路と、
出力イネーブル信号に応じて、前記ロック信号と前記データ保持回路から出力される第２のデータとを切り替えて出力する第２の切替回路と、
前記出力イネーブル信号および前記ロック信号に基づいて、前記送信バッファの出力を制御する出力制御信号を出力する出力制御回路とを備え、
前記出力イネーブル信号がディスエーブル状態の場合に、前記ロック信号が前記第２の切替回路から出力され、前記ロック信号が前記出力制御信号として出力され、前記ロック信号に基づいて、前記クロックデータリカバリ回路がロック状態である場合に、前記ロック信号が前記送信バッファから出力され、前記クロックデータリカバリ回路がロック状態ではない場合に、前記送信バッファの出力がハイインピーダンス状態になり、
前記出力イネーブル信号がイネーブル状態の場合に、前記データ保持回路から出力される第２のデータが前記第２の切替回路から出力され、前記送信バッファを出力イネーブル状態にする信号が前記出力制御信号として出力され、前記第２の切替回路から出力される第２のデータが前記送信バッファから出力されることが好ましい。
送信用クロックに同期して動作し、前記第２のデータを保持して出力するデータ保持回路と、
出力イネーブル信号に応じて、前記ロック信号と前記データ保持回路から出力される第２のデータとを切り替えて出力する第２の切替回路と、
前記出力イネーブル信号および前記ロック信号に基づいて、前記送信バッファの出力を制御する出力制御信号を出力する出力制御回路とを備え、
前記出力イネーブル信号がディスエーブル状態の場合に、前記ロック信号が前記第２の切替回路から出力され、前記ロック信号が前記出力制御信号として出力され、前記ロック信号に基づいて、前記クロックデータリカバリ回路がロック状態である場合に、前記ロック信号が前記送信バッファから出力され、前記クロックデータリカバリ回路がロック状態ではない場合に、前記送信バッファの出力がハイインピーダンス状態になり、
前記出力イネーブル信号がイネーブル状態の場合に、前記データ保持回路から出力される第２のデータが前記第２の切替回路から出力され、前記送信バッファを出力イネーブル状態にする信号が前記出力制御信号として出力され、前記第２の切替回路から出力される第２のデータが前記送信バッファから出力されることが好ましい。
また、前記第２のデータは、同期信号のデータ、開始パターンのデータ、送信データおよび終了パターンのデータを、この順序で含み、
前記データ判定回路は、前記ロック信号が前記同期信号のデータであるか否かを判定し、
前記データ処理回路は、前記ロック信号が前記同期信号のデータであると判定された場合に、前記同期信号のデータに続く前記ロック信号が前記開始パターンのデータであるか否かを判定し、前記ロック信号が前記開始パターンのデータであると判定された場合に、前記開始パターンのデータに続く前記ロック信号を前記送信データとして保持して出力することが好ましい。
前記データ判定回路は、前記ロック信号が前記同期信号のデータであるか否かを判定し、
前記データ処理回路は、前記ロック信号が前記同期信号のデータであると判定された場合に、前記同期信号のデータに続く前記ロック信号が前記開始パターンのデータであるか否かを判定し、前記ロック信号が前記開始パターンのデータであると判定された場合に、前記開始パターンのデータに続く前記ロック信号を前記送信データとして保持して出力することが好ましい。
また、前記送信データは、あらかじめ決定された一定のデータ数であり、
前記データ処理回路は、前記データ数をカウントすることにより、前記送信データの終了を検出することが好ましい。
前記データ処理回路は、前記データ数をカウントすることにより、前記送信データの終了を検出することが好ましい。
また、前記開始パターンのデータおよび前記終了パターンのデータは、あらかじめ決定されたパターンのデータであり、
前記送信データは、前記開始パターンのデータおよび前記終了パターンのデータとは異なるパターンの符号によって符号化されたデータであり、
前記データ処理回路は、前記送信データの符号および前記終了パターンのデータを識別することにより、前記送信データの終了を検出することが好ましい。
前記送信データは、前記開始パターンのデータおよび前記終了パターンのデータとは異なるパターンの符号によって符号化されたデータであり、
前記データ処理回路は、前記送信データの符号および前記終了パターンのデータを識別することにより、前記送信データの終了を検出することが好ましい。
前記多重化回路は、前記ロック信号に、前記第２のデータとして、前記終了パターンのデータに続いて、さらに、前記第２のデータを送信する前のロック信号の状態を表す状態データを送信し、
前記送信バッファは、前記状態データを前記送信側回路へ送信することが好ましい。
前記送信バッファは、前記状態データを前記送信側回路へ送信することが好ましい。
前記送信側回路は、さらに、
前記受信バッファによって受信されたロック信号からノイズを除去するノイズ除去回路を備え、
前記ロック判定回路は、前記ノイズが除去されたロック信号に基づいて、前記クロックデータリカバリ回路がロック状態なのか否かを判定することが好ましい。
前記受信バッファによって受信されたロック信号からノイズを除去するノイズ除去回路を備え、
前記ロック判定回路は、前記ノイズが除去されたロック信号に基づいて、前記クロックデータリカバリ回路がロック状態なのか否かを判定することが好ましい。
また、本発明は、第１のデータを送信側回路から受信側回路へ送信するデータ通信方法であって、
前記受信側回路において、
データ受信バッファが、前記送信側回路から前記第１のデータを受信するステップと、
クロックデータリカバリ回路が、前記データ受信バッファによって受信された第１のデータからクロック信号をリカバリするステップと、
多重化回路が、前記クロックデータリカバリ回路がロック状態なのか否かを表すロック信号に、第２のデータを多重化するステップと、
送信バッファが、前記第２のデータが多重化されたロック信号を前記送信側回路へ送信するステップとを含み、
前記送信側回路において、
データ送信バッファが、前記第１のデータを前記受信側回路へ送信するステップと、
受信バッファが、前記受信側回路から送信されてくるロック信号を受信するステップと、
ロック判定回路が、前記受信バッファによって受信されたロック信号に基づいて、前記クロックデータリカバリ回路がロック状態なのか否かを判定するステップと、
データ判定回路が、前記受信バッファによって受信されたロック信号が前記第２のデータなのか否かを判定するステップと、
マスク信号生成回路が、前記受信バッファによって受信されたロック信号が前記第２のデータであると判定された場合に、前記ロック判定回路へ入力されるロック信号が変化しないようにマスクするマスク信号を生成するステップと、
クロック生成回路が、前記受信バッファによって受信されたロック信号に多重化された第２のデータからデータ取り込み用クロックを生成するステップと、
データ処理回路が、前記データ取り込み用クロックに同期して動作し、前記第２のデータを保持して出力するステップとを含むデータ通信方法を提供する。
前記受信側回路において、
データ受信バッファが、前記送信側回路から前記第１のデータを受信するステップと、
クロックデータリカバリ回路が、前記データ受信バッファによって受信された第１のデータからクロック信号をリカバリするステップと、
多重化回路が、前記クロックデータリカバリ回路がロック状態なのか否かを表すロック信号に、第２のデータを多重化するステップと、
送信バッファが、前記第２のデータが多重化されたロック信号を前記送信側回路へ送信するステップとを含み、
前記送信側回路において、
データ送信バッファが、前記第１のデータを前記受信側回路へ送信するステップと、
受信バッファが、前記受信側回路から送信されてくるロック信号を受信するステップと、
ロック判定回路が、前記受信バッファによって受信されたロック信号に基づいて、前記クロックデータリカバリ回路がロック状態なのか否かを判定するステップと、
データ判定回路が、前記受信バッファによって受信されたロック信号が前記第２のデータなのか否かを判定するステップと、
マスク信号生成回路が、前記受信バッファによって受信されたロック信号が前記第２のデータであると判定された場合に、前記ロック判定回路へ入力されるロック信号が変化しないようにマスクするマスク信号を生成するステップと、
クロック生成回路が、前記受信バッファによって受信されたロック信号に多重化された第２のデータからデータ取り込み用クロックを生成するステップと、
データ処理回路が、前記データ取り込み用クロックに同期して動作し、前記第２のデータを保持して出力するステップとを含むデータ通信方法を提供する。
本発明のデータ通信装置およびデータ通信方法においては、第２のデータが多重化されたロック信号を、受信側回路から送信側回路へ送信することにより、ロック信号だけでなく、任意のデータを受信側回路から送信側回路へ送信することができる。
以下に、添付の図面に示す好適実施形態に基づいて、本発明のデータ通信装置およびデータ通信方法を詳細に説明する。
図１は、本発明のデータ通信装置の構成を表す一実施形態のブロック図である。図１に示すデータ通信装置１０は、送信側回路（TX）１２と、受信側回路（RX）１４とを備えている。データ通信装置１０は、VBO（V-by-One）の画像通信規格に準拠して、画像データ等の第１のデータを送信側回路１２からデータレーン１６を介して受信側回路１４へ送信し、ロック信号LOCKNを受信側回路１４からロック信号線１８を介して送信側回路１２へ送信する。
なお、本発明は、VBOの画像通信規格に限らず、各種の画像通信規格に準拠して動作するデータ通信装置に適用可能である。
送信側回路１２は、データ送信バッファ２２と、受信バッファ２４と、ノイズ除去回路２６と、ロック判定回路２８と、データ判定回路３０と、マスク信号生成回路３２と、クロック生成回路３４と、データ処理回路３６とを備えている。
また、受信側回路１４は、データ受信バッファ３８と、送信バッファ６０と、CDR回路４０と、シリアライザ／デシリアライザ回路（Serializer/Deserializer回路：以下、SerDes回路ともいう）４２と、送信用クロック生成回路４４と、多重化回路４６とを備えている。
送信側回路１２において、データ送信バッファ２２は、例えば画像データ、制御信号およびトレーニングパターンのデータ等を含む第１のデータTX_DATAを受信側回路１４へ送信する。データ送信バッファ２２には、送信側回路１２の内部回路から受信側回路１４へ送信する送信側回路１２の第１のデータTX_DATAが入力され、データ送信バッファ２２からは第１のデータTX_DATAの差動信号が出力される。第１のデータTX_DATAの差動信号は、差動信号線であるデータレーン１６を介して受信側回路１４へシリアルデータとして送信される。
ロック信号RX_LOCKNがハイレベルであり、受信側回路１４のCDR回路４０がロック状態ではない場合、データ送信バッファ２２からは、CDR回路４０をロック状態にするためのトレーニングパターンのデータが出力される。トレーニングパターンのデータの送信は、VBOの画像通信規格の仕様によって規定されている。具体的には、送信側回路１２の基準クロックSYSCLKに同期して、ローレベルおよびハイレベルが交互に変化する、D10.2パターンと呼ばれるデータ（0101010101）が送信される。
一方、ロック信号RX_LOCKNがローレベルであり、CDR回路４０がロック状態である場合、データ送信バッファ２２からは、画像データ等が出力される。
続いて、受信側回路１４において、データ受信バッファ３８は、送信側回路１２から送信されてくる第１のデータTX_DATA、つまり、トレーニングパターンのデータないし画像データを受信し、受信側回路１４のデータRX_DATAとして出力する。データ受信バッファ３８には、送信側回路１２からデータレーン１６を介してシリアルデータとして送信されてくる第１のデータTX_DATAの差動信号が入力され、データ受信バッファ３８からは、その差動信号に対応するデータRX_DATAが出力される。
続いて、CDR回路４０は、データ受信バッファ３８によって送信側回路１２から受信されたデータRX_DATAから、このデータRX_DATAに重畳されたクロック信号CDR_CLKをリカバリする。CDR回路４０には、データ受信バッファ３８からデータRX_DATAが入力され、CDR回路４０からは、データRX_DATAからリカバリされたクロック信号CDR_CLKが出力される。クロック信号CDR_CLKは、データ受信バッファ３８によって受信されたデータRX_DATAの２倍の周波数を持つ。
続いて、SerDes回路４２は、クロック信号CDR_CLKに同期して動作し、データ受信バッファ３８によって受信されたデータRX_DATAをシリアルデータからパラレルデータに変換する。SerDes回路４２には、データ受信バッファ３８からデータRX_DATAが入力され、CDR回路４０からクロック信号CDR_CLKが入力される。SerDes回路４２からは、パラレルデータが出力される。パラレルデータは、このパラレルデータに基づいて動作する受信側回路１４の内部回路に供給される。
続いて、送信用クロック生成回路４４は、第２のデータRX_LDATAを送信するための送信用クロックRCLKを生成するものであり、第１および第２のクロック分周回路４８，５０と、マルチプレクサ５２とを備えている。
第１のクロック分周回路４８は、ｎを２以上の整数として、データ受信バッファ３８によって受信されたトレーニングパターンのデータRX_DATAをｎ分周、例えば図４の左側に示すように、８分周して第１の内部クロックDIV_CLK1を出力する。第１の内部クロックDIV_CLK1は、CDR回路４０がロック状態ではない場合に、受信側回路１４において送信用クロックRCLKとして使用される。第１のクロック分周回路４８には、データ受信バッファ３８からデータRX_DATAが入力され、第１のクロック分周回路４８からは、第１の内部クロックDIV_CLK1が出力される。
第２のクロック分周回路５０は、クロック信号CDR_CLKを２ｎ分周、例えば図４の右側に示すように、１６分周して第２の内部クロックDIV_CLK2を出力する。第２の内部クロックDIV_CLK2は、CDR回路４０がロック状態である場合に、受信側回路１４において送信用クロックRCLKとして使用される。第２のクロック分周回路５０には、CDR回路４０からクロック信号CDR_CLKが入力され、第２のクロック分周回路５０からは、第２の内部クロックDIV_CLK2が出力される。
送信側回路１２から受信側回路１４へ送信されてくる第１のデータTX_DATAの周波数はGHzオーダの高速なデータであるため、受信側回路１４は、第１および第２のクロック分周回路４８、５０によって分周された第１の内部クロックDIV_CLK1および第２の内部クロックDIV_CLK2で作動される。また、第１および第２の内部クロックDIV_CLK1, DIV_CLK2を生成する際の分周比が違うのは、クロック信号CDR_CLKがデータ受信バッファ３８によって受信されたデータRX_DATAの２倍の周波数を持つため、CDR回路４０がロック状態になる前後の送信用クロックRCLKの周波数を揃えるためである。つまり、第１の内部クロックDIV_CLK1および第２の内部クロックDIV_CLK2の周波数は同じである。
マルチプレクサ５２は、ロック信号RX_LOCKNに基づいて、第１の内部クロックDIV_CLK1と第２の内部クロックDIV_CLK2とを切り替え、送信用クロックRCLKとして出力する。マルチプレクサ５２の選択入力端子Sには、CDR回路４０からロック信号RX_LOCKNが入力され、入力端子A0には第２の内部クロックDIV_CLK2が入力され、入力端子A1には第１の内部クロックDIV_CLK1が入力される。マルチプレクサ５２の出力端子Yからは、送信用クロックRCLKが出力される。
図４に示すように、ロック信号LOCKNがハイレベルであり、CDR回路４０がロック状態ではない場合、マルチプレクサ５２からは、送信用クロックRCLKとして、トレーニングパターンから生成される第１の内部クロックDIV_CLK1が出力される。一方、ロック信号RX_LOCKNがローレベルであり、CDR回路４０がロック状態である場合、マルチプレクサ５２からは、送信用クロックRCLKとして、CDR回路４０によってリカバリされたクロック信号CDR_CLKから生成される第２の内部クロックDIV_CLK2が出力される。
本実施形態の場合、図４に示すように、第１のクロック分周回路４８は、データ受信バッファ３８によって受信されたデータRX_DATAを８分周（ｎ＝８）し、第２のクロック分周回路５０は、クロック信号CDR_CLKを１６分周（２ｎ＝１６）する。つまり、送信用クロックRCLKは、トレーニングパターンのデータの周期の８倍の周期であり、クロック信号CDR_CLKの周期の１６倍の周期である。
マルチプレクサ５２は、本発明の第１の切替回路の一例である。本発明の第１の切替回路としては、マルチプレクサ５２に限らず、ロック信号RX_LOCKNに応じて、第１の内部クロックDIV_CLK1と第２の内部クロックDIV_CLK2とを切り替えることができる各種構成のものを使用することができる。
送信用クロック生成回路４４においては、ロック信号RX_LOCKNに基づいて、CDR回路４０がロック状態ではない場合に、送信側回路１２から受信されてくる、CDR回路４０をロック状態にするためのトレーニングパターンのデータに基づいて送信用クロックRCLKが生成される。一方、CDR回路４０がロック状態である場合に、クロック信号CDR_CLKから送信用クロック信号が生成される。
続いて、多重化回路４６は、CDR回路４０がロック状態なのか否かを表す、CDR回路４０から出力されるロック信号RX_LOCKNに、第２のデータRX_LDATAを多重化する。多重化回路４６は、フリップフロップ５４と、マルチプレクサ５６と、AND回路５８とを備えている。
フリップフロップ５４は、送信用クロックRCLKに同期して動作し、データRX_DATAを保持してデータRX_LDATAとして出力する。フリップフロップ５４のクロック入力端子CKには、マルチプレクサ５２から送信用クロックRCLKが入力され、データ入力端子Dには、受信側回路１４の内部回路からデータRX_DATAが入力される。フリップフロップ５４のデータ出力端子Qからは、フリップフロップ５４に保持された第２のデータRX_LDATAが出力される。
第２のデータRX_LDATAは、ロック信号RX_LOCKNに多重化されて受信側回路１４から送信側回路１２へ送信されるデータであり、送信用クロックRCLKの２倍以上の周期を単位として変化する。第２のデータRX_LDATAは、あらかじめ送信側回路１２と受信側回路１４との間で決定された任意のデータであり、特に制限はないが、送信側回路１２に対して何らかの制御を行わせる制御信号および受信側回路１４の各種の状態を表すデータ等を例示することができる。
例えば、送信側回路１２は、信号を強調して出力するプリエンファシス機能を備えているが、送信側回路１２と受信側回路１４とを接続するケーブルが短い場合には、信号が強すぎて正しく受信できない場合がある。この場合、第２のデータRX_LDATAとして、プリエンファシス機能のオンオフの切り替えを送信側回路１２に指示する制御信号を送信してもよい。また、第２のデータRX_LDATAとして、受信側回路１４において、データRX_DATAを正しく受信できているか否かを表すデータを送信してもよい。
第２のデータRX_LDATAは、本実施形態の場合、同期信号のデータSYNC、開始パターンのデータSTA、送信データDATAおよび終了パターンのデータSTPを、この順序で含む。
同期信号のデータSYNCは、図６に示すように、ローレベルおよびハイレベルが、送信用クロックRCLKの８周期以上の期間交互に変化するデータ“LHLHLHLH”である。
開始パターンのデータSTAおよび終了パターンのデータSTPは、図７に示すように、ローレベルが送信用クロックRCLKの２周期の期間出力された後、ハイレベルが送信用クロックRCLKの２周期の期間出力されるデータ“LLHH”である。
送信データDATAは、図７に示すように、マンチェスタ符号によって符号化されたデータである。１ビットの送信データDATAは、送信用クロックRCLKの２周期の期間出力されるマンチェスタ符号で表される。１ビットの送信データDATAが“０”の場合、マンチェスタ符号は“LH”で表され、１ビットの送信データDATAが“１”の場合、マンチェスタ符号は“HL”で表される。
なお、送信データDATAを符号化する場合、開始パターンのデータSTAおよび終了パターンのデータSTPは“LLHH”に限らず、あらかじめ決定されたパターンのデータであればよい。また、送信データDATAは、マンチェスタ符号に限らず、開始パターンのデータSTAおよび終了パターンのデータSTPとは異なるパターンの符号によって符号化されたデータを使用することができる。さらに、送信データDATAを符号化せず、あらかじめ決定された一定のデータ数の送信データDATAを送信してもよい。
フリップフロップ５４は、本発明のデータ保持回路の一例である。本発明のデータ保持回路としては、フリップフロップ５４に限らず、送信用クロックRCLKに同期して動作し、第２のデータRX_LDATAを保持して出力することができる各種構成のものを使用することができる。
マルチプレクサ５６は、第２のデータRX_LDATAを出力する場合にローレベルとなる出力イネーブル信号ENLに応じて、ロック信号RX_LOCKNと、フリップフロップ５４から出力される第２のデータRX_LDATAとを切り替えることで多重化し、ロック信号LOCKN_MIXとして出力する。マルチプレクサ５６の選択入力端子Sには、受信側回路１４の内部回路から出力イネーブル信号ENLが入力され、入力端子A0には、フリップフロップ５４から第２のデータRX_LDATAが入力され、入力端子A1には、受信側回路１４の内部回路からロック信号RX_LOCKNが入力される。マルチプレクサ５６の出力端子Yからは、ロック信号RX_LOCKNに第２のデータRX_LDATAが多重化されたロック信号LOCKN_MIXが出力される。
出力イネーブル信号ENLは、第２のデータRX_LDATAを送信する場合にイネーブル状態のローレベルになり、第２のデータRX_LDATAを送信しない場合にはディスエーブル状態のハイレベルになる。
マルチプレクサ５６からは、ロック信号LOCKN_MIXとして、出力イネーブル信号ENLがローレベルの場合に第２のデータRX_LDATAが出力され、出力イネーブル信号ENLがハイレベルの場合に受信側回路１４のロック信号RX_LOCKNが出力される。
マルチプレクサ５６からは、ロック信号LOCKN_MIXとして、出力イネーブル信号ENLがローレベルの場合に第２のデータRX_LDATAが出力され、出力イネーブル信号ENLがハイレベルの場合に受信側回路１４のロック信号RX_LOCKNが出力される。
マルチプレクサ５６は、本発明の第２の切替回路の一例である。本発明の第２の切替回路としては、マルチプレクサ５６に限らず、出力イネーブル信号ENLに応じて、第２のデータRX_LDATAとロック信号RX_LOCKNとを切り替えて出力することができる各種構成のものを使用することができる。
AND回路５８は、出力イネーブル信号ENLおよびロック信号RX_LOCKNに基づいて、送信バッファ６０の出力を制御する出力制御信号を出力する。AND回路５８には、CDR回路４０からロック信号RX_LOCKNおよび出力イネーブル信号ENLが入力され、AND回路５８からは出力制御信号が出力される。
AND回路５８は、本発明の出力制御回路の一例である。本発明の出力制御回路としては、AND回路５８に限らず、出力イネーブル信号ENLおよびロック信号RX_LOCKNに基づいて、出力制御信号を出力することができる各種構成のものを使用することができる。
続いて、送信バッファ６０は、第２のデータRX_LDATAが多重化されたロック信号LOCKNを送信側回路１２へ送信する。送信バッファ６０の反転制御入力端子には、AND回路５８から出力制御信号が入力され、入力端子には、マルチプレクサ５６からロック信号LOCKN_MIXが入力される。送信バッファ６０からはロック信号LOCKNが出力される。送信バッファ６０から出力されるロック信号LOCKNは、ロック信号線１８を介して送信側回路１２へ送信される。
出力制御信号がハイレベルの場合、送信バッファ６０の出力はハイインピーダンス状態になる。一方、出力制御信号がローレベルの場合、送信バッファ６０からはロック信号LOCKN_MIXがロック信号LOCKNとして出力される。
多重化回路４６においては、出力イネーブル信号ENLがディスエーブル状態であるハイレベルの場合に、ロック信号RX_LOCKNがロック信号LOCKN_MIXとしてマルチプレクサ５６から出力され、ロック信号RX_LOCKNが出力制御信号として出力される。
ロック信号RX_LOCKNに基づいて、CDR回路４０がロック状態である場合に、ロック信号RX_LOCKNがロック信号LOCKNとして送信バッファ６０から出力され、CDR回路４０がロック状態ではない場合に、送信バッファ６０の出力がハイインピーダンス状態になる。
ロック信号RX_LOCKNに基づいて、CDR回路４０がロック状態である場合に、ロック信号RX_LOCKNがロック信号LOCKNとして送信バッファ６０から出力され、CDR回路４０がロック状態ではない場合に、送信バッファ６０の出力がハイインピーダンス状態になる。
一方、出力イネーブル信号ENLがイネーブル状態であるローレベルの場合に、フリップフロップ５４から出力される第２のデータRX_LDATAがロック信号LOCKN_MIXとしてマルチプレクサ５６から出力され、送信バッファ６０を出力イネーブル状態にする信号、本実施形態の場合にはローレベルの信号が出力制御信号として出力される。つまり、マルチプレクサ５６からロック信号LOCKN_MIXとして出力される第２のデータRX_LDATAが送信バッファ６０からロック信号LOCKNとして出力される。
続いて、送信側回路１２において、受信バッファ２４は、受信側回路１４から送信されてくるロック信号LOCKNを受信する。受信バッファ２４には、受信側回路１４からロック信号線１８を介してシリアルデータとして送信されてくるロック信号LOCKNが入力される。受信バッファ２４からは、受信側回路１４から受信されたロック信号LOCKNがロック信号LOCKN_Aとして出力される。
受信バッファ２４によって受信側回路１４から受信されたロック信号LOCKNは、前述のようにCDR回路４０がロック状態なのか否かを表す受信側回路１４のロック信号RX_LOCKNに、第２のデータRX_LDATAが多重化されたものである。ロック信号RX_LOCKNは、受信側回路１４のCDR回路４０により、CDR回路４０がロック状態なのか否かを検出することによって生成される。
また、ロック信号線１８と電源線との間には、抵抗２０が接続されている。抵抗２０は、ロック信号線１８の断線およびロック信号線１８が受信側回路１４によって駆動されていないハイインピーダンス（Hi-Z）状態の場合に、ロック信号線１８をハイレベルに固定する。
続いて、ノイズ除去回路２６は、受信バッファ２４によって受信されたロック信号LOCKN_Aからノイズ成分を除去する。ノイズ除去回路２６には、受信バッファ２４からロック信号LOCKN_Aが入力され、ノイズ除去回路２６からは、ノイズ成分が除去されたロック信号LOCKN_Bが出力される。また、ノイズ除去回路２６は、後述するマスク信号が出力されるタイミングと一致させるために、ロック信号LOCKN_Bをロック信号LOCKN_Aに対して一定時間だけ遅延して出力する。つまり、図５Ｂに示すように、ロック信号TX_LOCKNはロック信号LOCKNに対して一定時間だけ遅延されている。
続いて、ロック判定回路２８は、ノイズ除去回路２６によってノイズ成分が除去されたロック信号LOCKN_Bに基づいて、CDR回路４０がロック状態なのか否かを判定する。ロック判定回路２８には、ノイズ除去回路２６からノイズ成分が除去されたロック信号LOCKN_Bが入力され、マスク信号生成回路３２からマスク信号が入力される。ロック判定回路２８からは、ロック信号の判定結果として送信側回路１２のロック信号TX_LOCKNが出力される。ロック信号TX_LOCKNは、このロック信号TX_LOCKNに基づいて動作する送信側回路１２の内部回路に供給される。
なお、ノイズ除去回路２６は必須の構成要素ではない。ノイズ除去回路２６が設けられていない場合、ロック判定回路２８は、受信バッファ２４によって受信されたロック信号LOCKN_Aに基づいて、CDR回路４０がロック状態なのか否かを判定する。
続いて、データ判定回路３０は、受信バッファ２４によって受信されたロック信号LOCKN_Aが第２のデータRX_LDATAなのか否かを判定する。本実施形態の場合、データ判定回路３０は、ロック信号LOCKN_Aが同期信号のデータSYNCであるか否かを判定する。データ判定回路３０には、受信バッファ２４からロック信号LOCKN_Aが入力され、データ判定回路３０からは、同期信号の判定結果および後述するロック信号LOCKN_Aのエッジ検出信号が出力される。
続いて、マスク信号生成回路３２は、受信バッファ２４によって受信されたロック信号LOCKN_Aが第２のデータRX_LDATAであると判定された場合に、ノイズ除去回路２６からロック判定回路２８に入力されるロック信号LOCKN_Bが変化しないようにマスクするマスク信号を生成する。本実施形態の場合、マスク信号生成回路３２は、同期信号の判定結果に基づいて、受信バッファ２４によって受信されたロック信号LOCKN_Aが同期信号のデータSYNCであると判定された場合に、ノイズ除去回路２６からロック判定回路２８に入力されるロック信号LOCKN_Bが変化しないようにマスクするマスク信号を生成する。マスク信号生成回路３２には、データ判定回路３０から同期信号の判定結果が入力され、マスク信号生成回路３２からはマスク信号が出力される。
マスク信号生成回路３２は、ロック信号LOCKN_Aが同期信号のデータSYNCであると判定されてから、受信バッファ２４によって終了パターンのデータSTPがロック信号LOCKN_Aとして受信されるまでの間、ロック判定回路２８に入力されるロック信号LOCKN_Bをマスクするマスク信号を生成する。マスク信号が出力されるタイミングは、前述のようにノイズ除去回路２６からロック信号LOCKN_Bが出力されるタイミングと一致している。
続いて、クロック生成回路３４は、受信バッファ２４によって受信されたロック信号LOCKN_Aに多重化された第２のデータRX_LDATAからデータ取り込み用クロックLCLKを生成する。本実施形態の場合、クロック生成回路３４は、第２のデータRX_LDATAの同期信号のデータSYNCからデータ取り込み用クロックLCLKを後述するように生成する。クロック生成回路３４には、受信バッファ２４からロック信号LOCKN_Aが入力され、データ判定回路３０からエッジ検出信号が入力される。クロック生成回路３４からは、データ取り込み用クロックLCLKが出力される。
続いて、データ処理回路３６は、データ取り込み用クロックLCLKに同期して動作し、受信バッファ２４によって受信されたロック信号LOCKN_A、つまり、第２のデータRX_LDATAを保持し、データTX_LDATAとして出力する。データ処理回路３６には、受信バッファ２４からロック信号LOCKN_Aが入力され、クロック生成回路３４からデータ取り込み用クロックLCLKが入力される。データ処理回路３６からはデータTX_LDATAが出力される。データTX_LDATAは、このデータTX_LDATAに基づいて動作する送信側回路１２の内部回路に供給される。
データ処理回路３６は、データ判定回路３０によってロック信号LOCKN_Aが同期信号のデータSYNCであると判定された場合に、同期信号のデータSYNCに続くロック信号LOCKN_Aが開始パターンのデータSTAであるか否かを判定する。
そして、ロック信号LOCKN_Aが開始パターンのデータSTAであると判定された場合に、開始パターンのデータSTAに続くロック信号LOCKN_Aを送信データDATAとして保持して出力する。
そして、ロック信号LOCKN_Aが開始パターンのデータSTAであると判定された場合に、開始パターンのデータSTAに続くロック信号LOCKN_Aを送信データDATAとして保持して出力する。
送信データDATAが符号化されておらず、送信用クロックRCLKの１周期で１ビットの送信データDATAが表され、かつあらかじめ決定された一定のデータ数が送信される場合、データ処理回路３６は、受信バッファ２４によって受信された一定のデータ数の送信データDATAをそのまま出力する。また、送信データDATAのデータ数をカウントすることにより、送信データDATAの終了を検出することができる。
一方、送信データDATAが、開始パターンのデータSTAおよび終了パターンのデータSTPとは異なるパターンの符号、例えばマンチェスタ符号によって符号化されたデータである場合、データ処理回路３６は、送信用クロックRCLKの２周期分のデータで表されている１ビットの送信データDATAを、元の１ビットのデータに復号化して出力する。また、送信データの符号および終了パターンのデータを識別することにより、送信データDATAの終了を検出することができる。
次に、データ通信装置１０の動作を説明する。
まず、図２のフローチャートを参照して受信側回路１４の動作を説明する。
まず、図２のフローチャートを参照して受信側回路１４の動作を説明する。
第２のデータRX_LDATAの送受信が行われていないアイドル状態（IDLE）において（ステップS1）、出力イネーブル信号ENLはディスエーブル状態のハイレベルになる。また、ロック信号RX_LOCKNは、例えば、図５Ｂの左側に示すようにCDR回路４０がロック状態ではないことを表すハイレベルであるとする。
この場合、受信側回路１４のAND回路５８から出力される出力制御信号はハイレベルとなり、送信バッファ６０の出力はハイインピーダンス状態になる。従って、ロック信号線１８は抵抗２０によってプルアップされ、ロック信号LOCKNはハイレベルになる。
ロック信号LOCKNがハイレベルであり、CDR回路４０がロック状態ではない場合、図４の左側に示すようにトレーニングパターンのデータTX_DATAが送信側回路１２から受信側回路１４へ送信される。
受信側回路１４においては、データ受信バッファ３８により、送信側回路１２から送信されてくるトレーニングパターンのデータTX_DATAが受信され、データRX_DATAとして出力される。
続いて、第１のクロック分周回路４８により、データ受信バッファ３８によって送信側回路１２から受信されたトレーニングパターンのデータRX_DATAが８分周されて第１の内部クロックDIV_CLK1が生成される。
また、CDR回路４０により、データ受信バッファ３８によって送信側回路１２から受信されたトレーニングパターンのデータRX_DATAから、このデータに重畳されたクロック信号CDR_CLKがリカバリされる。
続いて、SerDes回路４２により、クロック信号CDR_CLKに同期して、データ受信バッファ３８によって受信されたトレーニングパターンのデータRX_DATAがシリアルデータからパラレルデータに変換される。
また、第２のクロック分周回路５０により、クロック信号CDR_CLKが１６分周されて第２の内部クロックDIV_CLK2が生成される。
続いて、SerDes回路４２により、クロック信号CDR_CLKに同期して、データ受信バッファ３８によって受信されたトレーニングパターンのデータRX_DATAがシリアルデータからパラレルデータに変換される。
また、第２のクロック分周回路５０により、クロック信号CDR_CLKが１６分周されて第２の内部クロックDIV_CLK2が生成される。
続いて、マルチプレクサ５２からは、ロック信号RX_LOCKNのハイレベルに応じて、第１のクロック分周回路４８によって生成された第１の内部クロックDIV_CLK1が送信用クロックRCLKとして出力される。
ロック信号RX_LOCKNがハイレベルであり、CDR回路４０がロック状態ではない場合、クロック信号CDR_CLKは使用できない。そのため、第２の内部クロックDIV_CLK2ではなく、第１の内部クロックDIV_CLK1が送信用クロックRCLKとして使用される。
ロック信号RX_LOCKNがハイレベルであり、CDR回路４０がロック状態ではない場合、クロック信号CDR_CLKは使用できない。そのため、第２の内部クロックDIV_CLK2ではなく、第１の内部クロックDIV_CLK1が送信用クロックRCLKとして使用される。
続いて、出力イネーブル信号ENLがイネーブル状態のローレベルになると、出力イネーブル信号ENLのローレベルに応じて、マルチプレクサ５６からは、フリップフロップ５４から出力される第２のデータRX_LDATAがロック信号LOCKN_MIXとして出力される。また、AND回路５８から出力される出力制御信号はローレベルになり、送信バッファ６０からは、ロック信号LOCKNとして第２のデータRX_LDATAが出力される。
第２のデータRX_LDATAを送信する場合、図５Ｂに示すように、同期信号のデータSYNC、開始パターンのデータSTA、送信データDATAおよび終了パターンのデータSTPが、この順序で順次送信される（ステップS2〜S5）。
続いて、ロック信号LOCKNの状態を、データRX_LDATAを送信する前の状態に戻すために、多重化回路４６により、ロック信号LOCKNに、データRX_LDATAとして、終了パターンのデータSTPに続いて、さらに、データRX_LDATAを多重化する前のロック信号LOCKNの状態を表す状態データが送信される。
続いて、送信バッファ６０により、状態データが送信側回路１２へ送信される。
図５Ｂの左側に示すように、データRX_LDATAを送信する前のロック信号LOCKNの状態がハイレベルであれば、送信バッファ６０からハイレベルが出力される。
続いて、送信バッファ６０により、状態データが送信側回路１２へ送信される。
図５Ｂの左側に示すように、データRX_LDATAを送信する前のロック信号LOCKNの状態がハイレベルであれば、送信バッファ６０からハイレベルが出力される。
データRX_LDATAを送信する前のロック信号LOCKNの状態がハイレベルの場合、ロック信号LOCKNをハイレベルに戻さず、ローレベルのままにすると、送信バッファ６０の出力がハイインピーダンス状態になった後、抵抗２０によってゆるやかにプルアップされ、ハイレベルに戻るまでに長時間を要する。これに対し、送信バッファ６０からハイレベルを出力することにより、ロック信号LOCKNがハイレベルに戻るまでの時間を短縮することができる。
続いて、出力イネーブル信号ENLがディスエーブル状態のハイレベルに戻ると、ステップS1へ戻り、アイドル状態になる。
CDR回路４０がロック状態になると、図５Ｂの右側に示すようにロック信号RX_LOCKNはローレベルになる。
ロック信号RX_LOCKNがローレベルになると、第２の内部クロックDIV_CLK2が送信用クロックRCLKとしてマルチプレクサ５２から出力される。
ロック信号RX_LOCKNがローレベルであり、CDR回路４０がロック状態である場合、トレーニングパターンのデータTX_DATAは送信されない。そのため、第１の内部クロックDIV_CLK1ではなく、第２の内部クロックDIV_CLK2が送信用クロックRCLKとして使用される。
ロック信号RX_LOCKNがローレベルであり、CDR回路４０がロック状態である場合、トレーニングパターンのデータTX_DATAは送信されない。そのため、第１の内部クロックDIV_CLK1ではなく、第２の内部クロックDIV_CLK2が送信用クロックRCLKとして使用される。
続いて、出力イネーブル信号ENLのハイレベルに応じて、マルチプレクサ５６からは、ロック信号RX_LOCKNのローレベルがロック信号LOCKN_MIXとして出力される。また、AND回路５８から出力される出力制御信号はローレベルになり、送信バッファ６０からは、ロック信号LOCKN_MIX、つまり、ロック信号RX_LOCKNのローレベルがロック信号LOCKNとして出力される。
出力イネーブル信号ENLがイネーブル状態のローレベルになり、終了パターンのデータSTPがロック信号LOCKNとして送信側回路１２へ送信されるまでの動作は、ロック信号RX_LOCKNがハイレベルの場合に、出力イネーブル信号ENLがイネーブル状態Lになった場合と同じである。
続いて、多重化回路４６により、ロック信号LOCKNに、データRX_LDATAとして状態データが送信され、送信バッファ６０により、状態データが送信側回路１２へ送信される。
図５Ｂの右側に示すように、データRX_LDATAを送信する前のロック信号LOCKNの状態がローレベルであれば、送信バッファ６０からローレベルが状態データとして出力される。
図５Ｂの右側に示すように、データRX_LDATAを送信する前のロック信号LOCKNの状態がローレベルであれば、送信バッファ６０からローレベルが状態データとして出力される。
続いて、出力イネーブル信号ENLがディスエーブル状態のハイレベルに戻る。これ以後の動作は上記の繰り返しになる。
次に、図３のフローチャートを参照して送信側回路１２の動作を説明する。
データRX_LDATAの送受信が行われていないアイドル状態（IDLE）において（ステップS6）、ロック信号LOCKNは、例えば、図５Ｂの左側に示すようにCDR回路４０がロック状態ではないことを表すハイレベルであるとする。
ロック信号LOCKNのハイレベルは、送信側回路１２の受信バッファ２４によって受信され、ロック信号LOCKN_Aとして出力される。
続いて、ノイズ除去回路２６により、受信バッファ２４によって受信されたロック信号LOCKN_Aのノイズ成分が除去され、ロック判定回路２８により、ノイズ成分が除去されたロック信号LOCKN_Bに基づいて、CDR回路４０はロック状態ではないと判定され、送信側回路１２のロック信号TX_LOCKNとしてハイレベルが出力される。
また、データ判定回路３０により、同期信号の判定結果として、受信バッファ２４によって受信されたロック信号LOCKN_Aは同期信号のデータSYNCではないと判定され、エッジ検出信号も生成されない。従って、マスク信号生成回路３２によってマスク信号は生成されない。また、クロック生成回路３４によってデータ取り込み用クロックは生成されず、データ処理回路３６により、受信バッファ２４によって受信されたロック信号LOCKN_Aも保持されない。
また、データ判定回路３０により、受信バッファ２４によって受信されたロック信号LOCKN_Aが同期信号のデータSYNCなのか否かが判定される（ステップS7）。
本実施形態の場合、データ判定回路３０は、図６に示すように、ロック信号LOCKN、つまり、ロック信号LOCKN_A、および、ロック信号LOCKN_Aが基準クロックSYSCLKの１クロック分だけ遅延された遅延ロック信号LOCKN_dを用いてロック信号LOCKN_Aのエッジを検出してエッジ検出信号を出力する。
続いて、隣り合うエッジ検出信号間に含まれる基準クロックSYSCLKの数をカウンタによりカウントする。
そして、エッジ検出信号間のカウント数CLK_COUNTが一定数であり、かつ一定数のエッジ検出信号間にわたって連続していることを検出した場合に、ロック信号LOCKN_Aが同期信号のデータSYNCであると判定する。
続いて、隣り合うエッジ検出信号間に含まれる基準クロックSYSCLKの数をカウンタによりカウントする。
そして、エッジ検出信号間のカウント数CLK_COUNTが一定数であり、かつ一定数のエッジ検出信号間にわたって連続していることを検出した場合に、ロック信号LOCKN_Aが同期信号のデータSYNCであると判定する。
本実施形態のように、同期信号のデータSYNCが、ローレベルおよびハイレベルが送信用クロックRCLKの８周期以上の期間交互に変化し、１周期が基準クロックSYSCLKの４クロック分のデータである場合、データ判定回路３０は、例えば、エッジ検出信号間のカウント数CLK_COUNTが４（０〜３）であり、かつ３つまたは４つのエッジ検出信号間にわたって連続していることを検出した場合に、ロック信号LOCKN_Aが同期信号のデータSYNCであると判定する。
同期信号の判定結果に基づいて、受信バッファ２４によって受信されたロック信号LOCKN_Aが同期信号のデータSYNCではない場合（ステップS7においてno）はステップS6へ戻り、アイドル状態になる。
一方、ロック信号LOCKN_Aが同期信号のデータSYNCであると判定された場合（ステップS7においてyes）、マスク信号生成回路３２によってマスク信号が生成される。つまり、ロック信号LOCKN_Bの判定のマスクが開始される（ステップS8）。マスク信号は、図５Ｂに示すように、ロック信号LOCKN_Aが同期信号のデータSYNCであると判定されてから、受信バッファ２４によって終了パターンのデータSTPがロック信号LOCKN_Aとして受信されるまでの間、マスク信号生成回路３２によって生成される。
このマスク信号によって、ロック判定回路２８に入力されるロック信号LOCKN_Bが変化しないようにマスクされる。従って、ロック判定回路２８は、第２のデータRX_LDATAをロック信号TX_LOCKNとして誤判定することはない。
引き続き、データ判定回路３０により、前述のようにロック信号LOCKN_Aおよび遅延ロック信号LOCKN_dを用いてロック信号LOCKN_Aのエッジを検出してエッジ検出信号が出力される（ステップS9）。
また、クロック生成回路３４により、同期信号のデータSYNCからデータ取り込み用クロックLCLKが生成される。データ取り込み用クロックLCLKは、ロック信号LOCKN_Aが同期信号のデータSYNCであると判定されてから、受信バッファ２４によって終了パターンのデータSTPがロック信号LOCKN_Aとして受信されるまでの間、クロック生成回路３４によって生成される。
本実施形態の場合、クロック生成回路３４は、図６に示すように、隣り合うエッジ検出信号間に含まれる基準クロックSYSCLKの数をカウンタによりカウントする。
そして、カウント数CLK_COUNTに応じて、送信用クロックRCLKの各周期のロック信号LOCKN_Aの中央のタイミングで立ち上がるデータ取り込み用クロックLCLKを生成する。
本実施形態の場合、エッジ検出信号間のカウント数CLK_COUNTは４（０〜３）であり、クロック生成回路３４は、カウント数CLK_COUNTが２となるタイミングで立ち上がり、カウント数CLK_COUNTが０となるタイミングで立ち下がるデータ取り込み用クロックLCLKを生成する。
なお、同期信号のデータSYNCが終了すると、エッジの検出は終了されるが、同期信号のデータSYNCが終了した後もカウンタによるカウントは同様に続行される。
そして、カウント数CLK_COUNTに応じて、送信用クロックRCLKの各周期のロック信号LOCKN_Aの中央のタイミングで立ち上がるデータ取り込み用クロックLCLKを生成する。
本実施形態の場合、エッジ検出信号間のカウント数CLK_COUNTは４（０〜３）であり、クロック生成回路３４は、カウント数CLK_COUNTが２となるタイミングで立ち上がり、カウント数CLK_COUNTが０となるタイミングで立ち下がるデータ取り込み用クロックLCLKを生成する。
なお、同期信号のデータSYNCが終了すると、エッジの検出は終了されるが、同期信号のデータSYNCが終了した後もカウンタによるカウントは同様に続行される。
続いて、データ判定回路３０により、受信バッファ２４によって受信されたロック信号LOCKN_Aが開始パターンのデータSTAなのか否かが判定される（ステップS10）。
その結果、受信バッファ２４によって受信されたロック信号LOCKN_Aが開始パターンのデータSTAではないと判定された場合（ステップS10においてno）、ステップS9へ戻る。
一方、ロック信号LOCKN_Aが開始パターンのデータSTAであると判定された場合（ステップS10においてyes）、データ処理回路３６により、データ取り込み用クロックLCLKに同期して、受信バッファ２４によって受信されたロック信号LOCKN_A、つまり、第２のデータRX_LDATAが保持され、図６に示すようにデータTX_LDATAとして出力される（ステップS11）。
一方、ロック信号LOCKN_Aが開始パターンのデータSTAであると判定された場合（ステップS10においてyes）、データ処理回路３６により、データ取り込み用クロックLCLKに同期して、受信バッファ２４によって受信されたロック信号LOCKN_A、つまり、第２のデータRX_LDATAが保持され、図６に示すようにデータTX_LDATAとして出力される（ステップS11）。
続いて、データ判定回路３０により、受信バッファ２４によって受信されたロック信号LOCKN_Aが終了パターンのデータSTPなのか否かが判定される（ステップS12）。
その結果、受信バッファ２４によって受信されたロック信号LOCKN_Aが終了パターンのデータSTPではない場合（ステップS12においてno）、ステップS11へ戻る。
その結果、受信バッファ２４によって受信されたロック信号LOCKN_Aが終了パターンのデータSTPではない場合（ステップS12においてno）、ステップS11へ戻る。
一方、ロック信号LOCKN_Aが終了パターンのデータSTPであると判定された場合（ステップS12においてyes）、マスク信号生成回路３２によってマスク信号の生成が終了される。つまり、ロック信号LOCKN_Bの判定のマスクが終了される（ステップS13）。また、クロック生成回路３４によるデータ取り込み用クロックLCLKの生成が終了される。従って、データ処理回路３６により、受信バッファ２４によって受信されたロック信号LOCKN_Aも保持されない。
続いて、ステップS6へ戻り、アイドル状態になる。
ロック信号LOCKNがローレベルになると、ロック信号LOCKNのローレベルは、送信側回路１２の受信バッファ２４によって受信され、ロック信号LOCKN_Aとして出力される。
続いて、ノイズ除去回路２６により、受信バッファ２４によって受信されたロック信号LOCKN_Aのノイズ成分が除去され、ロック判定回路２８により、ノイズ成分が除去されたロック信号LOCKN_Bに基づいて、CDR回路４０はロック状態であると判定され、送信側回路１２のロック信号TX_LOCKNとしてローレベルが出力される。
データ判定回路３０、マスク信号生成回路３２、クロック生成回路３４およびデータ処理回路３６の動作は、ロック信号LOCKN_Aがハイレベルの場合と同じである。これ以後の動作は上記の繰り返しになる。
データ通信装置１０においては、第２のデータが多重化されたロック信号LOCKNが、受信側回路１４から１本のロック信号線１８を介して送信側回路１２へ送信される。これにより、ロック信号RX_LOCKNだけでなく、任意のデータを受信側回路１４からロック信号線１８を介して送信側回路１２へ送信することができるため、ロック信号線１８を有効に活用することができる。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
１０、７０ データ通信装置
１２、７２ 送信側回路
１４、７４ 受信側回路
１６ データレーン
１８ ロック信号線
２０ 抵抗
２２ データ送信バッファ
２４ 受信バッファ
２６ ノイズ除去回路
２８ ロック判定回路
３０ データ判定回路
３２ マスク信号生成回路
３４ クロック生成回路
３６ データ処理回路
３８ データ受信バッファ
４０ クロックデータリカバリ回路（CDR回路）
４２ シリアライザ／デシリアライザ回路（SerDes回路）
４４ 送信用クロック生成回路
４６ 多重化回路
４８ 第１のクロック分周回路
５０ 第２のクロック分周回路
５２ マルチプレクサ
５４ フリップフロップ
５６ マルチプレクサ
５８ AND回路
６０ 送信バッファ
１２、７２ 送信側回路
１４、７４ 受信側回路
１６ データレーン
１８ ロック信号線
２０ 抵抗
２２ データ送信バッファ
２４ 受信バッファ
２６ ノイズ除去回路
２８ ロック判定回路
３０ データ判定回路
３２ マスク信号生成回路
３４ クロック生成回路
３６ データ処理回路
３８ データ受信バッファ
４０ クロックデータリカバリ回路（CDR回路）
４２ シリアライザ／デシリアライザ回路（SerDes回路）
４４ 送信用クロック生成回路
４６ 多重化回路
４８ 第１のクロック分周回路
５０ 第２のクロック分周回路
５２ マルチプレクサ
５４ フリップフロップ
５６ マルチプレクサ
５８ AND回路
６０ 送信バッファ
Claims (10)
- 第１のデータを送信側回路から受信側回路へ送信するデータ通信装置であって、
前記受信側回路は、
前記送信側回路から前記第１のデータを受信するデータ受信バッファと、
前記データ受信バッファによって受信された第１のデータからクロック信号をリカバリするクロックデータリカバリ回路と、
前記クロックデータリカバリ回路がロック状態なのか否かを表すロック信号に、第２のデータを多重化する多重化回路と、
前記第２のデータが多重化されたロック信号を前記送信側回路へ送信する送信バッファとを備え、
前記送信側回路は、
前記第１のデータを前記受信側回路へ送信するデータ送信バッファと、
前記受信側回路から送信されてくるロック信号を受信する受信バッファと、
前記受信バッファによって受信されたロック信号に基づいて、前記クロックデータリカバリ回路がロック状態なのか否かを判定するロック判定回路と、
前記受信バッファによって受信されたロック信号が前記第２のデータなのか否かを判定するデータ判定回路と、
前記受信バッファによって受信されたロック信号が前記第２のデータであると判定された場合に、前記ロック判定回路へ入力されるロック信号が変化しないようにマスクするマスク信号を生成するマスク信号生成回路と、
前記受信バッファによって受信されたロック信号に多重化された第２のデータからデータ取り込み用クロックを生成するクロック生成回路と、
前記データ取り込み用クロックに同期して動作し、前記第２のデータを保持して出力するデータ処理回路とを備えるデータ通信装置。 - 前記受信側回路は、さらに、送信用クロックを生成する送信用クロック生成回路を備え、
前記送信用クロック生成回路は、前記ロック信号に基づいて、前記クロックデータリカバリ回路がロック状態ではない場合に、前記送信側回路から受信されてくる、前記クロックデータリカバリ回路をロック状態にするためのトレーニングパターンのデータに基づいて前記送信用クロックを生成し、前記クロックデータリカバリ回路がロック状態である場合に、前記クロック信号から前記送信用クロックを生成する請求項１に記載のデータ通信装置。 - 前記送信用クロック生成回路は、
ｎを２以上の整数として、前記データ受信バッファによって受信されたトレーニングパターンのデータをｎ分周して第１の内部クロックとして出力する第１のクロック分周回路と、
前記クロック信号を２ｎ分周して第２の内部クロックとして出力する第２のクロック分周回路と、
前記ロック信号に基づいて、前記クロックデータリカバリ回路がロック状態ではない場合に、前記第１の内部クロックを前記送信用クロックとして出力し、前記クロックデータリカバリ回路がロック状態である場合に、前記第２の内部クロックを前記送信用クロックとして出力する第１の切替回路とを備える請求項２に記載のデータ通信装置。 - 前記多重化回路は、
送信用クロックに同期して動作し、前記第２のデータを保持して出力するデータ保持回路と、
出力イネーブル信号に応じて、前記ロック信号と前記データ保持回路から出力される第２のデータとを切り替えて出力する第２の切替回路と、
前記出力イネーブル信号および前記ロック信号に基づいて、前記送信バッファの出力を制御する出力制御信号を出力する出力制御回路とを備え、
前記出力イネーブル信号がディスエーブル状態の場合に、前記ロック信号が前記第２の切替回路から出力され、前記ロック信号が前記出力制御信号として出力され、前記ロック信号に基づいて、前記クロックデータリカバリ回路がロック状態である場合に、前記ロック信号が前記送信バッファから出力され、前記クロックデータリカバリ回路がロック状態ではない場合に、前記送信バッファの出力がハイインピーダンス状態になり、
前記出力イネーブル信号がイネーブル状態の場合に、前記データ保持回路から出力される第２のデータが前記第２の切替回路から出力され、前記送信バッファを出力イネーブル状態にする信号が前記出力制御信号として出力され、前記第２の切替回路から出力される第２のデータが前記送信バッファから出力される請求項１ないし３のいずれか一項に記載のデータ通信装置。 - 前記第２のデータは、同期信号のデータ、開始パターンのデータ、送信データおよび終了パターンのデータを、この順序で含み、
前記データ判定回路は、前記ロック信号が前記同期信号のデータであるか否かを判定し、
前記データ処理回路は、前記ロック信号が前記同期信号のデータであると判定された場合に、前記同期信号のデータに続く前記ロック信号が前記開始パターンのデータであるか否かを判定し、前記ロック信号が前記開始パターンのデータであると判定された場合に、前記開始パターンのデータに続く前記ロック信号を前記送信データとして保持して出力する請求項４に記載のデータ通信装置。 - 前記送信データは、あらかじめ決定された一定のデータ数であり、
前記データ処理回路は、前記データ数をカウントすることにより、前記送信データの終了を検出する請求項５に記載のデータ通信装置。 - 前記開始パターンのデータおよび前記終了パターンのデータは、あらかじめ決定されたパターンのデータであり、
前記送信データは、前記開始パターンのデータおよび前記終了パターンのデータとは異なるパターンの符号によって符号化されたデータであり、
前記データ処理回路は、前記送信データの符号および前記終了パターンのデータを識別することにより、前記送信データの終了を検出する請求項５に記載のデータ通信装置。 - 前記多重化回路は、前記ロック信号に、前記第２のデータとして、前記終了パターンのデータに続いて、さらに、前記第２のデータを送信する前のロック信号の状態を表す状態データを送信し、
前記送信バッファは、前記状態データを前記送信側回路へ送信する請求項５ないし７のいずれか一項に記載のデータ通信装置。 - 前記送信側回路は、さらに、
前記受信バッファによって受信されたロック信号からノイズを除去するノイズ除去回路を備え、
前記ロック判定回路は、前記ノイズが除去されたロック信号に基づいて、前記クロックデータリカバリ回路がロック状態なのか否かを判定する請求項１ないし８のいずれか一項に記載のデータ通信装置。 - 第１のデータを送信側回路から受信側回路へ送信するデータ通信方法であって、
前記受信側回路において、
データ受信バッファが、前記送信側回路から前記第１のデータを受信するステップと、
クロックデータリカバリ回路が、前記データ受信バッファによって受信された第１のデータからクロック信号をリカバリするステップと、
多重化回路が、前記クロックデータリカバリ回路がロック状態なのか否かを表すロック信号に、第２のデータを多重化するステップと、
送信バッファが、前記第２のデータが多重化されたロック信号を前記送信側回路へ送信するステップとを含み、
前記送信側回路において、
データ送信バッファが、前記第１のデータを前記受信側回路へ送信するステップと、
受信バッファが、前記受信側回路から送信されてくるロック信号を受信するステップと、
ロック判定回路が、前記受信バッファによって受信されたロック信号に基づいて、前記クロックデータリカバリ回路がロック状態なのか否かを判定するステップと、
データ判定回路が、前記受信バッファによって受信されたロック信号が前記第２のデータなのか否かを判定するステップと、
マスク信号生成回路が、前記受信バッファによって受信されたロック信号が前記第２のデータであると判定された場合に、前記ロック判定回路へ入力されるロック信号が変化しないようにマスクするマスク信号を生成するステップと、
クロック生成回路が、前記受信バッファによって受信されたロック信号に多重化された第２のデータからデータ取り込み用クロックを生成するステップと、
データ処理回路が、前記データ取り込み用クロックに同期して動作し、前記第２のデータを保持して出力するステップとを含むデータ通信方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017242444A JP2019110449A (ja) | 2017-12-19 | 2017-12-19 | データ通信装置およびデータ通信方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017242444A JP2019110449A (ja) | 2017-12-19 | 2017-12-19 | データ通信装置およびデータ通信方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2019110449A true JP2019110449A (ja) | 2019-07-04 |
Family
ID=67180245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017242444A Pending JP2019110449A (ja) | 2017-12-19 | 2017-12-19 | データ通信装置およびデータ通信方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2019110449A (ja) |
-
2017
- 2017-12-19 JP JP2017242444A patent/JP2019110449A/ja active Pending
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