JP2002111641A

JP2002111641A - 疑似ランダムパターン発生回路間の同期検出方法及び同期検出装置

Info

Publication number: JP2002111641A
Application number: JP2000293649A
Authority: JP
Inventors: Keiji Negi; 啓二根木
Original assignee: Ando Electric Co Ltd
Current assignee: Ando Electric Co Ltd
Priority date: 2000-09-27
Filing date: 2000-09-27
Publication date: 2002-04-12

Abstract

(57)【要約】（修正有）【課題】複数のビット誤り評価回路を持つビット誤り
評価装置において、それぞれのビット誤り評価回路内の
基準の疑似ランダムパターン発生回路の同期を検出する
のに、疑似ランダムパターンの周期が長くなったとして
も、同期検出時間が長くならない疑似ランダムパターン
発生回路の同期検出方法を提供する。【解決手段】各ビット誤り評価回路に、固定の疑似ラ
ンダムパターン設定値を設定する疑似ランダムパターン
設定回路(8a,8b)と、疑似ランダムパターン位相差検出
回路(10a,10b)を設け、各ビット誤り評価回路毎に、疑
似ランダムパターン位相差検出回路において、前記基準
の疑似ランダムパターンと、前記固定の疑似ランダムパ
ターン設定値との位相差を検出して得た出力を同期検出
回路に与えて、同期の有無を検出する、複数の疑似ラン
ダムパターン発生回路(6a,6b)間の同期を検出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ビット誤り評価装
置に係わり、詳細には、送信装置から受信装置（図示せ
ず）に送られてきた疑似ランダムパターン（以下、ＰＮ
パターンという）と、受信装置におけるＰＮパターン発
生回路の発生する基準の疑似ランダムパターンとを比較
するビット評価において、基準のＰＮパターン発生回路
が正常に動作しているかを検出するＰＮパターン発生回
路の同期検出方法に関するものである。

【０００２】通信用デバイス、伝送装置、伝送線路等の
受信信号のビット誤りを評価するビット評価装置におい
ては、受信信号と、受信装置内部で発生する基準信号が
比較され、誤っているビットが検出される。例えば、送
信装置で発生したＰＮパターンが、デバイス、あるいは
伝送装置等を経由して受信装置で受信され、この受信さ
れたＰＮパターンと受信装置内に持つ基準のＰＮパター
ン発生回路の発生する基準のＰＮパターンとが比較さ
れ、誤っているビットが検出される。

【０００３】ＰＮパターンを使用する誤り測定において
は、受信データと受信装置内部の基準のＰＮパターン発
生回路より発生させたＰＮパターンを比較し、一致しな
いビットを検出して誤り測定を行う。この時、誤り測定
を正確に行うためには、受信データに同期したＰＮパタ
ーンを受信装置内で発生させる必要がある。このため
に、受信したＰＮパターンを基準のＰＮパターンを発生
するＰＮパターン発生回路に一度、ラッチ動作を行い、
ＰＮパターンを発生させる。ラッチ動作を行った時に、
受信データが誤った値に設定されてしまうと、基準のＰ
Ｎパターン発生回路は、正常に出力されなくなり、正確
なビット誤り評価ができなくなる。このため、基準のＰ
Ｎパターン発生回路が正常に動作しているかどうかを監
視する必要がある。

【０００４】高速化、小型化のために、基準のＰＮパタ
ーン発生回路は、複数基準のＰＮパターン発生回路で構
成されることがあるが、その場合には、基準のＰＮパタ
ーン発生回路が正常に動作しているかどうかを監視する
項目として、それぞれの基準のＰＮパターン発生回路が
同期して動作しているかどうかを検出する必要がある。
本発明は、ＰＮパターンの誤り測定装置において、受信
パターンをラッチして、動作を開始する基準のＰＮパタ
ーン発生回路が、複数の基準のＰＮパターン発生回路で
構成されるもので、それぞれの基準のＰＮパターン発生
回路が同期して、正常に動作しているかを検出する方法
に関するものである。

【０００５】

【従来の技術】図５に、従来技術によるＰＮパターン発
生回路の同期検出方法による回路のブロック図を示す。
図５において、１は受信データ入力端子、２はラッチ信
号入力端子、３はクロック入力端子、４は同期検出結果
出力端子、５ａは第１の遅延回路、５ｂは第２の遅延回
路、６ａは第１の基準のＰＮパターン発生回路、６ｂは
第２の基準のＰＮパターン発生回路、７ａは第１のビッ
ト誤り検出回路、７ｂは第２のビット誤り検出回路、８
ａは第１のＰＮパターン設定回路、８ｂは第２のＰＮパ
ターン設定回路、９ａは第１のビット誤りカウンタ回
路、９ｂは第２のビット誤りカウンタ回路、３０ａは第
１のパターン一致検出回路、３０ｂは第２のパターン一
致検出回路、３１ａは第１のビット誤り評価回路、３１
ｂは第２のビット誤り評価回路、３２は同期検出回路で
ある。

【０００６】ＰＮパターンのビット評価回路は、基準の
ＰＮパターン発生回路、該基準のＰＮパターン発生回路
での遅延したクロック数だけ受信データを遅らせる遅延
回路、ＰＮパターン発生回路と遅延回路の出力するデー
タを比較してビット誤りの数だけパルスを出力するビッ
ト誤り検出回路、ビット誤り検出回路の出力するパルス
をカウントするビット誤りカウンタにより構成される。
一般に、ビット誤り評価装置においては、シリアルで入
力される受信データをパラレル信号に変換して、より遅
いクロック周波数で信号処理が行われる。そのため、受
信データ入力端子には、図示されていないＳ・Ｐ変換回
路によって、ビット誤り評価装置にパラレル信号に変換
された信号が入力される。

【０００７】このとき、受信データ入力端子のパラレル
ビット数が大きくなると、複数のＰＮビット評価回路を
用いて、ビット誤りの評価を行うことになる。図５のブ
ロック図においては、例として、２つのビット誤り評価
回路３１ａ、３１ｂで構成されている。２つのビット誤
り評価回路３１ａ、３１ｂには、受信データ入力端子１
に入力されたｎ本のパラレルデータは、２ビットごとに
サンプリングしたデータが入力される。すなわち、第１
のビット誤り評価回路３１ａには、パラレル信号のビッ
ト１、ビット３、ビット５、・・・が入力され、第２の
ビット誤り評価回路３１ｂには、パラレル信号のビット
２、ビット４、ビット６、・・・が入力さる。これは、
ＰＮパターンは、等間隔でサンプリングしたパターン
が、ＰＮパターンになるという性質によるものである。

【０００８】第１のビット誤り評価回路３１ａに入力さ
れた受信信号は、弟１の遅延回路５ａ、弟１の基準のＰ
Ｎパターン発生回路６ａに入力される。弟１の基準のＰ
Ｎパターン発生回路６ａは、受信データと同期をとるた
めに、ラッチ信号入力端子２に入力される信号により、
受信データ入力端子１からデータを取り込み、その後、
取り込んだデータから、ＰＮパターンを発生する。第１
の遅延回路５ａでは、弟１の基準のＰＮパターン発生回
路の遅延分だけ、受信データを遅延させる。

【０００９】弟１のビット誤り検出回路７ａは、弟１の
遅延回路５ａから出力される受信データと弟１の基準の
ＰＮパターン発生回路６ａから出力される基準のＰＮパ
ターンとを比較し、誤り数だけパルスを出力する。ビッ
ト誤りカウンタ９ａでは、弟１のビット誤り検出回路７
ａの出力するパルスをカウントする。弟１のＰＮパター
ン一致検出回路３０ａは、弟１のＰＮパターン設定回路
８ａの出力と弟１の基準のＰＮパターン発生回路６ａの
出力を比較し、一致している場合、パルスを出力する。
弟１のＰＮパターン設定回路８ａには、ＰＮパターン
の一部のパターンが設定されている。ＰＮパターンは、
周期性があり、また、あるビット以上連続したビット列
は、１周期内に一カ所にしか存在しないという性質があ
る。そのため、弟１のＰＮパターン設定回路８ａのビッ
ト数ｍをあるビット数以上に設定すれば、弟１のＰＮパ
ターン一致検出回路に出力されるパルスは、１周期に１
パルス出力する。

【００１０】ここまで、第１のビット評価回路３１ａに
ついて、説明したが、第２のビット評価回路３１ｂも第
１のビット評価回路３１ａと同様の動作をする。複数
（この場合は２つ）のビット評価回路を用いるビット評
価装置は、２つのビット誤り評価回路が正常に動作して
いるかを確認する必要がある。２つのビット誤り評価回
路が正常に動作しているときには、内部のＰＮパターン
発生回路は、それぞれの出力を交互に取り込んだ場合、
ＰＮパターンが生成されるように出力している。このよ
うな状態を同期して動作しているという。

【００１１】上記図５に示す如き、従来技術によるＰＮ
パターン発生回路の同期検出方法としては、ＰＮパター
ンが同期して動作している時には、２つのＰＮパターン
一致検出回路３０ａ、３０ｂには、同じタイミングで一
致検出パルスを出力するように、ＰＮパターン設定回路
８ａ、８ｂに設定される。そして、同期検出回路３２
は、それぞれのパターン一致検出回路３０ａ、３０ｂか
ら出力されるパルスのタイミングを監視し、同タイミン
グでパルスが出力されたとき、同期検出信号を同期検出
結果出力４に出力するようにしている。

【００１２】次に、図６のタイミングチャートを用い
て、図５のブロック図に示される回路の動作を説明す
る。図６のタイミングチャートでは、説明のために、Ｐ
ＮパターンのそれぞれのビットをＰＮ（１）、ＰＮ
（２）、ＰＮ（３）、・・・と記載する。また、受信デ
ータ入力端子１は、１６ビットのパラレル信号で入力さ
れているとし、第１のＰＮパターン設定回路８ａには、
ＰＮ（１）、ＰＮ（３）、ＰＮ（５）、・・・、ＰＮ
（１５）、第二のＰＮパターン設定回路８ｂには、ＰＮ
（２）、ＰＮ（４）、ＰＮ（６）、・・・、ＰＮ（１
６）が設定されているとする。

【００１３】まず、受信データ入力端子１、クロック入
力端子３に、それぞれ１６ビットのパラレルデータ、ク
ロックが入力される。第１のＰＮパターン発生回路６ａ
には、受信データを２ビット毎にサンプリングしたＰＮ
（１）、ＰＮ（３）、ＰＮ（５）、・・・が入力され
る。また、第１のＰＮパターン発生回路６ｂには、他の
受信データを２ビット毎にサンプリングしたＰＮ
（２）、ＰＮ（４）、ＰＮ（６）、・・・が入力され
る。ラッチ信号入力端子２にラッチ信号が入力される
と、その時に受信データに入力されているパターン、す
なわち、ＰＮ（１７）〜ＰＮ（３２）がそれぞれのＰＮ
パターン発生回路６ａ、６ｂに、設定される。その後、
ＰＮパターン発生回路は、受信データと同期したパター
ンを出力する。

【００１４】ＰＮパターン設定回路８ａ、８ｂに設定さ
れているパターンとＰＮパターン発生回路からのパター
ンとがパターン一致検出回路３０ａ、３０ｂに出力され
ると、パターン一致回路３０ａ、３０ｂは両パターンが
一致しているときには、パルスを出力する。同期検出回
路は、２つのパルスが同時に出力されていることで、同
期検出結果出力端子に、同期検出信号を出力する。従来
の技術のＰＮパターン発生回路の同期検出方法は、ＰＮ
パターン発生回路６ａ、６ｂの出力をＰＮパターン設定
回路８ａ、８ｂのパターンと比較して、ＰＮパターンの
１周期中に１パルス出力されるパルスを生成する。そし
て、それぞれのパルスが同タイミングで出力されている
かどうかを監視することにより、ＰＮパターン発生回路
が同期して動作しているかを検出することにより行って
いた。

【００１５】

【発明が解決しようとする課題】上述のように、従来の
ＰＮパターン発生回路の同期検出方法は、受信データ入
力端子に入力されるデータが、ラッチ信号入力端子の信
号により、ＰＮパターン発生回路に取り込まれ、基準の
ＰＮパターンが生成される。基準のＰＮパターン発生回
路が複数のＰＮパターン発生回路で構成されている場
合、ラッチ信号が入力されたときに、受信データに誤り
があれば、あるＰＮパターン発生回路は、間違ったＰＮ
パターンで回路が動作することになり、他のＰＮパター
ン発生回路と同期して動作していない状態になる。この
とき、基準のＰＮパターン発生回路は、正確なＰＮパタ
ーンを出力していないため、正確な誤り測定が行われて
いないことになる。

【００１６】上記のように、従来のＰＮパターン発生回
路の同期検出方法は、基準のＰＮパターン発生回路の出
力するパターンとあらかじめＰＮパターン設定回路に設
定されているＰＮパターンをパターン一致検出回路が比
較して、一致したらパルスを出力する。そして、同期検
出回路で、それぞれのパターン一致検出回路が出力する
パルスのタイミングが同時であることを検出する事によ
り、それぞれのＰＮパターン誤り評価回路内の基準ＰＮ
パターン発生回路が同期していて、正確な誤り評価が行
われていると判断される。このとき、パターン一致検出
回路が出力するパターン一致検出パルスの周期は、ＰＮ
パターンの周期に依存し、ＰＮパターンの１周期に１パ
ルスである。したがって、それぞれのＰＮパターン発生
回路の同期判定が行われるのは、ＰＮパターン周期中に
１回だけである。よって、ＰＮパターンの周期が長くな
ればなるほど、ＰＮパターン発生回路の同期検出に多く
の時間が必要になるという問題があった。そこで、本発
明の課題は、複数のＰＮパターン発生回路の同期して動
作していることを、ＰＮパターンの周期が長くなったと
しても、短時間に検出するＰＮパターン発生回路の同期
検出方法を提供することである。

【００１７】

【課題を解決するための手段】以上の課題を解決するた
めに、ラッチ信号に応じて、受信データを取り込み、基
準の疑似ランダムパターン発生し、遅延回路によって遅
延された受信データとを比較することによってビット誤
り評価を行うビット誤り評価回路を少なくとも２個以上
備えるビット誤り評価装置において、各ビット誤り評価
回路に、固定の疑似ランダムパターン設定値を設定する
疑似ランダムパターン設定回路と、疑似ランダムパター
ン位相差検出回路を設け、各ビット誤り評価回路毎に、
疑似ランダムパターン位相差検出回路において、前記基
準の疑似ランダムパターンと、前記固定の疑似ランダム
パターン設定値との位相差を検出して得た出力を同期検
出回路に与えて、同期の有無を検出することによって、
基準のＰＮパターン発生回路に受信データを取り込み直
後から、位相差出力端子に、固定のＰＮパターンからの
位相差が出力される。そして、それらの値を監視するこ
とにより、それぞれのＰＮパターン発生回路から正しい
ＰＮパターンが出力され、同期して動作していることが
検出できる。よって、周期が長いＰＮパターンにおいて
も、瞬時に、それぞれのＰＮパターン発生回路が同期し
て動作していることを検出できる。（請求項１）

【００１８】また、前記ビット誤り評価回路に設定され
ている固定の疑似ランダムパターン設定値は、それぞれ
のビット誤り評価回路により異なり、それぞれの固定の
疑似ランダムパターンを受信データに対応するデータの
並びで取り出したときのパターンが正規の疑似ランダム
パターンとすることによって、固定のＰＮパターン設定
値は、複数の基準のＰＮパターン発生回路が、出力する
パターンが正規のＰＮパターンを出力しているときに、
同じ位相差結果を出力するように設定される。そのた
め、位相差結果出力を監視することにより、それぞれの
ＰＮパターン発生回路が、同期して動作していることを
検出できる。（請求項２）

【００１９】また、前記同期検出回路は、前記複数のビ
ット誤り評価回路のそれぞれの位相差出力端子に出力さ
れる値を比較して、すべての値が一致したときに、基準
の疑似ランダムパターンは同期状態にあると判定し、同
期検出結果信号を出力することによって、同期検出回路
は、すべての位相差出力端子の値を比較し、一致を監視
するように構成される。一致判定は、瞬時に行われるの
で、周期の長いＰＮパターン発生回路においても、それ
ぞれのＰＮパターン発生回路が、同期して動作している
ことを短時間で検出できる。（請求項３）また、前記疑
似ランダムパターン位相差検出回路では、前記基準の疑
似ランダムパターンと前記固定の疑似ランダムパターン
設定値を、予め２つのパターンの位相差が記憶されてい
るメモリのアドレスに入力することによって、位相差を
検出することによって、簡単な構成で２つのパターンの
位相差が検出できる。（請求項４）

【００２０】また、ラッチ信号に応じて、受信データを
取り込み、基準の疑似ランダムパターン発生し、遅延回
路によって遅延された受信データとを比較することによ
ってビット誤り評価を行うビット誤り評価回路を少なく
とも２個以上備えるビット誤り評価装置において、各ビ
ット誤り評価回路に、固定の疑似ランダムパターン設定
値を設定する疑似ランダムパターン設定回路と、疑似ラ
ンダムパターン位相差検出回路と、同期検出回路を設
け、各ビット誤り評価回路毎の疑似ランダムパターン位
相差検出回路において、前記基準の疑似ランダムパター
ンと、前記固定の疑似ランダムパターン設定値との位相
差を検出して得た出力を同期検出回路に与えて、同期の
有無を検出することによって、複数の疑似ランダムパタ
ーン発生回路間の同期を検出する構成とすることによっ
て、基準のＰＮパターン発生回路に受信データを取り込
み直後から、位相差出力端子に、固定のＰＮパターンか
らの位相差が出力される。そして、それらの値を監視す
ることにより、それぞれのＰＮパターン発生回路に正し
いＰＮパターンが設定され、同期して動作していること
が検出でき、周期が長いＰＮパターンにおいても、瞬時
に、それぞれのＰＮパターン発生回路が同期して動作し
ていることを検出できる同期検出装置が得られる。（請
求項５）

【００２１】また、前記ビット誤り評価回路に設定され
ている固定の疑似ランダムパターン設定値は、それぞれ
のビット誤り評価回路により異なり、それぞれの固定の
疑似ランダムパターンを受信データに対応するデータの
並びで取り出したときのパターンが正規の疑似ランダム
パターンとして、固定のＰＮパターン設定値は、複数の
基準のＰＮパターン発生回路が、出力するパターンが正
規のＰＮパターンを出力しているときに、同じ位相差結
果を出力するように設定される。そのため、位相差結果
出力を監視することにより、ＰＮパターン発生回路間の
同期を検出するが同期検出装置が構成できる。（請求項
６）

【００２２】また、前記同期検出回路は、前記複数のビ
ット誤り評価回路のそれぞれの位相差出力端子に出力さ
れる値を比較して、すべての値が一致したときに、基準
の疑似ランダムパターンは同期状態にあると判定し、同
期検出結果信号を出力することによって、すべての位相
差出力端子の値を比較し、一致を監視するように構成さ
れる。一致判定は、瞬時に行われるので、周期の長いＰ
Ｎパターン発生回路においても、それぞれのＰＮパター
ン発生回路が、同期して動作していることを短時間で検
出できる同期検出装置が得られる。（請求項７）また、
前記疑似ランダムパターン位相差検出回路では、前記基
準の疑似ランダムパターンと前記固定の疑似ランダムパ
ターン設定値を、予め２つのパターンの位相差が記憶さ
れているメモリのアドレスに入力して、位相差を検出で
きるので、簡単な構成で２つのパターンの位相差を検出
する構成を実現できる。（請求項８）

【００２３】

【発明の実施の形態】次に、本発明について、図面を参
照して説明する。図１に、本発明によるＰＮパターン発
生回路の同期検出方法による回路のブロック図を示す。
図１において、１は受信データ入力端子、２はラッチ信
号入力端子、３はクロック入力端子、４は同期検出結果
出力端子、５ａは第１の遅延回路、５ｂは第２の遅延回
路、６ａは第１のＰＮパターン発生回路、６ｂは第２の
ＰＮパターン発生回路、７ａは第１のビット誤り検出回
路、７ｂは第２のビット誤り検出回路、８ａは第１のＰ
Ｎパターン設定回路、８ｂは第２のＰＮパターン設定回
路、９ａは第１のビット誤りカウンタ回路、９ｂは第２
のビット誤りカウンタ回路、１０ａは第１のＰＮパター
ン位相差検出回路、１０ｂは第２のＰＮパターン位相差
検出回路、１１ａは第１のビット誤り評価回路、１１ｂ
は第２のビット誤り評価回路、１２は同期検出回路であ
る。

【００２４】図１で、図５と同じ記号で記載した回路
は、図５と同じ動作をする。したがって、それらの回路
にブロックについての説明は省略する。ラッチ信号によ
り、受信データがラッチされ、ＰＮパターンを出力する
と、ＰＮ位相差検出回路１０ａ、１０ｂは、それぞれ、
ＰＮパターン発生回路８ａ、８ｂに設定されているパタ
ーンから、ＰＮパターン発生回路が出力しているパター
ンが何クロックずれているか、すなわち、位相差を出力
する。ＰＮパターン位相差検出回路の構成例について、
図２に示す。図２において、ＰＮパターン設定回路８
ａ、８ｂからのＰＮパターン設定入力及び、ＰＮパター
ン発生回路６ａ、６ｂからのＰＮパターン入力は、メモ
リ２１のアドレス入力に入力される。そして、あらかじ
め、メモリには、例えば、アドレス番地が、PN(1）、PN
(3）・・PN(15）、PN(1）、PN(3)・・PN(15)には０、ア
ドレス番地が、PN(1）、PN(3）・・PN(15）、PN(2）、P
N(4)・・PN(16)には１、というようにそれぞれの位相差
が保存されている。そして、PNパターンは、あるビット
数以上連続したパターンは、１周期中に１個所しか存在
しないという性質があるため、アドレス入力にビット数
を大きくとれば、あらかじめ設定するデータは一意に決
まるので、２つの位相差がメモリのデータ出力から容易
に出力することができる。

【００２５】次に、ＰＮパターン発生回路６ａ、６ｂか
らのＰＮパターンの同期を検出する方法について説明す
る。ＰＮパターン設定回路８ａ、８ｂに、従来例と同じ
ように、それぞれのＰＮパターン設定回路のパターンを
１ビットずつ交互に取り出したときに、ＰＮパターンと
なるようなパターン設定すると、それぞれのＰＮパター
ン発生回路６ａ、６ｂが同期しているときに、２つの位
相差検出回路１０ａ、１０ｂの出力には同じ値の位相差
結果が出力される。同期検出回路１２では、それぞれの
位相差結果出力の値を比較して、一致していれば、同期
を検出し、同期検出結果端子４に同期信号を出力する。

【００２６】次に、図３のタイミングチャートを用い
て、図１の本発明によるＰＮパターン発生回路の同期検
出方法のブロック図の動作を説明する。図６のタイミン
グチャートと同様に、説明のために、ＰＮパターンのそ
れぞれのビットをＰＮ（１）、ＰＮ（２）、ＰＮ
（３）、・・・と記載する。また、受信データ入力端子
１は、１６ビットのパラレル信号で入力されていると
し、第１のＰＮパターン設定回路８ａには、ＰＮ
（１）、ＰＮ（３）、ＰＮ（５）、・・・、ＰＮ（１
５）、第二のＰＮパターン設定回路８ｂには、ＰＮ
（２）、ＰＮ（４）、ＰＮ（６）、・・・、ＰＮ（１
６）が設定されているとする。

【００２７】まず、受信データ入力端子１、クロック入
力端子３に、それぞれ１６ビットのパラレルデータ、ク
ロックが入力される。第１のＰＮパターン発生回路６ａ
には、受信データを２ビット毎にサンプリングしたＰＮ
（１）、ＰＮ（３）、ＰＮ（５）、・・・が入力され
る。また、第１のＰＮパターン発生回路６ｂには、他の
受信データを２ビット毎にサンプリングしたＰＮ
（２）、ＰＮ（４）、ＰＮ（６）、・・・が入力され
る。ラッチ信号入力端子２にラッチ信号が入力される
と、その時に受信データに入力されているパターン、す
なわち、ＰＮ（１７）〜ＰＮ（３２）がそれぞれのＰＮ
パターン発生回路６ａ、６ｂに、設定される。その後、
ＰＮパターン発生回路６ａ、６ｂは、受信データと同期
したパターンを出力する。ＰＮパターン位相差検出回路
１０ａ、１０ｂは、ＰＮパターン設定回路８ａ、８ｂに
設定されているパターンとＰＮパターン発生回路６ａ、
６ｂが出力しているパターンの位相差を出力する。

【００２８】ここでは、まず、第１のＰＮパターン位相
差検出回路１０ａは、ＰＮパターン設定回路８ａに設定
されているパターンＰＮ（１）、ＰＮ（３）、ＰＮ
（５）、・・・とＰＮパターン発生回路６ａが出力して
いるパターンＰＮ（１７）、ＰＮ（１９）、ＰＮ（２
１）、・・・の位相差として、１６を出力する。また、
第２のＰＮパターン位相差検出回路１０ｂも同様に、Ｐ
Ｎパターン設定回路８ｂに設定されているパターンＰＮ
（２）、ＰＮ（４）、ＰＮ（６）、・・・とＰＮパター
ン発生回路６ｂが出力しているパターンＰＮ（１８）、
ＰＮ（２０）、ＰＮ（２２）、・・・の位相差として、
１６を出力する。同期検出回路１２は、２つの位相差結
果が一致していることを検出して、同期信号を同期結果
出力端子４に出力する。

【００２９】次に、ラッチ信号が入力した時に、受信デ
ータが誤って入力されてきて、弟２のＰＮパターン発生
回路が誤動作した場合の例を図４のタイミングチャート
に示す。このタイミングチャートでは、ラッチ信号が入
力されたとき、受信データの内、ＰＮ（２０）にビット
誤りを起こして、ｎｏｔＰＮ（２０）として、入力され
ている。第１のＰＮパターン発生回路６ａは、ラッチ信
号により、ＰＮ（１７）、ＰＮ（１９）、ＰＮ（２
１）、・・・が取り込まれ、以後、続きのＰＮパターン
を発生する。

【００３０】一方、第２のＰＮパターン発生回路６ｂ
は、ラッチ信号により、ＰＮ（１８）、notＰＮ（２
０）、ＰＮ（２２）、・・・が取り込まれる。このと
き、取り込まれるＰＮパターンに誤りが含まれているた
め、第２のＰＮパターン発生回路６ｂは、別のＰＮパタ
ーン（例えば、ＰＮ(３５)、ＰＮ(３７)・・ＰＮ(４
９)）が入力されたとして認識して、別のＰＮパターン
からスタートする。タイミングチャートでは、例とし
て、ラッチ取り込み後には、ＰＮ（５１）、ＰＮ（５
３）、ＰＮ（５５）、・・・を出力するとしている。

【００３１】第１のＰＮパターン位相差検出回路１０ａ
は、第１のＰＮパターン設定回路８ａに設定されている
パターンＰＮ（１）、ＰＮ（３）、ＰＮ（５）、・・・
とＰＮパターン発生回路６ａが出力しているパターンの
位相差として、１６、３２、４８を出力する。また、第
２のＰＮパターン位相差検出回路１０ｂも同様に、ＰＮ
パターン設定回路８ｂに設定されているパターンＰＮ
（２）、ＰＮ（４）、ＰＮ（６）、・・・と第２のＰＮ
パターン発生回路６ｂが出力しているパターン位相差と
して、ラッチしたＰＮ（１８）、notＰＮ（２０）、・
・ＰＮ（３２）というパターンにビット誤りがあるた
め、上記の如く別のＰＮパターン（例えば、ＰＮ(３
５)、ＰＮ(３７)・・ＰＮ(４９)）が入力されたとして
ＰＮパターン発生回路が認識して動作する。したがっ
て、ＰＮパターンＰＮ(３５)、ＰＮ(３７)・・ＰＮ(４
９)は、基準のＰＮパターンＰＮ（１）、ＰＮ（３）
・・ＰＮ（１５）とは、位相差が３４あるので、３４を
第２の位相差検出回路は出力する。同様に、ＰＮパター
ンＰＮ（５１）、ＰＮ（５３）・・ＰＮ（６５）に対し
ては位相差５０、ＰＮパターンＰＮ（６７）、ＰＮ（６
９）・・ＰＮ（８１）に対しては、位相差６６を出力す
る。このように、同期検出回路１２は、２つの位相差結
果が不一致であるため、同期信号を同期結果出力端子４
に出力しない。

【００３２】本発明のＰＮパターン発生回路の同期検出
方法では、それぞれのビット誤り評価回路に内部のＰＮ
パターンが出力しているパターンがあらかじめ設定され
ているＰＮパターンとの位相差が出力されている。そし
て、同期検出回路では、各位相差出力を一致を検出する
ことにより、内部ＰＮパターン発生回路の同期を検出
し、ビット誤りが正確に行われているかを検出する。位
相差結果は、ラッチ信号により、受信信号が取り込ま
れ、ＰＮパターン発生回路が動作した直後から、出力さ
れている。そのため、同期検出は常に行われており、Ｐ
Ｎパターンの周期が長くなっても、同期判定に時間がか
かることはない。

【００３３】

【発明の効果】以上のように、本発明の請求項１に記載
の発明によれば、ラッチ信号に応じて、受信データを取
り込み、基準の疑似ランダムパターン発生し、遅延回路
によって遅延された受信データとを比較することによっ
てビット誤り評価を行うビット誤り評価回路を少なくと
も２個以上備えるビット誤り評価装置において、各ビッ
ト誤り評価回路に、固定の疑似ランダムパターン設定値
を設定する疑似ランダムパターン設定回路と、疑似ラン
ダムパターン位相差検出回路を設け、各ビット誤り評価
回路毎に、疑似ランダムパターン位相差検出回路におい
て、前記基準の疑似ランダムパターンと、前記固定の疑
似ランダムパターン設定値との位相差を検出して得た出
力を同期検出回路に与えて、同期の有無を検出すること
によって、基準のＰＮパターン発生回路に受信データを
取り込み直後から、位相差出力端子に、固定のＰＮパタ
ーンからの位相差が出力される。そして、それらの値を
監視することにより、それぞれのＰＮパターン発生回路
に正しいＰＮパターンが設定され、同期して動作してい
ることが検出できる。よって、周期が長いＰＮパターン
においても、瞬時に、それぞれのＰＮパターン発生回路
が同期して動作していることを検出できる。このよう
に、同期検出は、常に行われているために、評価するＰ
Ｎパターンの周期が長くなっても、同期判定に時間がか
かることはなく、瞬時に判定される。

【００３４】また、請求項２に記載の発明によれば、前
記ビット誤り評価回路に設定されている固定の疑似ラン
ダムパターン設定値は、それぞれのビット誤り評価回路
により異なり、それぞれの固定の疑似ランダムパターン
を受信データに対応するデータの並びで取り出したとき
のパターンが正規の疑似ランダムパターンとすることに
よって、固定のＰＮパターン設定値は、複数の基準のＰ
Ｎパターン発生回路が、出力するパターンが正規のＰＮ
パターンを出力しているときに、同じ位相差結果を出力
するように設定される。そのため、位相差結果出力を監
視することにより、それぞれのＰＮパターン発生回路
が、同期して動作していることを検出できるという効果
が得られる。

【００３５】また、請求項３記載の発明によれば、前記
同期検出回路は、前記複数のビット誤り評価回路のそれ
ぞれの位相差出力端子に出力される値を比較して、すべ
ての値が一致したときに、基準の疑似ランダムパターン
は同期状態にあると判定し、同期検出結果信号を出力す
ることによって、同期検出回路は、すべての位相差出力
端子の値を比較し、一致を監視するように構成される。
一致判定は、瞬時に行われるので、周期の長いＰＮパタ
ーン発生回路においても、それぞれのＰＮパターン発生
回路が、同期して動作していることの検出に用いる位相
差の値は、常に出力されているため、同期判定も常に行
われている。そのため、同期判定は、ラッチ信号によ
り、ＰＮパターン発生回路がスタートした直後から行わ
れており、ＰＮパターンの周期が長くなったとしても、
同期判定に時間が長くならない。また、請求項４に記載
の発明では、前記疑似ランダムパターン位相差検出回路
では、前記基準の疑似ランダムパターンと前記固定の疑
似ランダムパターン設定値を、予め２つのパターンの位
相差が記憶されているメモリのアドレスに入力すること
によって、位相差を検出することによって、簡単な構成
で２つのパターンの位相差が検出できる。

【００３６】また、請求項５に記載の発明によれば、ラ
ッチ信号に応じて、受信データを取り込み、基準の疑似
ランダムパターン発生し、遅延回路によって遅延された
受信データとを比較することによってビット誤り評価を
行うビット誤り評価回路を少なくとも２個以上備えるビ
ット誤り評価装置において、各ビット誤り評価回路に、
固定の疑似ランダムパターン設定値を設定する疑似ラン
ダムパターン設定回路と、疑似ランダムパターン位相差
検出回路と、同期検出回路を設け、各ビット誤り評価回
路毎の疑似ランダムパターン位相差検出回路において、
前記基準の疑似ランダムパターンと、前記固定の疑似ラ
ンダムパターン設定値との位相差を検出して得た出力を
同期検出回路に与えて、同期の有無を検出することによ
って、複数の疑似ランダムパターン発生回路間の同期を
検出する構成とすることによって、基準のＰＮパターン
発生回路に受信データを取り込み直後から、位相差出力
端子に、固定のＰＮパターンからの位相差が出力され
る。そして、それらの値を監視することにより、それぞ
れのＰＮパターン発生回路に正しいＰＮパターンが設定
され、同期して動作していることが検出でき、周期が長
いＰＮパターンにおいても、瞬時に、それぞれのＰＮパ
ターン発生回路が同期して動作していることを検出でき
る同期検出装置が得られる。

【００３７】また、請求項６に記載の発明によれば、前
記ビット誤り評価回路に設定されている固定の疑似ラン
ダムパターン設定値は、それぞれのビット誤り評価回路
により異なり、それぞれの固定の疑似ランダムパターン
を受信データに対応するデータの並びで取り出したとき
のパターンが正規の疑似ランダムパターンとして、固定
のＰＮパターン設定値は、複数の基準のＰＮパターン発
生回路が、出力するパターンが正規のＰＮパターンを出
力しているときに、同じ位相差結果を出力するように設
定される。そのため、位相差結果出力を監視することに
より、ＰＮパターン発生回路間の同期を検出するが同期
検出装置が構成できる。

【００３８】また、請求項７に記載の発明によれば、前
記同期検出回路は、前記複数のビット誤り評価回路のそ
れぞれの位相差出力端子に出力される値を比較して、す
べての値が一致したときに、基準の疑似ランダムパター
ンは同期状態にあると判定し、同期検出結果信号を出力
することによって、すべての位相差出力端子の値を比較
し、一致を監視するように構成される。一致判定は、瞬
時に行われるので、周期の長いＰＮパターン発生回路に
おいても、それぞれのＰＮパターン発生回路が、同期し
て動作していることを短時間で検出できる同期検出装置
が得られる。また、請求項８に記載の発明では、前記疑
似ランダムパターン位相差検出回路を、前記基準の疑似
ランダムパターンと前記固定の疑似ランダムパターン設
定値を、予め２つのパターンの位相差が記憶されている
メモリのアドレスに入力して、位相差を検出する構成に
することによって、簡単な構成で２つのパターンの位相
差検出回路を実現できる。

【図面の簡単な説明】

【図１】本発明によるＰＮパターン発生回路の同期検出
方法を実現するための回路ブロック図。

【図２】図１で示されているＰＮ位相差検出回路の一構
成例を示すブロック図。

【図３】図１のＰＮパターン発生回路の同期検出方法を
実現するための回路ブロック図を説明するためのタイミ
ングチャート。

【図４】図１のＰＮパターン発生回路の同期検出方法を
実現するための回路ブロック図を説明するためのタイミ
ングチャート。

【図５】従来技術によるＰＮパターン発生回路の同期検
出方法を実現するための回路ブロック図。

【図６】図５のＰＮパターン発生回路の同期検出方法を
実現するための回路ブロック図を説明するためのタイミ
ングチャート。

【符号の説明】

１受信データ入力端子２ラッチ信号入力端子３クロック入力端子４同期検出結果出力端子５ａ第１の遅延回路５ｂ第２の遅延回路６ａ第１のＰＮパターン発生回路６ｂ第２のＰＮパターン発生回路７ａ第１のビット誤り検出回路７ｂ第２のビット誤り検出回路８ａ第１のＰＮパターン設定回路８ｂ第２のＰＮパターン設定回路９ａ第１のビット誤りカウンタ回路９ｂ第２のビット誤りカウンタ回路１０ａ第１のＰＮパターン位相差検出回路１０ｂ第２のＰＮパターン位相差検出回路１１ａ第１のＰＮパターン誤り評価回路１１ｂ第１のＰＮパターン誤り評価回路１２同期検出回路３１ａ第１のＰＮパターン誤り評価回路３１ｂ第２のＰＮパターン誤り評価回路３２同期検出回路

Claims

【特許請求の範囲】

【請求項１】ラッチ信号に応じて、受信データを取り
込み、基準の疑似ランダムパターン発生し、遅延回路に
よって遅延された受信データとを比較することによって
ビット誤り評価を行うビット誤り評価回路を少なくとも
２個以上備えるビット誤り評価装置において、各ビット誤り評価回路に、固定の疑似ランダムパターン
設定値を設定する疑似ランダムパターン設定回路と、疑
似ランダムパターン位相差検出回路を設け、各ビット誤り評価回路毎に、疑似ランダムパターン位相
差検出回路において、前記基準の疑似ランダムパターン
と、前記固定の疑似ランダムパターン設定値との位相差
を検出して得た出力を同期検出回路に与えて、同期の有
無を検出する、複数の疑似ランダムパターン発生回路間
の同期検出方法。
【請求項２】前記ビット誤り評価回路に設定されてい
る固定の疑似ランダムパターン設定値は、それぞれのビ
ット誤り評価回路により異なり、それぞれの固定の疑似ランダムパターンを受信データに
対応するデータの並びで取り出したときのパターンが正
規の疑似ランダムパターンであることを特徴とする請求
項１に記載の疑似ランダムパターン発生回路間の同期検
出方法。
【請求項３】前記同期検出回路は、前記複数のビット
誤り評価回路のそれぞれの位相差出力端子に出力される
値を比較して、すべての値が一致したときに、基準の疑
似ランダムパターンは同期状態にあると判定し、同期検
出結果信号を出力することを特徴とする請求項１に記載
の疑似ランダムパターン発生回路間の同期検出方法。
【請求項４】前記疑似ランダムパターン位相差検出回
路では、前記基準の疑似ランダムパターンと前記固定の
疑似ランダムパターン設定値を、予め２つのパターンの
位相差が記憶されているメモリのアドレスに入力するこ
とによって、位相差を検出することを特徴とする請求項
１〜３のいずれか１項に記載の疑似ランダムパターン発
生回路の同期検出方法。
【請求項５】ラッチ信号に応じて、受信データを取り
込み、基準の疑似ランダムパターン発生し、遅延回路に
よって遅延された受信データとを比較することによって
ビット誤り評価を行うビット誤り評価回路を少なくとも
２個以上備えるビット誤り評価装置において、各ビット誤り評価回路に、固定の疑似ランダムパターン
設定値を設定する疑似ランダムパターン設定回路と、疑
似ランダムパターン位相差検出回路と、同期検出回路を
設け、各ビット誤り評価回路毎の疑似ランダムパターン位相差
検出回路において、前記基準の疑似ランダムパターン
と、前記固定の疑似ランダムパターン設定値との位相差
を検出して得た出力を同期検出回路に与えて、同期の有
無を検出する、複数の疑似ランダムパターン発生回路間
の同期検出装置。
【請求項６】前記ビット誤り評価回路に設定されてい
る固定の疑似ランダムパターン設定値は、それぞれのビ
ット誤り評価回路により異なり、それぞれの固定の疑似ランダムパターンを受信データに
対応するデータの並びで取り出したときのパターンが正
規の疑似ランダムパターンであることを特徴とする請求
項４に記載の疑似ランダムパターン発生回路間の同期検
出装置。
【請求項７】前記同期検出回路は、前記複数のビット
誤り評価回路のそれぞれの位相差出力端子に出力される
値を比較して、すべての値が一致したときに、基準の疑
似ランダムパターンは同期状態にあると判定し、同期検
出結果信号を出力することを特徴とする請求項４に記載
の疑似ランダムパターン発生回路間の同期検出装置。
【請求項８】前記疑似ランダムパターン位相差検出回
路は、予め２つのパターンの位相差が記憶されているメ
モリで構成され、該メモリのアドレスに前記基準の疑似
ランダムパターンと前記固定の疑似ランダムパターン設
定値を、入力することによって、位相差を検出すること
を特徴とする請求項５〜７のいずれか１項に記載の疑似
ランダムパターン発生回路の同期検出回路。