KR930011287B1

KR930011287B1 - 동기 보상회로

Info

Publication number: KR930011287B1
Application number: KR1019900013463A
Authority: KR
Inventors: 도시유끼 구마가이; 히로유끼 스즈끼
Original assignee: 니뽄 덴끼 가부시끼가이샤; 세끼모또 다다히로
Priority date: 1989-08-30
Filing date: 1990-08-30
Publication date: 1993-11-29
Also published as: JPH087558B2; EP0416465A3; DE69017986T2; KR910005647A; US5101118A; EP0416465A2; JPH0387791A; DE69017986D1; EP0416465B1

Abstract

내용 없음.

Description

동기 보상회로

제1도는 주사형 디스플레이 회로에 이용하기 위한 본 발명에 따른 동기 보상 회로의 일 실시예에 대한 블록도.

제2도 내지 제4도는 3개의 다른 지연 시간 조건하에 제1도에 도시된 동기 보상 회로의 동작을 예시한 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

10 : 입력 단자 12 : K-단 지연 회로

14 : L-단 지연 회로 16, 20, 24, 30 : 버스

18, 22, 26 : 선택 신호 발생회로 28 : 선택 회로

[발명의 분야]

본 발명은 주사형 디스플레이 회로에 이용하기 위한 동기 보상 회로에 관한 것으로 특히, 텔레비젼 수상기, 비디오 디스플레이 등의 주사형 디스플레이 스크린에 문자 또는 숫자를 중첩시키는(superimposing) 회로에 이용되는 주사 클럭을 기본 클럭을 근거로 발생시키는 동기 회로에서 동기 편차(synchronization deviation)를 보상하기 위한 회로에 관한 것이다.

[관련된 기술의 설명]

종래의 전형적인 동기 회로는 전체 시스템을 구동시키는데 이용되는 시스템 클럭으로 구성되는 기본 클럭(basic clock) 또는 기본 클럭을 분할하거나 증배하므로써 얻은 클럭을 수신하도록 접속된 다단 지연 회로를 포함하고 있다. 예를들어, 다단 지연 회로는 일렬로 접속된 K 지연단을 포함하며, 각각의 K 지연단을 T/(K+1)의 지연을 제공한다. 여기서 T는 다단 지연 회로에 인가된 기본 클럭의 주기이다. 그래서, 다단 지연 회로는 T/(K+1), 2T(K+1,…,KT/(K+1)씩 각각 지연되는 K 지연된 클럭을 출력한다. 동기 회로는 수평 동기 신호를 수신하며 각각의 수평 동기 신호가 수신된후 일정 시간내에 지연된 클럭중 상기 고레벨로 되는 하나의 지연된 클럭을 선택하도록 동작하는 타이밍 발생기도 포함한다. 그후, 선택된 지연 클럭과 동일한 지연 시간을 갖는 지연된 클럭은 다음 수평 동기 신호가 인가될 때까지 주사 클럭으로서 기본 클럭의 각 주기에서 출력된다. 상술된 방법으로, 수평 동기 신호로부터 얻은 주사 클럭의 편차는 최대로 다단 지연 회로의 단지 한단의 지연 시간을 갖는다.

그러나, 다단 지연 회로의 지연단은 제조 공정에서의 변화로 인해 일정한 설정된 또는 설계된 지연 시간을 반드시 가지지는 않지만, 지연된 시간에서 비교적 큰 변화를 가진다. 게다가, 다단 지연 회로의 각 지연단의 설계된 지연 시간은 종종 온도 변화에 따라 짧아지거나 길어지게 된다. 다단 지연 회로의 각 지연단의 지연 시간이 짧아진다면, 다음 기본 클럭의 상승 엣지전에 최대 지연된 클럭의 상승 엣지후 수평 동기 클럭이 인가되는 경우를 야기시킬 것이다. 그 결과, 어떤 주사 클럭도 발생되지 않는다. 한편, 다단 지연 회로의 각 지연단의 지연 시간이 길어진다면, 두개의(또는 그 이상의) 지연된 클럭이 기본 클럭의 동일 수 기내에 주사 클럭으로서 출력되는 경우를 야기시킬 것이다.

[발명의 요약]

따라서, 본 발명은 목적은 종래의 상기 언급된 결점을 극복할 수 있는 주사형 디스플레이 회로에 이용하기 위한 동기 보상 회로를 제공하기 위한 것이다.

본 발명의 다른 목적은 제조공정 및 온도에서의 변화에 의해 야기된 지연 회로의 지연 시간의 변화에 의해 영향을 받지 않는, 최적의 타이밍으로 주사 클럭을 발생시킬 수 있는 주사형 디스플레이 회로에 이용하기 위한 동기 보상 회로를 제공하기 위한 것이다.

본 발명의 상기 및 다른 목적은 본 발명에 따른 다음의 구성요소를 포함하는 주사형 디스플레이 회로에 이용하기 위한 동기 보상 회로에 의해 성취된다.

본 발명의 동기 보상 회로는 주기 T를 갖는 기본 클럭을 수신하며, T/(K+1)(여기서 K는 1이상의 정수)의 지연 시간을 각각 제공하는 제1 내지 K번째의 직렬 접속된 지연단으로 이루어지 제1지연 회로; 상기 제1지연 회로의 최종단의 출력(제2도 내지 제4도에서 K7)을 수신하며, T/L의 지연 시간을 각각 제공하는 K+1번째 내지 K+L번째(2L=K+1)의 직렬 접속된 지연단으로 이루어진 제2지연 회로; 래치 신호를 발생시키기 위해 수평 동기 신호를 수신하는 타이밍 신호 발생 회로; 기본 클럭 및 상기 제1지연 회로의 제1내지 (K-1)/2번째 지연단으로부터 출력된 지연된 클럭(제1지연 회로의 K 지연된 클럭의 제1부분)을 각각 수신하는 L입력(제1도에서 버스(16))을 가지며, 상기 래치 신호에 응답하여 수신된 클럭을 래치하고, 수신된 클럭(기본 클럭 및 지연된 클럭 K1 내지 K3)에 대응하는 제1 내지 (K+1)/2번째 선택신호를 발생하며(제1도에서 버스(30)), 상기 제1 내지 (K+1)/2번째 선택 신호중 N번째 선택 신호가 래치된 N번째 입력이 로우 레벨(low level)이고 래치된 n-1번째 입력이 하이 레벨(high level)일 때 활성화 되고 (N≤L,N은 정수), 상기 제1내지 (K+1)/2번째 선택 신호중 어떤 한 신호가 활성화될 때 활성화되는 제1금지 신호를 발생하는 제1선택 신호 발생 회로; 상기 제1지연 회로(12)의 (K+1)/2번째 내지 K번째 지연단으로부터 출력된 지연된 클럭(제1지연 회로의 K 지연된 클럭의 제2부분; 제2도 내지 제4도에서 K4 내지 K7)을 각각 수신하는 L입력(제1도에서 버스(20))을 가지며, 상기 래치 신호에 응답하여 수신된 클럭을 래치하고, 수신된 클럭(지연된 클럭 K4 내지 K7)에 대응하는 (K+3)/2번째 내지 (K+1)번째 선택 신호를 발생하며(제1도에서 버스(74)), 상기 (K+3)/2번째 내지 (K+1)번째 선택 신호중[(K+3)/2]+N번째 선택 신호는 래치된 [(K+3)/2]+N번째 입력이 로우 레벨이고 래치된 [(K+1)/2]+N번째 입력이 하이 레베일 때 활성화되며, 상기 (K+3)/2번째 내지 (K+1)번째 선택 신호중 어느 한 신호가 활성활될 때 활성화되는 제2금지 신호를 발생하는 제2선택 신호 발생 회로; 상기 제2지연 회로의 (K+1)번째 내지 (K+L)번째 지연단에서 출력된 지연된 클럭(제2도 내지 제4도에서 L1 내지 L4)을 각각 수신하는 L입력(제1도에서 버스(24))을 가지며, 상기 래치 신호에 응답하여 수신된 클럭을 래치하고, 수신된 클럭에 대응하는 (K+2)번째 내지 (K+L+1)번째 선택 신호를 발생하며(제1도에서 버스(40)), 상기 K+2번째 내지 (K+L+1)번째 선택 신호중 (K+N+1)번째 선택 신호는 래치된 (K+N+1)번째 입력이 로우 레벨이고 래치된 (K+N)번째 입력이 하이 레벨일 때 활성화되는 제3선택 신호 발생 회로; 수신된 (K+3)/2번째 내지 (K+1)번째 선택 신호를 출력하기 위하여 상기 제2선택 신호 발생 회로로부터 상기 (K+3)/2번째 내지 (K+1)번째 선택 신호를 수신하도록 결합되며, 상기 제1금지 신호가 활성화될 때 수신된 (K+3)/2번째 내지 (K+1)번째 선택 신호의 출력을 금지시키기 위하여 상기 제1금지 신호에 의해 제어되는 제1금지 회로; 수신된 (K+2)번째 내지 (K+L+1)번째 선택 신호를 출력하기 위하여 상기 제3선택 신호 발생 회로로부터 (K+2)번째 내지 (K+L+1)번째 선택 신호를 수신하도록 결합되며, 상기 제1금지 신호 또는 제2금지 신호가 활성화될 때, 수신된 (K+2)번째 내지 (K+L+1)번째 선택 신호의 출력을 금지시키기 위하여 상기 제1금지 신호 및 제2금지 신호에 의해 제어되는 제2금지 회로; 및 상기 기본 클럭과 상기 제1 및 제2지연 회로의 상기 제1 내지 (K+L)번째 지연단으로부터 출력되는 지연된 클럭(제2도 내지 제4도에서 K1 내지 K7 및 L1 내지 L4)을 수신하며, 상기 제1선택 신호 발생 회로로부터 직접 출력된 상기 제1내지 (K+1)/2번째 선택 신호(기본 클럭 및 지연된 클럭 K1 내지 K3)와 상기 제1 및 제2금지 회로를 통해 공급된 지연된 클럭(K4 내지 K7 및 L1 내지 L4)에 대응하는 상기 (K+3)/2번째 내지 (K+L+1)번째 선택 신호를 수신하며, 활성 선택 신호에 대응하는 지연된 클럭을 출력시키기 위해 동작하는 선택 회로를 포함한다.

양호한 실시예에서, 타이밍 신호 발생 회로는 리셋트 신호(reset signal)를 발생하여, 상기 회로에는 리셋트 신호가 활성일 때 초기화된 신호를 출력시키기 위하여 리셋트 신호에 의해 제어되며 선택 회로의 출력에 접속된 출력 회로가 더 설치되어 있다.

본 발명의 상기 및 다른 목적, 특징 및 장점은 첨부된 도면을 참조로 하여 본 발명의 양호한 실시예에 대한 다음의 설명으로부터 알 수 있을 것이다.

[양호한 실시예의 설명]

제1도에서는 주사형 디스플레이 회로에 이용하기 위한 본 발명의 동기 보상회로에 대한 일 실시예의 블록도가 도시된다.

도시된 회로는 전체 시스템의 시간을 조정하는 시스템 클럭으로 구성되는 기본 클럭 또는 상기 시스템 클럭을 주파수-분할 또는 주파수-증배하므로써 얻어진 클럭을 수신하는 입력단자(10)를 포함한다. 상기 입력단자(10)는 K-단 지연 회로(12)의 입력에 접속되며, 상기 지연 회로(12)의 출력은 L-단 지연 회로(14)의 입력에 접속된다. K-단 지연 회로(12)는 직렬로 접속된 K 지연단으로 구성되며, L-단 지연 회로(14)는 직렬로 접속된 L 지연단으로 구성된다. 이하 제2도 내지 제4도를 참조하여 설명되는 실시예에서, K는 7이고 L은 4이다. K-단 지연 회로(12)의 K 지연단 각각은 기본 클럭의 주기 T를 (K+1) 즉, 8로 분할하므로써 얻은 프리셋트 또는 설계된 지연 시간을 가지며, K-단 지연 회로의 L 지연단 각각은 기본 클럭의 주기 T를 L 즉, 4로 분할하므로써 얻은 프리셋트 또는 설계된 지연 시간을 갖는다. 제2도 내지 제4도에서, ＂K1＂, ＂K2＂, …＂L1＂, ＂L2＂, … 등과 같은 범례(凡例) ＂지연된 클럭＂다음의 괄호 표시는 ＂K＂다음의 숫자가 도면에 도시된 지연된 클럭을 출력시키는 K-단 지연 회로(12)내의 지연된 단의 순서를 나타내며, ＂L＂다음의 숫자가 도면에 도시된 지연된 클럭을 출력하는 L-단 지연 회로(14)내의 지연된 단의 순서를 나타내는 것으로 이해되어야 한다. 따라서, 범례＂지연된 클럭(K1)＂은 K-단 지연 회로(12)의 제1지연된 단으로부터 출력된 지연된 클럭을 나타내며, ＂지연된 클럭(L2)＂은 L-단 지연 회로(14)의 제2지연된 단으로부터 출력된 지연된 클럭을 나타낸다.

L-단 지연 회로(14)의 제4지연단으로부터 출력된 지연된 클럭, 입력단자(10)에 인가된 기본 클럭(지연되지 않은 클럭) 및, K-단 지연 회로(12)의 제1 내지 제3지연단으로부터 출력된 지연된 클럭은 버스(16)를 통해서 선택 신호 발생 회로(18)의 제1 내지 제5입력에 각각 접속된다. K-단 지연 회로(12)의 제3내지 제7지연단에서 출력된 지연된 클럭은 버스(20)를 통해서 선택 신호 발생 회로(22)의 제1 내지 제5입력에 각각 접속된다. K-단 지연 회로(12)의 제7지연단에서 출력된 지연된 클럭과, L-단 지연 회로(14)의 제1 내지 제4지연단에서 출력된 지연된 클럭은 버스(24)를 통해서 선택 신호 발생 회로(26)의 제1 내지 제5입력에 각각 접속된다. 게다가, 입력단자(10)에 인가된 기본 클럭, K-단 지연 회로(12)의 모든 지연단으로부터 출력된 지연된 클럭, L-단 지연 회로(14)의 모든 지연단으로부터 출력된 지연된 클럭은 버스(16,20,24)를 통해서 선택 회로(28)에 접속된다.

선택 신호 발생 회로(18)는 선택 신호 발생 회로(18)의 제2내지 제5입력에 즉, 입력단자(10)에 인가된 기본 클럭과 K-단 지연 회로(12)의 제1내지 제3지연단으로부터 출력된 세개의 지연된 클럭(K단 지연 회로(12)의 지연된 클럭의 제1부분)에 각각 대응하는 제1내지 제4선택 신호를 갖는다. 선택 신호 발생회로(18)의 제1내지 제4선택 신호는 버스(30)를 통해서 선택 회로(28)에 공급된다. 선택 신호 발생 회로(18)의 N번째 선택 신호는 N번째 선택 신호에 대응하는 입력이 로우 레벨이고, (N-1)번째 선택 신호에 대응하는 입력이 하이 레벨인 조건을 만족할 때 활성화된다. 여기서, N은 임의의 수인데, 도시된 실시예에서는 4보자 크지 않다. 예를들어, 만약 K-단 지연 회로(12)의 제2지연단으로부터 출력된 지연된 클럭이 로우 레벨이고, K-단 지연 회로(12)의 제1지연단으로부터 출력된 지연된 클럭이 하이 레벨이면, K-단 지연 회로(12)의 제2지연단으로부터 출력된 지연된 클럭에 대응하는 선택 신호 발생 회로(18)의 제3선택 신호가 활성화된다. 이러한 경우, 만약 N이 1이고, 기본 클럭이 로우 레벨이며, L-단 지연 회로(14)의 제4지연단으로부터 출력된 지연된 클럭이 하이 레벨이면, 기본 클럭에 대응하는 선택 신호 발생 회로(18)의 제1선택 신호가 활성화된다. 게다가, 선택 신호 발생 회로(18)는 선택 신호 발생 회로(18)의 제1내지 제4선택 신호중 어떤 한 신호가 활성화될 때 활성화되는 제1금지 신호(32)를 발생한다.

선택 신호 발생 회로(22)는 선택 신호 발생 회로(22)의 제2내지 제5입력에 즉, K-단 지연 회로(12)의 제4내지 제7지연단으로부터 출력된 4개의 지연된 클럭(K-단 지연 회로(12)의 지연된 클럭의 제2부분)에 각각 대응하는 제1내지 제4선택 신호를 갖는다. 선택 신호 발생 회로(22)의 제1내지 제4선택 신호는 버스(34) 및 금지 회로(36)를 통해서 선택 회로(28)에 공급된다. 상기 선택 신호 발생 회로(18)와 마찬가지로, 선택 신호 발생 회로(22)의 N번째 선택 신호는 N번째 선택 신호에 대응하는 입력이 로우 레벨이고, (N-1)번째 선택 신호에 대응하는 입력이 하이 레벨인 조건을 만족할 때 활성화된다. 예를들어, K-단 지연 회로(12)의 제5지연단으로부터 출력된 지연된 클럭이 로우 레벨이고, K-단 지연 회로(12)의 제4지연단으로부터 출력된 지연된 클럭이 하이 레벨이면, K-단 지연 회로(12)의 제5지연단으로부터 출력된 지연된 클럭에 대응하는 선택 신호 발생 회로(22)의 제2선택 신호가 활성화된다. 또한, 선택 신호 발생 회로(18)와 마찬가지로, 선택 신호 발생 회로(22)는 선택 신호 발생 회로(22)의 제1내지 제4선택 신호중 어떤 한 신호가 활성화될 때 활성화되는 제2금지 신호(38)를 발생한다.

선택 신호 발생 회로(26)는 선택 신호 발생 회로(26)의 제2내지 제5입력에 즉, L-단 지연 회로(14)의 제1내지 제4지연단으로부터 출력된 4개의 지연된 클럭에 각각 대응하는 제1내지 제4선택 신호를 갖는다. 선택 신호 발생회로(26)의 제1내지 제4선택 신호는 버스(40) 및 금지 회로(42)를 통해서 선택 회로(28)에 공급된다. 선택 신호 발생 회로(18)와 마찬가지로, 선택 신호 발생 회로(26)의 N번째 선택신호는 N번째 선택 신호에 대응하는 입력이 로우 레벨이고, (N-1)번째 선택 신호에 대응하는 입력이 하이 레벨인 조건을 만족할때 활성화된다. 예를 들어, 만약 L-단 지연 회로(14)의 제4지연단으로부터 출력된 지연된 클럭이 로우 레벨이고, L-단 지연 회로(14)의 제3지연단으로부터 출력된 지연된 클럭이 하이 레벨이면, L-단 지연 회로(14)의 제4지연단으로부터 출력된 지연된 클럭에 대응하는 선택 신호 발생 회로(26)의 제4선택 신호가 활성화된다.

선택 신호 발생 회로(18)로부터 출력된 제1금지 신호(32)가 금지 회로(36 및 42)에 공급되므로, 제1금지 신호(32)가 활성화될때, 금지 회로(36 및 42)는 선택 신호 발생 회로(22 및 26)의 선택 신호가 선택 회로(28)에 인가되는 것을 금지하도록 동작한다. 게다가, 선택 신호 발생 회로(22)로부터 출력된 제2금지 신호(38)가 금지 회로(42)에 공급되므로, 제2금지 신호(38)가 활성화될때, 금지 회로(42)는 선택 신호 발생회로(26)의 선택 신호가 선택 회로(28)에 인가되는 것을 금지하도록 동작한다.

선택 회로(28)는 모든 지연된 클럭중에서, 선택 신호 발생 회로(18,22 및 26)로부터 공급되는 활성화된 선택 신호에 대응하는 하나의 지연된 클럭을 출력하도록 동작한다.

또한, 도시된 회로는 주사형 디스플레이 회로(도시않됨)로부터 수평 동기 신호를 수신하기 위한 다른 입력 단자(44)를 포함한다. 입력 단자(44)는 타이밍 신호 발생 회로(46)에 접속된다. 수평 동기 신호가 인가될때, 타이밍 신호 발생 회로(46)는 래치 신호(48)를 선택 신호 발생 회로(18,22,26)로 출력시키도록 동작하므로, 두개의 지연 회로(12 및 14)로부터 출력된 지연된 클럭이 선택 신호 발생회로(18,22,26)로 입력되는 것을 금지하며, 선택 신호 발생 회로(18,22,26)는 지연된 클럭의 입력이 금지되기 바로전에 입력된 지연된 클럭을 래치한다. 동시에, 타이밍 신호 발생 회로(46)는 리셋트 신호(50)를 출력 회로(52)에 출력시켜, 선택 회로(28)의 출력에 접속된 입력과, 출력 단자(54)에 접속된 출력을 갖는 출력 회로(52)가 동기화된 주사 클럭을 출력시키게 한다. 리셋트 신호(50)가 출력 회로(52)에 인가될때, 출력 단자(54)에 접속된 출력회로(52)의 출력은 하이 레벨 또는 로울 레벨로 강제적으로 초기화된다.

이제, 제2도 내지 제4도에 도시된 타이밍도를 참고로 하여 도시된 회로의 동작이 설명될 것이다. 제2도는 다단 지연 회로(12 및 14)의 각 지연단이 프리셋트 또는 설계된 지연 시간을 갖는 경우를 예시한다.

상기 경우에 있어서, 제2도에 도시된 바와 같은 기본 클럭이 입력 단자(10)에 인가될때, 다단 지연 회로(12 및 14)는 제2도에 도시된 바와 같이, 지연된 클럭(K1), 지연된 클럭(K2), …, 지연된 클럭(L4)을 출력한다. 이러한 조건하에서, 수평 동기 신호가 단자(44)에 인가되면, 수평 동기 신호의 폴링 엣지(falling edge)로 동기하여 래치 신호(48) 및 리셋트 신호(50)가 하이 레벨로 된다. 기본 클럭의 주기 T 보다 충분히 짧은 시간후에, 래치 신호(48)는 로우 레벨로 되고, 또 다른 지연후, 리셋트 신호(50)는 로우 레벨로 된다. 리셋트 신호(50)에 응답하여, 선택 회로(28)의 출력은 리셋트 신호(50)가 로우 레벨에 있는 시간 주기동안 로우 레벨로 유지된다.

래치 신호의 폴링 엣지와 동기하여, 선택 신호 발생 회로(18,22,26)는 수신된 기본 클럭 및 지연된 클럭을 각각 래치한다. 제2도에서 이해할 수 있는 바와 같이, 선택 신호 발생 회로(18)는 어떤 활성 선택 신호도 발생하지 않는다. 그러나, 선택 신호 발생 회로(22)는 지연된 클럭(K5)에 대응하는 활성 선택 신호를 발생하며, 선택 신호 발생 회로(26)는 지연된 클럭(L3)에 대응하는 활성 선택 신호를 발생한다. 이러한 경우, 선택 신호 발생 회로(18)는 활성 금지 신호(32)를 발생하므로, 지연된 클럭(L3)에 대응하는 선택 신호 발생 회로(26)로부터 출력된 활성 선택 신호는 금지 회로(42)에 의해 차단되고 따라서 선택 회로(28)로 공급되지 않는다. 그러므로, 출력 회로(52)를 리셋트 상태로부터 해제하기 위해서 리셋트 신호(50)가 로우 레벨 간 후에, 제2도에 도시된 바와 같이, 선택 회로(28)는 지연된 클럭(K5)을 출력한 후, 다음 수평 동기 신호가 인가될때까지 기본 클럭의 매주기마다 지연 클럭(K5)을 계속 출력한다.

상술한 실시예에서, 회로는 K+1=2L의 관계식을 만족하도록 세트된다. 상기 관계식이 만족된다면, K-단 지연 회로(12)의 각 지연단의 지연 시간이 제조 공정 및/또는 온도의 변화로 인해, 설계된 지연 값의 절반으로 짧아질때, L-단 지연 회로(14)의 각 지연단의 지연 시간은 K-단 지연 회로(12)의 각 지연단의 설계된 지연 시간과 동일하게 된다. 그러므로, 제3도에 도시된 바와 같이, 비록 K-단 지연 회로(12)의 지연 시간이 절반으로 되고, K-단 지연 회로(12)로부터 출력된 어떤 지연된 클럭이 선택되지 않는다하더라도, L-단 지연 회로(14)로부터 출력된 지연된 클럭중 하나가 선택 신호 발생 회로(26)에 의해 선택된다. 제3도에 도시된 실시예에 있어서, L-단 지연 회로(14)의 제2지연단으로부터 출력된 지연된 클럭(L2)은 주사 클럭으로서 출력되는데, 왜냐하면 선택 신호 발생 회로(18 및 22) 중 어느것도 금지 신호를 발생하지 않기 때문이다. 환언하면, 비록 수평 동기 신호가 어떤 타이밍에서 인가되더라도, 수평 동기 신호와 관련하여 사실상 일정한 시간을 갖는 지연된 클럭이 주사 클럭으로서 선택되고 출력된다.

한편, K-단 지연 회로(12)의 각 지연단의 지연 시간이 제조 공정 및/또는 온도의 변화로 인해 설계된 값보다 두배로 길어진다면, K-단 지연 회로(12)의 각 지연단의 지연 시간은 L-단 지연 회로(14)의 각 지연단의 설계된 지연 시간과 동일하게 된다. 이러한 경우, 제4도에 도시된 바와 같이, 지연된 클럭이 래치될때 N번째 지연단의 지연된 클럭이 로우 레벨이고, (N-1)번째 지연단의 지연된 클럭이 하이 레벨인 전술한 조건을 만족하는 지연된 클럭에 대응하는 4개의 활성 선택 신호가 출력된다. 한편, 선택 신호 발생 회로(18)가 제1금지 신호(32)를 발생하므로, 선택 신호 발생 회로(22 및 26)로부터 출력된 선택 신호는 금지회로(36 및 42)에 의해 차단된다. 따라서, K-단 지연 회로(12)의 제7지연단에 대응하는 선택 신호 발생회로(22)로부터 출력된 활성 선택 신호 및 L-단 지연 회로(14)의 제2 및 제4지연단에 대응하는 선택 신호 발생 회로(26)로부터 출력된 선택 신호는 무효화되고, K-단 지연 회로(12)의 제3지연단에 대응하는 선택 신호 발생 회로(18)로부터 출력된 활성 선택 신호가 선택 회로(28)에 인가되므로 K-단 지연 회로(12)의 제3지연단으로부터 출력된 지연된 클럭(K3)이 선택 회로(28)에 의해 선택되어 주사 클럭으로서 출력된다.

그러므로, 주사 클럭과 수평 동기 신호 간의 최대 편차가 L-단 지연 회로의 하나의 지연단의 지연 시간으로 제한되는 특성을 갖는 주사 클럭이 얻어질 수 있다.

상술한 바로 알 수 있는 바와 같이, 비록 공정 및/또는 온도의 변화로 인해 지연 회로의 지연 시간이 설계된 지연 시간의 절반에서 설계된 지연 시간의 두배까지의 범위내로 변환한다하더라도, 수평 동기 신호와 관련하여 사실상 일정한 시간을 갖는 클럭이 얻어질 수 있다. 따라서, 삽입 영상을 주사형 디스플레이 스크린에 안정되게 중첩시킬 수 있다.

본 발명은 특정 실시예에 참고로 도시되고 설명되었다. 그러나, 본 발명은 예시된 구조의 세부 사항에 제한되는 것은 아니며 첨부된 청구범위의 범위내에서 변화 및 변경이 가능하다는 것을 주목해야 한다.

Claims

주기 T를 갖는 기본 클럭(10)을 수신하며, T/(K+1)(여기서 K는 1이상의 정수)의 지연 시간을 각각 제공하는 제1 내지 K번째의 직렬 접속된 지연단으로 이루어진 제1지연 회로(12); 상기 제1지연 회로(12)의 최종단의 출력(제2도 내지 제4도에서 K7)을 수신하며, T/L의 지연 시간을 각각 제공하는 K+1번째 내지 K+L번째(여기서 2L=K+1)의 직렬 접속된 지연단으로 이루어진 제2지연 회로(14); 래치 신호(48)를 발생시키기 위해 수평 동기 신호(44)를 수신하는 타이밍 신호 발생 회로(46); 기본 클럭 및 상기 제1지연 회로(12)의 제1 내지 (K+1)/2번째 지연단으로부터 출력된 지연된 클럭을 각각 수신하는 L입력(제1도에서 버스(16))을 가지며, 상기 래치 신호(48)에 응답하여 수신된 클럭을 래치하고, 수신된 클럭(기본 클럭(10) 및 지연된 클럭 K1 내지 K3)에 대응하는 제1 내지 (K+1)/2번째 선택 신호를 발생하며(제1도에서 버스(30)), 상기 제1 내지 (K+1)/2번째 선택 신호중 N번째 선택 신호는 래치된 N번째 입력이 로우 레벨이고 래치된 N-1번째 입력이 하이 레벨일때 활성화되고(N≤L,N은 정수), 상기 제1 내지 (K+1)/2번째 선택 신호중 어느 한 신호가 활성화될때 활성화되는 제1금지 신호(32)를 발생하는 제1 선택 신호 발생 회로(18); 상기 제1지연 회로(12)의 (K+1)/2번째 내지 K번째 지연단으로부터 출력된 지연된 클럭(제2도 내지 제4도에서 K4 내지 K7)을 각각 수신하는 L입력(제1도에서 버스(20))을 가지며, 상기 래치신호(48)에 응답하여 수신된 클럭을 래치하고, 수신된 클럭(지연된 클럭 K4 내지 K7)에 대응하는 (K+3)/2번째 내지 (K+1)번째 선택 신호를 발생하며(제1도에서 버스(34)), 상기 (K+3)/2번째 내지 (K+1)번째 선택 신호중 [(K+3)/2]+N번째 선택 신호는 래치된 [(K+3)/2]+N번째 입력이 로우 레벨이고 래치된 [(K+1)/2]+N번째 입력이 하이 레벨일때 활성화되며, 상기 (K+3)/2번째 내지 (K+1)번째 선택 신호중 어느 한 신호가 활성화될때 활성화되는 제2금지 신호(38)를 발생하는 제2선택 신호 발생 회로(22); 상기 제2지연 회로(14)의 (K+1)번째 내지 (K+L)번째 지연단에서 출력된 지연된 클럭(제2도 내지 제4도에서 L1 내지 L4)을 각각 수신하는 L입력(제1도에서 버스(24))을 가지며, 상기 래치 신호(48)에 응답하여 수신된 클럭을 래치하고, 수신된 클럭에 대응하는 (K+2)번째 내지 (K+L+1)번째 선택 신호를 발생하며(제1도에서 버스(40)), 상기 (K+2)번째 내지 (K+L+1)번째 선택 신호중 (K+N+1)번째 선택 신호가 래치된 (K+N+1)번째 입력이 로우 레벨이고 래치된 (K+N)번째 입력이 하이 레벨일때 활성화되는 제3선택 신호 발생 회로(26); 수신된 (K+3)/2번째 내지 (K+1)번째 선택 신호를 출력하기 위하여 상기 제2선택 신호 발생 회로(22)로부터 상기 (K+3)/2번째 내지 (K+1)번째 선택 신호를 수신하도록 결합되며, 상기 제1금지 신호(32)가 활성화될때 수신된 (K+3)/2번째 내지 (K+1)번째 선택 신호의 출력을 금지하기 위하여 상기 제1금지 신호에 의해 제어되는 제1금지 회로(36); 수신된 (K+2)번째 내지 (K+L+1)번째 선택 신호를 출력하기 위하여 상기 제3선택 신호 발생 회로(26)로부터 (K+2)번째 내지 (K+L+1)번째 선택 신호를 수신하도록 결합되며, 상기 제1금지 신호(32) 또는 제2금지 신호(38)가 활성화될때, 수신된 (K+2)번째 내지 (K+L+1)번째 선택 신호의 출력을 금지하기 위하여 상기 제1금지 신호(32) 및 제2금지 신호(38)에 의해 제어되는 제2금지 회로(42); 및 상기 기본 클럭 및 상기 제1 및 제2지연회로(12,14)의 상기 제1 내지 (K+L)번째 지연단으로부터 출력되는 지연된 클럭(제2도 내지 제4도에서 K1 내지 K7 및 L1 내지 L4)을 수신하며, 상기 제1선택 신호 발생 회로(18)로부터 직접 출력된 상기 제1 내지 (K+1)/2번째 선택 신호(기본 클럭(10) 및 지연된 클럭 K1 내지 K3)와, 상기 제1 및 제2금지 회로(36,42)를 통해 공급된(지연된 클럭 K4 내지 K7 및 L1 내지 L4에 대응하는) 상기 (K+3)/2번째 내지 (K+L+1)번째 선택 신호를 수신하며, 활성 선택 신호에 대응하는 지연된 클럭을 출력시키기 위해 동작하는 선택 회로(28)를 포함하는 주사형 디스플레이 회로에 이용하기 위한 동기 보상 회로.
제1항에 있어서, 상기 타이밍 신호 발생 회로(46)가 리셋트 신호를 발생하며, 상기 선택 회로(28)의 출력에 접속되어 상기 리셋트 신호가 활성일때 초기화된 신호를 출력하기 위해 상기 리셋트 신호에 의해 제어되는 출력 회로(52)를 더 포함하는 주사형 디스플레이 회로에 이용하기 위한 동기 보상 회로.
K(여기서 K는 1이상의 정수) 지연된 클럭을 발생하기 위해 기본 클럭을 수신하는 제1다단 지연 회로; L(여기서 L은 1이상의 정수) 지연된 클럭을 발생하기 위해 상기 제1다단 지연 회로의 출력을 수신하는 제2다단 지연 회로; 래치 신호를 발생하기 위해 수평 동기 신호를 수신하는 타이밍 신호 발생 회로; 설정된 조건을 만족하는 수신된 클럭에 대응하는 선택 신호를 발생하기 위하여, 상기 래치 신호에 응답하여 상기 기본 클럭 및 상기 K 지연된 클럭의 제1부분을 래치하는 제1선택 신호 발생 회로; 설정된 조건을 만족하는 수신된 클럭에 대응하는 선택 신호를 발생하기 위하여, 상기 래치 신호에 응답하여 상기 기본 클럭 및 상기 K 지연된 클럭의 제2부분을 래치하는 제2선택 신호 발생 회로; 설정된 조건을 만족하는 수신된 클럭에 대응하는 선택 신호를 발생하기 위하여 상기 래치 신호에 응답하여 상기 L 지연된 클럭을 래치하는 제3선택 신호 발생 회로; 및 상기 제2 및 제3선택 신호 발생 회로로부터의 선택 신호에 앞서 상기 제1선택 신호 발생 회로로부터 출력된 선택 신호에 대응하는 지연된 클럭과, 선택 신호가 상기 제1선택 신호 발생 회로로부터 출력되지 않을때 상기 제3선택 신호 발생 회로로부터의 선택 신호에 앞서 상기 제2선택 신호 발생 회로로부터 출력된 선택 신호에 대응하는 지연된 클럭을 출력하기 위해서 상기 기본 클럭과 상기 K 및 L 지연된 클럭을 수신하는 선택 회로를 포함하는 주사형 디스플레이 회로에 이용하기 위한 동기 보상 회로.